特許 5993197 伝送システム、伝送装置及びジッタ補償方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5993197

(24)【登録日】2016年8月26日

(45)【発行日】2016年9月14日

(54)【発明の名称】伝送システム、伝送装置及びジッタ補償方法

(51)【国際特許分類】

   H04L 7/00 20060101AFI20160901BHJP

   H04L 25/03 20060101ALI20160901BHJP

   H04L 25/02 20060101ALI20160901BHJP

   H04L 25/08 20060101ALI20160901BHJP

   H04B 3/462 20150101ALI20160901BHJP

【ＦＩ】

   H04L7/00 410

   H04L25/03 C

   H04L25/02 J

   H04L25/02 V

   H04L25/08 Z

   H04L25/02 302A

   H04B3/462

【請求項の数】10

【全頁数】26

(21)【出願番号】特願2012-108303(P2012-108303)

(22)【出願日】2012年5月10日

(65)【公開番号】特開2013-236296(P2013-236296A)

(43)【公開日】2013年11月21日

【審査請求日】2015年3月24日

(73)【特許権者】

【識別番号】000190688

【氏名又は名称】新光電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】小林 重喜

【審査官】 谷岡 佳彦

(56)【参考文献】

【文献】 特開２００８−２７８５１８（ＪＰ，Ａ）

【文献】 特開２００６−２７０１３３（ＪＰ，Ａ）

【文献】 特開２００２−１０９８８８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２７３９９５（ＵＳ，Ａ１）

【文献】 James F.Buckwalter,et al.，Cancellation of Crosstalk-Induced Jitter，IEEE Journal of Solid-State Circuits，２００６年 ３月，Volume:41 , Issue: 3，p.621-632

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／００

Ｈ０４Ｂ ３／４６２

Ｈ０４Ｌ ２５／０２

Ｈ０４Ｌ ２５／０３

Ｈ０４Ｌ ２５／０８

(57)【特許請求の範囲】

【請求項1】

複数の伝送線路を介して高速データ信号を伝送する伝送装置と、前記高速データ信号を受信する受信装置とを有する伝送システムであって、
前記受信装置は、
前記複数の伝送線路において隣接する前記高速データ信号間のモードが差動モードであるか又は同相モードであるかを検出するモード検出部と、
検出された前記モードに応じて、差動用位相比較部又は同相用位相比較部の何れか一方を有効とし、前記複数の伝送線路において隣接する前記伝送線路から出力される前記高速データ信号の位相差が所定値以下となったことを検出して検出信号を前記伝送装置へ出力する位相比較部と、を有し、
前記伝送装置は、
前記複数の伝送線路に対応した前記高速データ信号毎に、前記受信装置側に設けられた出力側の遅延デバイスと、入力側に設けられた入力側の遅延デバイスと、
前記受信装置から前記検出信号を受けたときの前記遅延デバイスの遅延時間を前記遅延デバイスに設定する遅延制御部と、を有し、
前記遅延制御部は、
第一の伝送線路に対応する第一の高速データ信号の出力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の一方の隣接する第二の高速データ信号の出力側の遅延デバイスに設定し、
前記第一の高速データ信号の入力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の他方に隣接する第三の高速データ信号の入力側の遅延デバイスに設定する伝送システム。

【請求項2】

前記遅延制御部は、
前記第一の高速データ信号の入力側の遅延デバイス及び前記第二の高速データ信号の入力側の遅延デバイスの遅延時間の設定の際に、
前記第一の高速データ信号と前記第三の高速データ信号とを差動モードに設定する請求項１記載の伝送システム。

【請求項3】

前記遅延制御部は、
前記第一の高速データ信号の入力側の遅延デバイス及び前記第二の高速データ信号の出力側の遅延デバイスの遅延時間の設定の際に、
前記第一の高速データ信号と前記第二の高速データ信号とを差動モードに設定する請求項２記載の伝送システム。

【請求項4】

前記第一の高速データ信号に前記第三の高速データ信号のみが隣接する場合、
前記遅延制御部は、
前記第一の高速データ信号と前記第三の高速データ信号とをランダムにパターンデータ信号に設定する請求項２又は３記載の伝送システム。

【請求項5】

前記伝送装置は、
隣接する前記高速データ信号間のモードを検出するモード検出部を有し、
前記入力側の遅延デバイスと前記出力側の遅延デバイスは、それぞれが差動モード用遅延デバイスと、同相モード用遅延デバイスと、を有し、
前記遅延制御部は、
前記第一の高速データ信号と前記第三の高速データ信号とが差動モードとなった場合に前記差動モード用遅延デバイスの遅延時間の設定を行い、
前記第一の高速データ信号と前記第三の高速データ信号とが同相モードとなった場合に前記同相モード用遅延デバイスの遅延時間の設定を行う請求項１乃至４の何れか一項に記載の伝送システム。

【請求項6】

前記遅延制御部は、
前記出力側の遅延デバイスの遅延時間を所定の基準値とし、前記入力側の遅延デバイスの遅延時間の設定を行い、
設定された前記入力側の遅延デバイスの遅延時間を基準として、前記出力側の遅延デバイスの遅延時間の設定を行う請求項１乃至５の何れか一項に記載の伝送システム。

【請求項7】

前記伝送装置は、
前記入力側の遅延デバイスの遅延時間の設定を行う際に、
前記複数の伝送線路において、最も外側に位置する伝送線路から出力される高速データ信号に対する遅延デバイスの遅延時間を所定の基準値に設定し、
前記所定の基準値を用いて他の前記入力側の遅延デバイスの遅延時間の設定を行う請求項６記載の伝送システム。

【請求項8】

前記伝送線路は、マイクロストリップ伝送線路であり、
前記高速データ信号は、擬似ランダムパターン信号である請求項１乃至７の何れか一項に記載の伝送システム。

【請求項9】

複数の伝送線路を介して高速データ信号を伝送する伝送装置であって、
前記複数の伝送線路に対応した前記高速データ信号毎に、前記受信装置側に設けられた出力側の遅延デバイスと、入力側に設けられた入力側の遅延デバイスと、
前記高速データ信号を受信し、前記複数の伝送線路において隣接する前記高速データ信号間のモードが差動モードであるか又は同相モードであるかを検出し、検出された前記モードに応じて、差動用位相比較部又は同相用位相比較部の何れか一方を有効とする受信装置から、前記複数の伝送線路において隣接する前記伝送線路から出力される前記高速データ信号の位相差が所定値以下となったことを示す検出信号を受けたときの前記遅延デバイスの遅延時間を、前記遅延デバイスに設定する遅延制御部と、を有し、
前記遅延制御部は、
第一の伝送線路に対応する第一の高速データ信号の出力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の一方の隣接する第二の高速データ信号の出力側の遅延デバイスに設定し、
前記第一の高速データ信号の入力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の他方に隣接する第三の高速データ信号の入力側の遅延デバイスに設定する伝送装置。

【請求項10】

複数の伝送線路を介して高速データ信号を伝送する伝送装置と、前記高速データ信号を受信する受信装置とを有する伝送システムによるジッタ補償方法であって、
前記受信装置は、
前記複数の伝送線路において隣接する前記高速データ信号間のモードが差動モードであるか又は同相モードであるかを検出し、検出された前記モードに応じて、差動用位相比較部又は同相用位相比較部の何れか一方を有効とし、
複数の伝送線路において隣接する前記伝送線路から出力される前記高速データ信号の位相差が所定値以下となったことを検出して検出信号を前記伝送装置へ出力し、
前記伝送装置は、
前記複数の伝送線路に対応した前記高速データ信号毎に、前記受信装置側に設けられた出力側の遅延デバイスと、入力側に設けられた入力側の遅延デバイスに、前記受信装置から前記検出信号を受けたときの遅延時間を設定し、
前記遅延時間の設定の際、
第一の伝送線路に対応する第一の高速データ信号の出力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の一方の隣接する第二の高速データ信号の出力側の遅延デバイスに設定し、
前記第一の高速データ信号の入力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の他方に隣接する第三の高速データ信号の入力側の遅延デバイスに設定するジッタ補償方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の伝送線路を介して高速データ信号を伝送する伝送装置と、前記高速データ信号を受信する受信装置とを有する伝送システム、伝送装置及びジッタ補償方法に関する。

【背景技術】

【0002】

従来から、半導体回路等の試験対象デバイスのジッタ耐性を測定するジッタ耐性試験システムが知られている。従来のジッタ耐性試験システムでは、ランダムジッタ、周期的ジッタ及びデータ依存性ジッタを正確に発生させることができる。このジッタ耐性試験システムのプローブカードは、高速信号の伝送損失を小さくするためにマイクロストリップ線路で同軸ケーブルの入力端子とプローブ端子とが接続される。

【0003】

ところで近年のジッタ耐性試験装置では、プローブ端子の高密度化に伴い、マイクロストリップ線路の間隔が狭くなり、プローブカードで生じるクロストークによるジッタが問題となっている。例えばデータバスのように並行して配置されたマイクロストリップ線路間では、クロストークが発生する。隣接するマイクロストリップ線路間から受けたクロストークは、伝送信号の立ち上がり又は立ち下がりのタイミングに影響を及ぼす。この影響がクロストーク誘起ジッタ（ＣＩＪ；Crosstalk-Induced Jitter）となる。

【0004】

ＣＩＪは、例えば伝送線路により伝送する信号の関係により変化する。例えばインピーダンスが低い伝送線路では、信号の関係が差動（Odd）モードの場合に伝送信号のタイミングが速くなり、同相（Even）モードの場合には伝送信号のタイミングが遅くなる。

【0005】

従来では、クロストークに起因するジッタの影響は、伝送線路に遅延素子を挿入してOddモードの場合は遅延時間を大きくし、Evenモードの場合は遅延時間を小さくすることでキャンセルしている。例えば特許文献１には、３つの伝送線路間の信号モードに応じて送信出力バッファの駆動電流を変化させ、出力バッファの遅延時間の変化量により、伝送線路間のクロストークに起因するジッタをキャンセルする技術が記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１１−１０１１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら上記従来の技術では、ＣＩＪをキャンセルする際の遅延時間の最適値については考慮されていない。また上記従来の技術では、例えば伝送線路が多数並列して配置されている場合等では、隣接した伝送線路のさらに隣の伝送線路の影響があるため、遅延時間を最適値に設定することは困難である。

【0008】

さらに上記従来の技術では、３本の伝送線路間の信号モードを検出するためのモード検出部の入力線が複雑となり、モード検出のタイミングを調整しにくい。さらに上記従来の技術は、シングルエンド方式による信号の伝送にのみ対応したものであり、差動方式により信号を伝送する場合のＣＩＪのキャンセルについては示されていない。

【0009】

開示の技術は、上記の点を鑑みてなされたものであり、簡易な構成でクロストークに起因するジッタを低減させることが可能な伝送システム、伝送装置及びジッタ補償方法を提供することを目的としている。

【課題を解決するための手段】

【0010】

開示の技術は、複数の伝送線路を介して高速データ信号を伝送する伝送装置と、前記高速データ信号を受信する受信装置とを有する伝送システムであって、前記受信装置は、前記複数の伝送線路において隣接する前記高速データ信号間のモードが差動モードであるか又は同相モードであるかを検出するモード検出部と、検出された前記モードに応じて、差動用位相比較部又は同相用位相比較部の何れか一方を有効とし、前記複数の伝送線路において隣接する前記伝送線路から出力される前記高速データ信号の位相差が所定値以下となったことを検出して検出信号を前記伝送装置へ出力する位相比較部と、を有し、前記伝送装置は、前記複数の伝送線路に対応した前記高速データ信号毎に、前記受信装置側に設けられた出力側の遅延デバイスと、入力側に設けられた入力側の遅延デバイスと、前記受信装置から前記検出信号を受けたときの前記遅延デバイスの遅延時間を前記遅延デバイスに設定する遅延制御部と、を有し、前記遅延制御部は、第一の伝送線路に対応する第一の高速データ信号の出力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の一方の隣接する第二の高速データ信号の出力側の遅延デバイスに設定し、前記第一の高速データ信号の入力側の遅延デバイスに設定された遅延時間を、前記第一の高速データ信号の他方に隣接する第三の高速データ信号の入力側の遅延デバイスに設定する。

【0011】

上記各部を手順としてコンピュータにより実行させる方法とすることもできる。

【発明の効果】

【0012】

開示の技術によれば、簡易な構成でクロストークに起因するジッタを低減させることできる。

【図面の簡単な説明】

【0013】

【図1】ジッタ耐性試験システムを説明する図である。

【図2】ＣＩＪ補償を説明する図である。

【図3】マイクロストリップ伝送線路間で生じるＣＩＪを説明する第一の図である。

【図4】マイクロストリップ伝送線路間で生じるＣＩＪを説明する第二の図である。

【図5】ＣＩＪ補償付信号発生ユニットの機能構成を説明する図である。

【図6】ＣＩＪ補償付信号発生ユニットの回路構成を説明する図である。

【図7】ＣＩＪ補償用ＬＳＩの構成を説明する図である。

【図8】遅延時間の第一の設定手順を説明する図である。

【図9】遅延時間の第一の設定処理を説明するフローチャートである。

【図10】遅延時間の第二の設定手順を説明する図である。

【図11】遅延時間の第二の設定処理を説明するフローチャートである。

【図12】遅延時間の第三の設定手順を説明する図である。

【図13】遅延時間の第三の設定手順を説明するフローチャートである。

【図14】シミュレーションモデルを説明する図である。

【図15】シミュレーション結果を説明する第一の図である。

【図16】シミュレーション結果を説明する第二の図である。

【図17】シミュレーション結果を説明する第三の図である。

【発明を実施するための形態】

【0014】

以下に図面を参照して実施例について説明する。図１は、ジッタ耐性試験システムを説明する図である。

【0015】

本実施例のジッタ耐性試験システム１００は、ジッタ耐性試験装置２００、プローブカード３００、プローブカードアダプタ４００を有する。

【0016】

ジッタ耐性試験装置２００は、クロストーク誘起ジッタ（ＣＩＪ；Crosstalk-Induced Jitter）補償付信号発生ユニット２１０、制御ユニット２２０、解析ユニット２３０を有する。ＣＩＪ補償付信号発生ユニット２１０は、ジッタ耐性試験を行うための試験信号（擬似ランダム・ビット・シーケンス信号；ＰＲＢＳ信号）をプローブカード３００へ出力する。本実施例の試験信号は、ＣＩＪ補償付信号発生ユニット２１０によりＣＩＪ補償が施された信号である。ＣＩＪ補償付信号発生ユニット２１０の詳細は後述する。制御ユニット２２０は、ＣＩＪ補償付信号発生ユニット２１０を制御する。解析ユニット２３０は、プローブカード３００から出力されるジッタ耐性試験の結果のステータス信号を解析する。

【0017】

プローブカード３００は、ＣＩＪ補償付信号発生ユニット２１０と、同軸ケーブル３１０及びマイクロストリップ伝送線路（以下、単に伝送線路と呼ぶ。）３２０〜３２９を介して接続されており、ＣＩＪ補償付信号発生ユニット２１０からの試験信号が入力される。またプローブカード３００は、試験対象デバイスと接続されるプローブ端子３４０、３５０を有する。

【0018】

プローブ端子３４０は、伝送線路３２０〜３２９を介して伝送される試験信号を試験対象デバイスに伝送する。本実施例の試験信号は、高速データ信号である。プローブ端子３５０は、一端が同軸ケーブル３５０と接続されており、試験対象デバイスから出力されるステータス信号を解析ユニット２３０へ伝送する。本実施例のステータス信号は、試験信号に比べて低速の信号である。

【0019】

プローブカードアダプタ４００は、ＣＩＪ補償用ＬＳＩ（Large Scale Integration）４１０を有する。ＣＩＪ補償用ＬＳＩ４１０は、プローブ端子３４０、３５０と接続されるプローブ接続用端子４２０を有する。

【0020】

本実施例のプローブカードアダプタ４００は、ＣＩＪ補償を行う際に、プローブカード３００と接続される。本実施例では、プローブカード３００とプローブカードアダプタ４００のＣＩＪ補償用ＬＳＩ４１０とが接続されて、ＣＩＪ補償が行われた後に、プローブカード３００に試験対象デバイスが接続され、ジッタ耐性試験が行われる。

【0021】

このように本実施例では、ＣＩＪ補償を行ってから試験対象デバイスのジッタ耐性試験を行うため、伝送線路３２０〜３２９から出力される信号のＣＩＪを低減した状態でジッタ耐性試験を行うことができる。

【0022】

尚本実施例では、ジッタ耐性試験システム１００としたが、これに限定されない。後述するＣＩＪ補償は、マイクロストリップ伝送線路を介して高速データ信号の伝送を行う伝送システムに適用できる。この場合、ジッタ耐性試験装置２００は、高速データ信号を伝送する伝送装置に該当し、ＣＩＪ補償用ＬＳＩ４１０は高速データ信号の受信装置に該当する。

【0023】

次に本実施例のＣＩＪ補償について説明する。

【0024】

図２は、ＣＩＪ補償を説明する図である。

【0025】

本実施例は、ＣＩＪ補償付信号発生ユニット２１０と、ＣＩＪ補償用ＬＳＩ４１０とが伝送線路３２０〜３２９を介して接続されている。

【0026】

本実施例では、ＣＩＪ補償付信号発生ユニット２１０は、ＣＩＪ補償を行うための遅延デバイスを有し、試験信号をＣＩＪ補償用ＬＳＩ４１０に送信しつつ、プローブカード３００の伝送線路３２０〜３２９で発生したＣＩＪをキャンセルするために最適な遅延時間を調整する。そして調整された最適な遅延時間がＣＩＪ補償付信号発生ユニット２１０の遅延デバイスに設定される。

【0027】

具体的にはＣＩＪ補償用ＬＳＩ４１０は、隣接チャンネル間の位相差を制御電圧（遅延制御信号）に変換してＣＩＪ補償付信号発生ユニット２１０にフィードバックする。本実施例では、このフィードバックによりDLL（Delay Locked Loop）が形成される。ＣＩＪ補償付信号発生ユニット２１０では遅延制御信号を受け取り、遅延デバイスの遅延時間を制御する。

【0028】

本実施例のＣＩＪ補償用ＬＳＩ４１０は、ここで形成されるＤＬＬにおいて隣接チャンネル間の位相差が所定値以下になると、ＣＩＪ補償付信号発生ユニット２１０に対してロック信号を出力する。すなわちロック信号が出力されたとき、遅延デバイスには隣接チャンネル間の位相差が所定値以下となる遅延時間が設定されていることになる。本実施例では、全てのチャンネルについてロック信号が出力されたとき、遅延デバイスの遅延時間の調整が完了したものとし、ＣＩＪ補償用の遅延時間を遅延デバイスに設定する。

【0029】

本実施例の伝送線路３２０〜３２９は、全ての伝送線路において伝播時間が同じになるように配線長を揃え、配線長を揃えるミアンダ配線は長さを最小限として同軸ケーブル３１０が接続される同軸コネクタの付近に配置した。さらに本実施例の伝送線路３２０〜３２９は、各配線間の間隔が等しくなるようにした。

【0030】

次に、伝送線路間で発生するＣＩＪについて説明する。図３は、マイクロストリップ伝送線路間で生じるＣＩＪを説明する第一の図である。図３では、伝送線路が２本の場合を示している。図３（Ａ）は伝送線路の模式図であり、図３（Ｂ）は発生するＣＩＪの変化を示している。

【0031】

図３（Ａ）では、信号源１から伝送線路１により信号を伝送し、信号源２から伝送線路２により信号を伝送する。ここでＣＩＪは、信号源１，２から出力される信号の極性により変化する。

【0032】

例えば信号源１から出力される信号の極性と信号源２から出力される信号の極性が同じ場合、伝送線路１と伝送線路２間のモードは、位相が同じ信号を扱うEven（同相）モードとなる。また信号源１から出力される信号の極性と信号源２から出力される信号の極性が異なる場合、伝送線路１と伝送線路２間のモードは、位相が１８０度異なる信号を扱うOdd（差動）モードとなる。

【0033】

伝送線路１，２間のモードがEvenモードの場合、伝送線路１の遠端に発生するＣＩＪ及び伝送線路２の遠端に発生するＣＩＪは共に＋teである。伝送線路１，２間のモードがOddモードの場合、伝送線路１の遠端に発生するＣＩＪ及び伝送線路２の遠端に発生するＣＩＪは共に−toである。尚＋teと−toは、クロストークを受けずに信号が伝播される際の伝播時間に対する各モードにおける時間偏差であり、te＝toである。

【0034】

すなわち図３の例では、２つの伝送線路間のモードがEvenモードである場合、クロストークを受けない場合の伝播時間よりもte遅い（+te）タイミングで信号が伝送される。よってこの時間偏差をキャンセルするためには、この伝播時間をte早める(-te)ように遅延時間を設定にすれば良い。また２つの伝送線路間のモードがOddモードである場合、クロストークを受けない場合の伝播時間よりもto早い（-to）タイミングで信号が伝送される。よってこの時間偏差をキャンセルするためには、伝播時間をto遅く（+to）するように遅延時間を設定にすれば良い。

【0035】

図４は、マイクロストリップ伝送線路間で生じるＣＩＪを説明する第二の図である。図４では、伝送線路が３本の場合を示している。図４（Ａ）は伝送線路の模式図であり、図４（Ｂ）は発生するＣＩＪの変化を示している。

【0036】

図４（Ａ）では、信号源１から伝送線路１により信号を伝送し、信号源２から伝送線路２により信号を伝送し、信号源３から伝送線路３により信号を伝送する。

【0037】

図４の例では、伝送線路２は、両隣の伝送線路１，３の両方から影響を受ける。したがってＣＩＪの変化は伝送線路が２本の場合と異なる。

【0038】

図４では、信号源１から出力される信号の極性と信号源２から出力される信号の極性とが同じである場合、伝送線路１と伝送線路２間のモードはEvenモードである。また信号源２から出力される信号の極性と信号源３から出力される信号の極性とが同じである場合、伝送線路２と伝送線路３間のモードはEvenモードである。本実施例では、この場合をEven−Evenモードと呼ぶ。

【0039】

Even−Evenモードの場合、伝送線路１と伝送線路３のＣＩＪは＋teである。伝送線路２のＣＩＪは、伝送線路１，３からの影響があるため、概ね＋２teとなる。

【0040】

また本実施例では、伝送線路１と伝送線路２間のモードがEvenモードであり、伝送線路２と伝送線路３間のモードがOddモードである場合、Even−Oddモードと呼ぶ。Even−Oddモードの場合、伝送線路２のＣＩＪは、伝送線路１から受ける影響が+teであり、伝送線路３から受ける影響が−toであるためにお互いが相殺され、０となる。伝送線路１と伝送線路２間のモードがOddモードであり、伝送線路２と伝送線路３間のモードがEvenモードであるOdd−Evenモードの場合も同様に、伝送線路２のＣＩＪは０となる。

【0041】

また伝送線路１と伝送線路２間がOddモードであり、伝送線路２と伝送線路３間もOddモードである場合、伝送線路２のＣＩＪは−２toとなる。

【0042】

図４（Ｂ）の例によれば、伝送線路２のように両隣に伝送線路が配置されている場合、伝送線路２は両隣の伝送線路のクロストークの影響を受けるため、時間偏差が大きくなることがわかる。

【0043】

本実施例では、伝送線路間のモードに対応したＣＩＪの変化に着目し、このＣＩＪをキャンセルするために最適な遅延時間を設定することで、ＣＩＪを低減する。

【0044】

次にＣＩＪ補償付信号発生ユニット２１０の構成について説明する。図５は、ＣＩＪ補償付信号発生ユニットの機能構成を説明する図である。

【0045】

本実施例のＣＩＪ補償付信号発生ユニット２１０は、クロック生成部２１１、補償部２１２、ＤＤＪ（Data Dependent Jitter）フィルタ２１３を有する。本実施例のクロック生成部２１１は、Gaussian Noise Generator（以下、ランダムジッタ生成部）２２１、結合器２２２、Signal/Function Generator（以下、周期的ジッタ生成部）２２３、パルス生成部２２４を有する。ランダムジッタ生成部２２１は、ランダムジッタを発生させる。ランダムジッタは結合器２２２へ出力される。周期的ジッタ生成部２２３は周期的ジッタを生成する。周期的ジッは、パルス生成部２２４へ入力される。パルス生成部２２４は、周期的ジッタが重畳されたパルス信号を出力する。パルス生成部２２４から出力されたパルス信号は、結合器２２２においてランダムジッタが重畳されて、補償部２１２へ出力される。

【0046】

ＤＤＪフィルタ２１３は、補償部２１２から出力された信号にデータ依存型のジッタを発生させる。

【0047】

以下に図６を参照して本実施例のＣＩＪ補償付信号発生ユニット２１０の回路構成を説明する。図６は、ＣＩＪ補償付信号発生ユニットの回路構成を説明する図である。

【0048】

本実施例のＣＩＪ補償付信号発生ユニット２１０は、図４で示したＣＩＪの逆符号に相当する時間偏差をプローブカード３００に入力する前の試験信号に予め付加する。本実施例ではこの構成により、プローブカード３００の伝送線路３２０〜３２９から出力される信号のＣＩＪをキャンセルする。本実施例では、１０本の伝送線路３２０〜３２９を対象に、３本を単位としてＣＩＪのキャンセルを行う。すなわち本実施例では、伝送線路３２０〜３２９の各線路において、両隣の線路の影響をキャンセルする。

【0049】

本実施例のＣＩＪ補償付信号発生ユニット２１０は、クロック生成部２１１から出力された基準クロックが入力される入力バッファアンプＣＢ１１、ＣＢ１２、ＣＢ２１、ＣＢ２２、ＣＢ３１、ＣＢ３２、ＣＢ４１、ＣＢ４２、ＣＢ５１、ＣＢ５２を有する。本実施例のＣＩＪ補償付信号発生ユニット２１０では、各入力バッファアンプに対応して、入力バッファアンプから入力される基準クロックを遅延させる遅延デバイス２４１、２５１、２４２、２５２が設けられている。遅延デバイス２４１、２５１は、出力側に設けられた出力側遅延デバイスであり、遅延デバイス２４２、２５２は入力側に設けられた入力側遅延デバイスである。また遅延デバイス２４１、２４２は、後述するモード検出部のEven信号が有効になった際に遅延時間が設定されるものであり、遅延デバイス２５１、２５２は、後述するモード検出部のOdd信号が有効になった際に遅延時間が設定されるものである。

【0050】

本実施例の遅延デバイス２４１、２５１、２４２、２５２は、プローブカード３００で生じるＣＩＪを事前に補償するＣＩＪ補償用の遅延時間が設定される。遅延時間は制御電圧で可変されるか又は切換器等により変更される。制御電圧は、ＣＩＪ補償用ＬＳＩ４１０から出力される遅延制御信号により与えられる。本実施例の遅延デバイス２４１、２５１、２４２、２５２は、例えばインバータ等のロジックデバイスをデイジーチェーン接続し、制御電圧に応じて、出力タップを切り替える方法や、駆動電流を変える方式の遅延デバイス等により実現される。

【0051】

また本実施例の遅延デバイス２４１、２５１、２４２、２５２は、制御電圧の設定により、遅延時間Ｔｄを基準値（中心値）として、ＣＩＪ補償の最大値を示す+to_max、−te_maxまで可変することができる。

【0052】

本実施例では、伝送線路３２０〜３２９から出力される信号のうち何れかの隣接する２チャンネルがEvenモードである際のＣＩＪによる時間偏差を+teとしたとき、この時間偏差に対応するＣＩＪ補償用の遅延時間tcompを−tceとする。同様に伝送線路３２０〜３２９から出力される信号のうち何れかの２隣接する２チャンネルが信号がOddモードである際のＣＩＪによる時間偏差を−toとしたとき、この時間偏差に対応するＣＩＪ補償用の遅延時間tcompを+tcoとする。

【0053】

また本実施例のＣＩＪ補償付信号発生ユニット２１０では、パターン生成部ＰＧ１１、ＰＧ１２、ＰＧ２１、ＰＧ２２、ＰＧ３１、ＰＧ３２、ＰＧ４１、ＰＧ４２、ＰＧ５１、ＰＧ５２を有する。各パターン生成部は、クロック生成部２１１が発生する基準クロックに同期してランダムなデータパターン信号を生成する。

【0054】

また本実施例のＣＩＪ補償付信号発生ユニット２１０は、モード検出部ＭＤ１２、ＭＤ２１、ＭＤ２２、ＭＤ３１、ＭＤ３２、ＭＤ４１、ＭＤ４２、ＭＤ５１、ＭＤ５２を有する。各モード検出部は、隣接する２チャンネル間のデータパターン信号のモードを検出する。

【0055】

また本実施例のＣＩＪ補償付信号発生ユニット２１０は、遅延制御部２４３、２５３、２４４、２５４を有する。遅延制御部２４３、２５３は、出力側に設けられた遅延デバイス２４１、２５１の遅延時間を設定する。遅延制御部２４４、２５４は、入力側に設けられた遅延デバイス２４２、２５２の遅延時間を設定する。言い換えれば本実施例の遅延制御部２４３、２４４は、モード検出部のEven信号が有効になった際に遅延デバイス２４１、２４２の遅延時間を制御する。本実施例の遅延制御部２５３、２５４は、モード検出部のOdd信号が有効になった際に遅延デバイス２５１、２５２の遅延時間を制御する。

【0056】

また本実施例のＣＩＪ補償付信号発生ユニット２１０は、フリップフロップ２７１を有する。フリップフロップ２７１は、各パターン生成部が生成したデータパターン信号をラッチするものであり、各入力バッファアンプに対応して設けられている。

【0057】

本実施例の各モード検出部ＭＤは、隣接する2チャンネル間の信号極性を比較してモードを検出し、検出したモードを示すモード信号（Even信号、Odd信号）を遅延制御部２４３、２５３又は遅延制御部２４４、２５４に出力する。

【0058】

隣接する２チャンネル間の信号が、例えばパターン生成部ＰＧ１１で生成されるデータパターン信号と、パターン生成部ＰＧ１２で生成されるデータパターン信号である場合を説明する。

【0059】

この場合モード検出部ＭＤ１２がモード検出を行う。遅延制御部２４３は、検出したモードがEvenモード（Even信号アクティブ）ならばＣＩＪ補償用の遅延時間をTd−tceとするように、遅延デバイス２４１を制御する。遅延制御部２５３は、検出したモードがOddモード（Odd信号アクティブ）ならば、ＣＩＪ補償用の遅延時間をTd+tcoとするように遅延デバイス２５１を制御する。また遅延制御部２４３、２５３は、検出されたモードがEvenモードとOddモードのどちらでもない（Even信号とOdd信号がアクティブない）ならば、ＣＩＪ補償用の遅延時間を基準値Tdとするように遅延デバイス２４１、２５１を制御する。尚遅延制御部２４３、２５３は、隣接する2つの伝送線路の遅延デバイスに対し、同じモードで同時に制御する。すなわち遅延制御部２４３、２５３は、入力バッファアンプＣＢ１２に対応した遅延デバイス２４１、２５１に対しても、同時にＣＩＪ補償用の遅延時間を設定する。

【0060】

また隣接する２チャンネル間の信号が、例えばパターン生成部ＰＧ１２で生成されるデータパターン信号と、パターン生成部ＰＧ２１で生成されるデータパターン信号である場合を説明する。

【0061】

この場合モード検出部ＭＤ２１がモード検出を行う。遅延制御部２４４は、検出したモードがEvenモードならばＣＩＪ補償用の遅延時間をTd−tceとするように、遅延デバイス２４２を制御する。遅延制御部２５４は、検出したモードがOddモード（Odd信号アクティブ）ならば、ＣＩＪ補償用の遅延時間をTd+tcoとするように遅延デバイス２５２を制御する。また遅延制御部２４４、２５４は、検出されたモードがEvenモードとOddモードのどちらでもない（Even信号とOdd信号がアクティブない）ならば、ＣＩＪ補償用の遅延時間を基準値Tdとするように遅延デバイス２４２、２５２を制御する。尚遅延制御部２４４、２５４は、隣接する2つの伝送線路の遅延デバイスに対し、同じモードで同時に制御する。すなわち遅延制御部２４４、２５４は、入力バッファアンプＣＢ２１に対応した遅延デバイス２４２、２５２に対しても、同時にＣＩＪ補償用の遅延時間を設定する。

【0062】

クロック生成部２１１が発生した基準クロックは、遅延デバイス２４１、２５１、２４２、２５２を経由し、ＣＩＪ補償用の遅延時間分遅れてフリップフロップ２７１へ出力される。フリップフロップ２７１の出力は、出力バッファアンプＴＸＯ１１を介してプローブカード３００の伝送線路３２０に送出される。尚出力バッファアンプＴＸＯ１１は、入力バッファアンプＣＢ１１に対応したものであり、他の入力バッファアンプに対応した出力バッファアンプが設けられている。

【0063】

このように本実施例のＣＩＪ補償付信号発生ユニット２１０では、各チャンネル毎に、入力側に設けられた遅延デバイス２４２、２５２と、出力側に設けられた遅延デバイス２４１、２５１と、を有する。またＣＩＪ補償付信号発生ユニット２１０は、入力側に設けられた遅延デバイス２４２、２５２を制御する遅延制御部２４４、２５４と、出力側に設けられた遅延デバイス２４１、２５１を制御する遅延制御部２４３、２５３を有する。遅延制御部２４４、２５４は、隣接する２チャンネルの遅延デバイス２４２、２５２に遅延時間を設定し、同じタイミングで遅延時間を制御する。また遅延制御部２４３、２５３は、隣接する２チャンネルの遅延デバイス２４１、２５１に遅延時間を設定し、同じタイミングで遅延時間を制御する。

【0064】

すなわち本実施例では、チャンネル数を増加させた場合でも、各チャンネルの構成を同様にし、２つの隣接するチャンネルを制御する遅延制御部と、遅延制御部に対応したモード検出部を設けることで対応できる。したがって本実施例では、単純な構成でＣＩＪ補償用の遅延時間を設定することができ、チャンネルの増設にも容易に対応できる。

【0065】

次に図７を参照して本実施例のＣＩＪ補償用ＬＳＩ４１０について説明する。図７は、ＣＩＪ補償用ＬＳＩの構成を説明する図である。

【0066】

ＣＩＪ補償用ＬＳＩ４１０の配線で生じるＣＩＪは、プローブカード３００で生じるＣＩＪと比較して、非常に小さく無視できるものとする。

【0067】

ＣＩＪ補償用ＬＳＩ４１０において、プローブカード３００のプローブ端子３４０より受け取った試験信号は、入力バッファアンプに入力される。本実施例のＣＩＪ補償用ＬＳＩ４１０は、１０本の伝送線路３２０〜３２９に対応した１０個の入力バッファアンプＲＸＩ１１、ＲＸＩ１２、ＲＸＩ２１、ＲＸＩ２２、ＲＸＩ３１、ＲＸＩ３２、ＲＸＩ４１、ＲＸＩ４２、ＲＸＩ５１、ＲＸＩ５２を有する。

【0068】

入力バッファアンプＲＸＩ１１の出力は、データ再生器（Data Regen.）４１２とCDR（Clock Data Recovery）４１３に入力され、CDR４１３で再生されたクロックを使って、データ再生器４１２は受信した試験信号からデータを再生する。再生された再生データは、隣接するチャンネルの再生データと共にモード検出部４３１に入力され、隣接チャンネル間の信号モードが検出される。

【0069】

また入力バッファアンプＲＸＩ１１の出力は、位相比較器（Phase Comparator）４３２、４３３に入力される。位相比較器４３２、４３３には、入力バッファアンプＲＸＩ１２からの出力も入力される。位相比較器４３２、４３３は、隣接した２つのチャンネル間の試験信号のエッジの位相を比較する。位相比較器４３２、４３３による比較結果の位相差信号はフィルタ（LPF）４３４、４３５を通過して、遅延制御部４３６、４３７へ供給される。本実施例では、位相比較器４３２はOddモード用位相比較器であり、位相比較器４３３はEvenモード用位相比較器である。本実施例では、Evenモード用位相比較器とOddモード用位相比較器とがそれぞれ独立しており、モード検出部４３１がEvenモードを検出した場合、Evenモード用位相比較器４３３を有効にして、Evenモード時の試験信号のエッジの位相を比較する。また、Oddモード時も同様に、Oddモード用位相比較器４３２を有効にしてOddモード時の試験信号のエッジの位相を比較する。尚Oddモード用位相比較器４３２は、位相差１８０度を基準として２つの入力信号の位相を比較する。

【0070】

フィルタ４３４、４３５の出力は、遅延制御部４３６、４３７により制御電圧に相当する遅延制御信号に変換される。この遅延制御信号は、ＣＩＪ補償付信号発生ユニット２１０の遅延制御部２４３、２５３に送られる。すなわち本実施例では、遅延制御部４３６、４３７と遅延制御部２４３、２５３との間で低速のデータ通信がなされる。

【0071】

ロック検出部４３８、４３９は、位相比較器４３２、４３３でそれぞれ比較された位相差が規定値以下になった場合、ロック信号LockE_1112とロック信号LockO_1112をそれぞれ出力する。ロック信号LockE_1112とロック信号LockO_1112は、ＣＩＪ補償付信号発生ユニット２１０の制御ユニット２２０に送られる。

【0072】

図７では、入力バッファアンプＲＸＩ１１以外の各入力バッファアンプに対応したチャンネルでも同様の構成を有している。

【0073】

次に、本実施例におけるＣＩＪ補償用の遅延時間の設定について説明する。本実施例では、制御ユニット２２０が、ＣＩＪ補償用ＬＳＩ４１０から受けた信号に基づき、ＣＩＪ補償付信号発生ユニット２１０の各チャンネル毎の遅延時間を設定する制御を行う。

【0074】

本実施例では、遅延時間の設定を３つの手順にわけて行う。始めに図８を参照して１つめの手順について説明する。図８は、遅延時間の第一の設定手順を説明する図である。

【0075】

本実施例では、出力バッファアンプＴＸＯ１１から出力される信号を遅延させる出力側の遅延デバイス２４１、２５１を基準値Tdに固定し、パターン生成部ＰＧ１１、ＰＧ１２から出力されるデータパターン信号を差動伝送として入力側の遅延デバイス２４２、２５２の遅延時間の設定を行う。

【0076】

ここで出力バッファアンプＴＸＯ１１から出力される信号は、隣接する伝送線路が片側にしかない信号である。すなわち本実施例では、片側のみに伝送線路が隣接する伝送線路に設けられた入力側の遅延デバイス２４２、２５２に設定された遅延時間を基準に、入力側の全ての遅延デバイス２４２、２５２の遅延時間を設定する。

【0077】

また本実施例では、伝送線路３２０〜３２９に対応する信号において、３つの信号のモード検出を行う際に、隣接する２つの信号間のモード検出を行う。そして本実施例では、隣接する２つの信号のモードを常にOddモードとする差動伝送を用いて遅延デバイスの遅延時間の設定を行う。

【0078】

図９は、遅延時間の第一の設定処理を説明するフローチャートである。本実施例の制御ユニット２２０は、初期設定を行う（ステップＳ９０１）。具体的には制御ユニット２２０は、ディレイコントロール信号により、ＣＩＪ補償付信号発生ユニット２１０の全ての遅延デバイスの遅延時間を基準値Ｔｄに設定する。全ての遅延デバイスとは、各入力バッファアンプに対応して設けられた遅延デバイス２４１、２５１、２４２、２５２である。また制御ユニット２２０は、モードコントロール信号により、入力側の遅延デバイス２４２、２５２の遅延時間の設定に用いられるモード検出部ＭＤ２１、ＭＤ３１、ＭＤ４１、ＭＤ５１を有効とし、モード検出を可能とする。また制御ユニット２２０は、出力側の遅延デバイス２４１、２５１の遅延時間の設定に用いられるモード検出部ＭＤ１２、ＭＤ２２、ＭＤ３２、ＭＤ４２、ＭＤ５２を無効とする。本実施例では、モード検出が行われない場合の遅延時間は基準値Ｔｄとなる。

【0079】

また制御ユニット２２０は、パターンコントロール信号により、パターン生成部でデータパターン信号の生成を制御する。本実施例では、制御ユニット２２０は、パターン生成部ＰＧ１１，ＰＧ１２から出力されるデータパターン信号及びパターン生成部ＰＧ２１，ＰＧ２２から出力されるデータパターン信号が常にOddモードとなるようにデータパターン信号を生成させる。また制御ユニット２２０は、パターン生成部ＰＧ３１，ＰＧ３２から出力されるデータパターン信号、パターン生成部ＰＧ４１，ＰＧ４２から出力されるデータパターン信号、パターン生成部ＰＧ５１，ＰＧ５２から出力されるデータパターン信号が常にOddモードとなるようにデータパターン信号を生成させる。

【0080】

すなわち制御ユニット２２０は、出力側の遅延デバイス２４１、２５１の遅延時間の制御に用いられるデータパターン信号を常にOddモードとする。本実施例では、これにより入力側の遅延デバイス２４２、２５２の遅延時間の設定処理を行う間、出力側の遅延デバイス２４１、２５１の遅延時間を基準値Tdに固定させる。

【0081】

続いて制御ユニット２２０は、パターンコントロール信号により、各パターン生成部からランダムにパターンデータ信号を出力させる（ステップＳ９０２）。ステップＳ９０２では、入力側の遅延デバイス２４２、２５２の遅延時間の制御に用いられるデータパターン信号がランダムに出力されることになる。

【0082】

続いて制御ユニット２２０は、モードコントロール信号により、モード検出部ＭＤ２１のみを有効にする（ステップＳ９０３）。続いて制御ユニット２２０は、モード検出部ＭＤ２１のEven信号のみを有効とする（ステップＳ９０４）。

【0083】

ステップＳ９０４の状態となると、出力バッファアンプＴＸＯ１１から出力された信号と出力バッファアンプＴＸＯ１２から出力された信号は、伝送線路３２０と伝送線路３２１を介してＣＩＪ補償用ＬＳＩ４１０へ出力される。伝送線路３２０の出力信号を信号ＴＬＯ１１とし、伝送線路３２１の出力信号を信号ＴＬＯ１２（図２参照）とすると、ＣＩＪ補償用ＬＳＩ４１０は信号ＴＬＯ１１と信号ＴＬＯ１２の位相差の比較を行う。そしてＣＩＪ補償用ＬＳＩ４１０は、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差が所定値以下となったとき、ロック信号LockE_1112を制御ユニット２２０へ出力する。尚所定値は、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差が取り得る最小の値であり、予め設定されている値である。

【0084】

制御ユニット２２０は、ロック信号LockE_1112を検出したか否かを判断する（ステップＳ９０５）。ステップＳ９０５において検出しない場合、後述するステップＳ９１８へ進む。

【0085】

ステップＳ９０５において検出した場合、入力バッファアンプＣＢ１２に対応する遅延デバイス２４２に設定されている遅延時間は、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差を最小値とする遅延時間である。制御ユニット２２０は、ディレイコントロール信号により、モード検出部ＭＤ２１に対応する遅延制御部２４４内のバッファメモリ等に、ここで遅延デバイス２４２に設定された遅延時間に相当する遅延制御データを一時保存する（ステップＳ９０６）。

【0086】

ここで制御ユニット２２０は、ディレイコントロール信号により、入力バッファアンプＣＢ１２に対応した遅延デバイス２４２の遅延時間を基準値Tdに戻す（ステップＳ９０７）。尚このとき制御ユニット２２０は、入力バッファアンプＣＢ２１に対応した信号を遅延させる遅延デバイス２４２の遅延時間も基準値Tdに戻す。続いて制御ユニット２２０は、モード検出部ＭＤ２１のOdd信号のみを有効とする（ステップＳ９０８）。

【0087】

ステップＳ９０８の状態となると、出力バッファアンプＴＸＯ１１から出力された信号と出力バッファアンプＴＸＯ１２から出力された信号は、伝送線路３２０と伝送線路３２１を介してＣＩＪ補償用ＬＳＩ４１０へ出力される。ＣＩＪ補償用ＬＳＩ４１０は信号ＴＬＯ１１と信号ＴＬＯ１２の位相差の比較を行う。そしてＣＩＪ補償用ＬＳＩ４１０は、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差が所定値以下となったとき、ロック信号LockO_1112を制御ユニット２２０へ出力する。

【0088】

制御ユニット２２０は、ロック信号LockO_1112を検出したか否かを判断する（ステップＳ９０９）。ステップＳ９０９で検出しない場合、後述するステップＳ９１８へ進む。ステップＳ９０９で検出した場合、入力バッファアンプＣＢ１２に対応する遅延デバイス２５２に設定されている遅延時間は、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差を最小値とする遅延時間である。制御ユニット２２０は、ディレイコントロール信号により、モード検出部ＭＤ２１に対応する遅延制御部２５４内の遅延時間設定レジスタに、ここで遅延デバイス２５２に設定された遅延時間に相当する遅延制御データを保存する(ステップＳ９１０)。本実施例ではステップＳ９１０において、遅延デバイス２５２の遅延時間が設定される。

【0089】

続いて制御ユニット２２０は、ディレイコントロール信号により、ステップＳ９０６で遅延制御部２４４内のバッファメモリ等に一時保存されていた遅延制御データを遅延制御部２４４内の遅延時間設定レジスタに保存する(ステップＳ９１１)。本実施例ではステップＳ９１１において、遅延デバイス２４２の遅延時間が設定される。

【0090】

続いて制御ユニット２２０は、ＣＩＪ補償用ＬＳＩ４１０からロック信号LockE_1112とロック信号LockO_1112とを検出したか否かを判断する（ステップＳ９１２）。ステップＳ９１２において検出しない場合、後述するステップＳ９１８へ進む。

【0091】

ステップＳ９１２において検出した場合、信号ＴＬＯ１１と信号ＴＬＯ１２の位相差が最小の状態となる。すなわちこの状態は、伝送線路３２０と伝送線路３２１との間に発生したＣＩＪをほぼ最小となるまで低減させた状態である。ここで本実施例では、入力バッファアンプＣＢ２１に対応する遅延デバイス２４２、２５２にも、入力バッファアンプＣＢ１２に対応する遅延デバイス２４２、２５２と同様の遅延時間が設定されるため、信号ＴＬＯ１１と信号ＴＬＯ２１との位相差も最小となる。

【0092】

ステップＳ９１２において検出した場合、制御ユニット２２０は、モード検出部ＭＤ３１を有効にし、伝送線路３２２から出力される信号ＴＬＯ２１と伝送線路３２３から出力される信号ＴＬＯ２２との位相比較を行う。（ステップＳ９１３）。具体的には制御ユニット２２０は、ステップＳ９０４〜ステップＳ９１２の処理と同様の処理を行い、入力バッファアンプＣＢ２２及び入力バッファアンプＣＢ３１に対応する遅延デバイス２４２、２５２の遅延時間を設定する。この遅延時間は、伝送線路３２３と伝送線路３２４に生じるＣＩＪをキャンセルするための遅延時間となる。

【0093】

続いて制御ユニット２２０は、伝送線路３２４から出力される信号ＴＬＯ３１と伝送線路３２５から出力される信号ＴＬＯ３２との位相比較を行う。（ステップＳ９１４）。具体的には制御ユニット２２０は、ステップＳ９０４〜ステップＳ９１２の処理と同様の処理を行い、入力バッファアンプＣＢ３２及び入力バッファアンプＣＢ４１に対応する遅延デバイス２４２、２５２の遅延時間を設定する。この遅延時間は、伝送線路３２５と伝送線路３２６に生じるＣＩＪをキャンセルするための遅延時間となる。

【0094】

続いて制御ユニット２２０は、伝送線路３２６から出力される信号ＴＬＯ４１と伝送線路３２７から出力される信号ＴＬＯ４２との位相比較を行う。（ステップＳ９１５）。具体的には制御ユニット２２０は、ステップＳ９０４〜ステップＳ９１２の処理と同様の処理を行い、入力バッファアンプＣＢ４２及び入力バッファアンプＣＢ５１に対応する遅延デバイス２４２、２５２の遅延時間を設定する。この遅延時間は、伝送線路３２７と伝送線路３２８に生じるＣＩＪをキャンセルするための遅延時間となる。

【0095】

続いて制御ユニット２２０は、ロック信号LockE_5152とロック信号LockO_5152とを検出したか否かを判断する（ステップＳ９１６）。

【0096】

ステップＳ９１６で検出しない場合、後述するステップＳ９１８へ進む。ステップＳ９１６で検出した場合、伝送線路３２８から出力される信号ＴＬＯ５１と伝送線路３２９から出力される信号ＴＬＯ５２との位相差が所定値以下であることを示す。すなわち伝送線路３２０〜３２９においてそれぞれが隣接する伝送線路間に生じるＣＩＪが低減されていることを示す。

【0097】

ステップＳ９１６において検出された場合、制御ユニット２２０は、全てのロック信号を検出したか否かを判断する（ステップＳ９１７）。尚全てのロック信号とは、図２におけるロック信号LockO_1112、LockE_1112〜ロック信号LockO_5152、LockE_5152の全てのロック信号を示す。

【0098】

ステップＳ９１７において全てのロック信号が検出されない場合、制御ユニット２２０は、ロックコントロール信号により、ＣＩＪ補償用ＬＳＩ４１０の全てロック検出部における感度設定を変更する（ステップＳ９１８）。具体的には制御ユニット２２０は、ロックを検出する閾値となる位相差の所定値を変更する。

【0099】

ステップＳ９１７において全てのロック信号が検出された場合、制御ユニット２２０は遅延時間の第一の設定処理を終了する。

【0100】

尚図９の例では、片側のみに伝送線路が隣接する伝送線路として最初に入力バッファアンプＣＢ１１に対応する信号を伝送する伝送線路３２０としたが、入力バッファアンプＣＢ５２に対応する信号を伝送する伝送線路３２９であっても良い。差動伝送に伴うＣＩＪを補償する場合には、図８に示す第一の設定手順だけでよいが、シングルエンド伝送に伴うＣＩＪを補償するには、次に示す第二の設定手順と第三の設定手順が必要である。

【0101】

次に本実施例の遅延時間の第二の設定手順を説明する。図１０は、遅延時間の第二の設定手順を説明する図である。

【0102】

遅延時間の第一の設定手順では、ＣＩＪ補償付信号発生ユニット２１０の出力側の遅延デバイス２４１、２５１の遅延時間を基準値Tdとして入力側の遅延デバイス２４２、２５２の遅延時間を設定した。

【0103】

本実施例の遅延時間の第二の設定手順では、入力バッファアンプＣＢ１１及びＣＢ５２（以下、外側のチャンネル）に対応する遅延デバイス２４２、２５２以外の入力側の遅延デバイス２４２、２５２を基準として、差動伝送により出力側の遅延デバイス２４１、２５１を設定する。

【0104】

遅延時間の第二の設定手順では、各チャンネルの入力側の遅延デバイスの遅延時間（図９で設定された遅延時間）を基準として、図１０に示すように襷がけのように出力側の遅延デバイスの遅延時間を設定する。尚第二の設定手順が実行された後の状態では、外側のチャンネルに対応する遅延デバイスの遅延時間は基準値Tdである。

【0105】

図１１は、遅延時間の第二の設定処理を説明するフローチャートである。本実施例の制御ユニット２２０は、遅延時間の第二の設定処理の初期設定を行う(ステップＳ１１０１）。具体的には制御ユニット２２０は、モードコントロール信号により、全てのモード検出部を有効にする。また制御ユニット２２０は、パターンコントロール信号により、パターン生成部ＰＧ１２、ＰＧ２１から出力されるパターンデータ信号のモードと、パターン生成部ＰＧ２２、ＰＧ３１から出力されるパターンデータ信号のモードとを常にOddモードとする。また制御ユニット２２０は同様に、パターン生成部ＰＧ３２、ＰＧ４１から出力されるパターンデータ信号のモードと、パターン生成部ＰＧ４２、ＰＧ５１から出力されるパターンデータ信号のモードとを常にOddモードとする。すなわち制御ユニット２２０は、入力側の遅延デバイス２４２、２５２の遅延時間の制御に用いられるデータパターン信号を常にOddモードとする。

【0106】

続いて制御ユニット２２０は、パターンコントロール信号により、全てのパターン生成部からランダムにパターンデータ信号を出力する（ステップＳ１１０２）。続いて制御ユニット２２０は、ディレイコントロール信号を遅延制御部２４４、２４５へ出力し、遅延制御部２４４に遅延デバイスの遅延時間を設定させる（ステップＳ１１０３）。

【0107】

具体的に制御ユニット２２０は、遅延制御部２４４、２５４により、入力バッファアンプＣＢ１２、ＣＢ２２、ＣＢ３２、ＣＢ４２に対応する入力側の遅延デバイス２４２、２５２の遅延時間を、図９で調整された遅延時間に設定する。図９で調整された遅延時間は、遅延制御部２４４、２５４内の遅延時間設定レジスタに格納されている。また制御ユニット２２０は、上記の入力側の遅延デバイス２４２、２５２を基準として、入力バッファアンプＣＢ２１、ＣＢ３１、ＣＢ４１、ＣＢ５１に対応する出力側の遅延デバイス２４１、２５１の遅延時間を設定する。

【0108】

さらに制御ユニット２２０は、制御ユニット２２０は、入力バッファアンプＣＢ２１、ＣＢ３１、ＣＢ４１、ＣＢ５１に対応する入力側の遅延デバイス２４２、２５２の遅延時間と、入力バッファアンプＣＢ１２、ＣＢ２２、ＣＢ３２、ＣＢ４２に対応する出力側の遅延デバイス２４１、２５１の遅延時間とを基準Tdに設定する。

【0109】

続いて制御ユニット２２０は、モードコントロール信号により、全てのモード検出部に対し、Even信号のみを有効とする（ステップＳ１１０４）。ステップＳ１１０４において制御ユニット２２０は、信号ＴＬＯ１２と信号ＴＬＯ２１の位相差と、信号ＴＬＯ２２と信号ＴＬＯ３１の位相差とが最小になるようにＤＬＬ制御により制御する。またステップＳ１１０４において制御ユニット２２０は、信号ＴＬＯ３２と信号ＴＬＯ４１の位相差と、信号ＴＬＯ４２と信号ＴＬＯ５１の位相差とが最小になるようにＤＬＬ制御により制御する。

【0110】

続いて制御ユニット２２０は、ロック信号LockE_1221、ロック信号LockE_2231、ロック信号LockE_3241、ロック信号LockE_4251を検出したか否かを判断する（ステップＳ１１０５）。ステップＳ１１０５で検出しない場合、後述するステップＳ１１１７へ進む。

【0111】

ステップＳ１１０５で検出した場合とは、信号ＴＬＯ１２と信号ＴＬＯ２１との位相差、信号ＴＬＯ２２と信号ＴＬＯ３１の位相差、信号ＴＬＯ３２と信号ＴＬＯ４１の位相差と、信号ＴＬＯ４２と信号ＴＬＯ５１の位相差が最小となる遅延時間が各遅延デバイスに設定された状態である。

【0112】

よって制御ユニット２２０は、信号ＴＬＯ２１を出力する出力バッファアンプＴＸ２１に対応する遅延デバイス２４１に設定された遅延時間に相当する遅延制御データを対応する遅延制御部２４３内のバッファメモリ等に一時保存する。出力バッファアンプＴＸ３１に対応する遅延デバイス２４１、出力バッファアンプＴＸ４１に対応する遅延デバイス２４１、出力バッファアンプＴＸ５１に対応する遅延デバイス２４１に設定される遅延時間に相当する遅延制御データも同様に一時保存する（ステップＳ１１０６）。

【0113】

続いて制御ユニット２２０は、ディレイコントロール信号により、入力バッファアンプＣＢ１１及び入力バッファアンプＣＢ５２に対応する遅延デバイス２４１以外の遅延デバイスの遅延時間を基準値Tdに戻す（ステップＳ１１０７）。

【0114】

続いて制御ユニット２２０は、モードコントロール信号により、全てのモード検出部に対してOdd信号のみを有効にする（ステップＳ１１０８）。ステップＳ１１０８の処理はステップＳ１１０４の処理と同様であるから説明を省略する。

【0115】

続いて制御ユニット２２０は、ロック信号LockO_1221、ロック信号LockO_2231、ロック信号LockO_3241、ロック信号LockO_4251を検出したか否かを判断する（ステップＳ１１０９）。ステップＳ１１０９で検出しない場合、後述するステップＳ１１１７へ進む。ステップＳ１１０９で検出した場合には、信号ＴＬＯ１２と信号ＴＬＯ２１との位相差、信号ＴＬＯ２２と信号ＴＬＯ３１の位相差、信号ＴＬＯ３２と信号ＴＬＯ４１の位相差、信号ＴＬＯ４２と信号ＴＬＯ５１の位相差が最小となる遅延時間が遅延デバイスに設定された状態である。尚本実施例では、隣接する２チャンネルの信号の位相差が最小となる遅延時間を遅延時間の最適値と呼ぶ。

【0116】

よって制御ユニット２２０は、ディレイコントロール信号により、信号ＴＬＯ２１を出力する出力バッファアンプＴＸＯ２１に対応する遅延デバイス２５１に設定された遅延時間に相当する遅延制御データを対応する遅延制御部２５３内の遅延時間設定レジスタに保存する。同様に制御ユニット２２０は、出力バッファアンプＴＸＯ３１に対応する遅延デバイス２５１と、出力バッファアンプＴＸＯ４１に対応する遅延デバイス２５１と、出力バッファアンプＴＸＯ５１に対応する遅延デバイス２５１とに遅延時間に相当する遅延制御データをそれぞれ対応する遅延制御部２５３内の遅延時間設定レジスタに保存する（ステップＳ１１１０）。

【0117】

続いて制御ユニット２２０は、ディレイコントロール信号により、制御ユニット２２０は、ディレイコントロール信号により、ステップＳ１１０６で遅延制御部２４３内に一時保存された遅延制御データを遅延制御部２４３内の遅延時間設定レジスタに保存する。同様に制御ユニット２２０は、出力バッファアンプＴＸＯ３１に対応する遅延デバイス２４１と、出力バッファアンプＴＸＯ４１に対応する遅延デバイス２４１と、出力バッファアンプＴＸＯ５１に対応する遅延デバイス２４１に対応する遅延制御部２４３でも、遅延制御データを遅延時間設定レジスタに保存する（ステップＳ１１１１）。

【0118】

本実施例ではステップＳ１１１０とステップＳ１１１１により、外側の遅延デバイスを除く出力側の遅延デバイスの遅延時間が設定される。

【0119】

続いて制御ユニット２２０は、モードコントロール信号により、全てのモード検出部においてEven信号とOdd信号の両方を有効にする（ステップＳ１１１２）。続いて制御ユニット２２０は、ロック信号LockE_1221、ロック信号LockE_2231、ロック信号LockE_3241、ロック信号LockE_4251、ロック信号LockO_1221、ロック信号LockO_2231、ロック信号LockO_3241、ロック信号LockO_4251を検出したか否かを判断する（ステップＳ１１１３）。ステップＳ１１１３で検出しない場合、後述するステップＳ１１１７へ進む。

【0120】

ステップＳ１１１３で検出した場合、制御ユニット２２０は、ディレイコントロール信号により各遅延デバイスへ遅延時間の設定を行う（ステップＳ１１１４）。具体的には遅延制御部２４４、２５４は、入力バッファアンプＣＢ２１、ＣＢ３１、ＣＢ４１、ＣＢ５１に対応する入力側の遅延デバイス２４２、２５２の遅延時間を図９の設定処理で設定された遅延時間に設定する。図９で調整された遅延時間は、遅延制御部２４４、２５４内の遅延時間設定レジスタに格納されている。また制御ユニット２２０は、上記の入力側の遅延デバイス２４２、２５２を基準として、入力バッファアンプＣＢ１２、ＣＢ２２、ＣＢ３２、ＣＢ４２に対応する出力側の遅延デバイス２４１、２５１の遅延時間を設定する。

【0121】

さらに制御ユニット２２０は、入力バッファアンプＣＢ１２、ＣＢ２２、ＣＢ３２、ＣＢ４２に対応する入力側の遅延デバイス２４２、２５２の遅延時間と、入力バッファアンプＣＢ２１、ＣＢ３１、ＣＢ４１、ＣＢ５１に対応する出力側の遅延デバイス２４１、２５１の遅延時間とを基準Tdに設定する。

【0122】

続いて制御ユニット２２０は、ステップＳ１１０４〜ステップＳ１１１３の処理と同様の処理を行い、入力バッファアンプＣＢ１２、ＣＢ２２、ＣＢ３２、ＣＢ４２に対応する出力側の遅延デバイス２４１、２５１の遅延時間を設定する（ステップＳ１１１５）。

【0123】

続いて制御ユニット２２０は、ロック信号LockE_1112、ロック信号LockO_1112、ロック信号LockE_5152、ロック信号LockO_5152以外のロック信号を検出したか否かを判断する（ステップＳ１１１６）。ステップＳ１１１６において検出しない場合、制御ユニット２２０は、ロックコントロール信号により、ＣＩＪ補償用ＬＳＩ４１０の全てロック検出部における感度設定を変更する（ステップＳ１１１７）。

【0124】

ステップＳ１１１６において検出した場合、制御ユニット２２０は、遅延時間の第二の設定処理を終了する。

【0125】

本実施例では、この第二の設定処理により、第一の設定処理で遅延時間を基準値Tdに固定していた出力側の遅延デバイスの遅延時間が設定される。この第二の設定処理では、第一の設定処理で入力側の遅延デバイスに設定された遅延時間が最適値を用いて出力側の遅延デバイスの遅延時間を設定する。本実施形態では、この第二の設定処理と次の第三の設定処理により、シングルエンド伝送においてもＣＩＪを低減させることができる。尚本実施形態における第二の設定処理と第三の設定処理は、シングルエンド伝送に対応し、且つシングルエンド伝送における遅延時間の最適化を目的とした処理である。

【0126】

次に本実施例の遅延時間の第三の設定手順を説明する。図１２は、遅延時間の第三の設定手順を説明する図である。

【0127】

本実施例の遅延時間の第三の設定手順は、片側のみに伝送線路が隣接する外側の伝送線路のＣＩＪをキャンセルするための遅延時間を設定する手順である。具体的には入力バッファアンプＣＢ１１及びＣＢ５２に対応する遅延デバイス２４１、２５１の遅延時間を隣接する信号の遅延時間を基準に設定する。第三の設定手順では、シングルエンド伝送により遅延時間を設定する。

【0128】

図１３は、遅延時間の第三の設定処理を説明するフローチャートである。本実施例の制御ユニット２２０は、初期設定を行う（ステップＳ１３０１）。具体的には制御ユニット２２０は、モードコントロール信号により、全てのモード検出部のEven信号とOdd信号とを有効にする。また制御ユニット２２０は、パターンコントロール信号により、全てのパターン生成部から異なるランダムのパターンデータ信号が出力されるように設定する。

【0129】

続いて制御ユニット２２０は、パターンイネーブル信号により、全てのパターン生成部からランダムにパターンデータ信号を出力させる（ステップＳ１３０２）。続いて制御ユニット２２０は、モードコントロール信号により、モード検出部ＭＤ１２及びＭＤ５２に対してEven信号のみを有効とする（ステップＳ１３０３）。続いて制御ユニット２２０は、ロック信号LockE_1112、ロック信号LockE_5152を検出したか否かを判断する（ステップＳ１３０４）。

【0130】

ステップＳ１３０４において検出しない場合、後述するステップＳ１３１４へ進む。ステップＳ１３０４においてロック信号LockE_1112を検出した場合とは、伝送線路３２０から出力される信号ＴＬＯ１１と伝送線路３２１から出力される信号ＴＬＯ１２との位相差が所定値以下となるように、入力バッファアンプＣＢ１１に対応した遅延デバイス２４１の遅延時間が設定された状態である。
またロック信号LockE_5152を検出した状態とは、伝送線路３２８から出力される信号ＴＬＯ５１と伝送線路３２９から出力される信号ＴＬＯ５２との位相差が所定値以下となるように、入力バッファアンプＣＢ５２に対応した遅延デバイス２４１の遅延時間が設定された状態である。

【0131】

ステップＳ１３０４において検出した場合、制御ユニット１３０４は、ディレイコントロール信号により、入力バッファアンプＣＢ１１とＣＢ５２に対応する遅延デバイス２４１に設定する遅延時間に相当する遅延制御データを、遅延制御部２４３内のバッファメモリ等に一時保存する（ステップＳ１３０５）。

【0132】

続いて制御ユニット２２０は、ディレイコントロール信号により、入力バッファアンプＣＢ１１とＣＢ５２に対応する遅延デバイス２４１の遅延時間を基準Tdに戻す（ステップＳ１３０６）。続いて制御ユニット２２０は、モードコントロール信号により、モード検出部ＭＤ１２及びＭＤ５２に対してOdd信号のみを有効とする（ステップＳ１３０７）。続いて制御ユニット２２０は、ロック信号LockO_1112、ロック信号LockO_5152を検出したか否かを判断する（ステップＳ１３０８）。

【0133】

ステップＳ１３０８において検出しない場合、後述するステップＳ１３１４へ進む。ステップＳ１３０８において検出した場合、制御ユニット２２０は、ディレイコントロール信号により、入力バッファアンプＣＢ１１に対応した遅延デバイス２５１に、このときの遅延時間を設定させる。また制御ユニット２２０は、入力バッファアンプＣＢ５２に対応した遅延デバイス２５１に、このときの遅延時間を設定させる（ステップＳ１３０９）。

【0134】

続いて制御ユニット２２０は、ステップＳ１３０５で遅延制御部２４３に一時保存された遅延時間を入力バッファアンプＣＢ１１とＣＢ５２に対応する遅延デバイス２４１に設定する（ステップＳ１３１０）。

【0135】

続いて制御ユニット２２０は、モードコントロール信号により、モード検出部ＭＤ１２、ＭＤ５２のEven信号とOdd信号の両方を有効にする（ステップＳ１３１１）。続いて制御ユニット２２０は、ロック信号LockE_1112、ロック信号LockE_5152、ロック信号LockO_1112、ロック信号LockO_5152を検出したか否かを判断する（ステップＳ１３１２）。

【0136】

ステップＳ１３１２において検出しない場合、後述するステップＳ１３１４へ進む。ステップＳ１３１２において検出した場合、制御ユニット２２０は、全てのロック信号を検出したか否かを判断する（ステップＳ１３１３）。ステップＳ１３１３において検出しない場合、制御ユニット２２０は、ロックコントロール信号により、ＣＩＪ補償用ＬＳＩ４１０の全てロック検出部における感度設定を変更する（ステップＳ１３１４）。ステップＳ１３１３において検出した場合、制御ユニット２２０は、第三の設定処理を終了する。

【0137】

以下に本実施例のジッタ耐性試験システム１００を用いたシミュレーション結果を示す。図１４は、シミュレーションモデルを説明する図である。図１４（Ａ）は、シングルエンド伝送の場合に使用した伝送線路のモデルを示し、図１４（Ｂ）は差動伝送の場合に使用した伝送線路のモデルを示している。

【0138】

図１４（Ａ）では、８本の伝送線路を用いてシングルエンド伝送を行い、図１４（Ｂ）では、８本の伝送線路を４組の差動対として差動伝送を行った。

【0139】

図１５は、シミュレーション結果を説明する第一の図である。図１５（Ａ）は、図１４に示す伝送線路の入力端１〜８に入力された信号を重ねたアイパターンを示す。図１５（Ｂ）は、図１４に示す伝送線路５のみに信号を入力した場合の遠端５(fe5)のアイパターンを示す。図１５（Ｂ）は、ＣＩＪがない場合のジッタ量を示している。尚シミュレーションに使用した信号源は、伝送レート６．２５Ｇｂｐｓ、ＰＲＢＳ７の疑似ランダムパターン信号である。

【0140】

図１６は、シミュレーション結果を説明する第二の図である。図１６は、図１４（Ｂ）に示す差動伝送のモデルでのＣＩＪ補償の有無におけるジッタ量の変化を示している。図１６（Ａ）はＣＩＪ補償を行っていない場合のアイパターンを示し、図１６（Ｂ）はＣＩＪ補償を行った場合のアイパターンを示す。

【0141】

図１６（Ａ）と図１６（Ｂ）を比較すると、ＣＩＪ補償によりＣＩＪが低減されていることがわかる。

【0142】

図１７は、シミュレーション結果を説明する第三の図である。図１７は、図１４（Ａ）に示すシングルエンド伝送のモデルでのＣＩＪ補償の有無におけるジッタ量の変化を示している。図１７（Ａ）はＣＩＪ補償を行っていない場合のアイパターンを示し、図１７（Ｂ）はＣＩＪ補償を行った場合のアイパターンを示す。図１７においても、ＣＩＪ補償によりＣＩＪが低減することがわかる。

【0143】

尚本実施例では、ＣＩＪ補償機能をジッタ耐性試験システム１００に適用した例を説明したが、これに限定されない。本実施例で説明したＣＩＪ補償機能は、例えば、マイクロストリップ伝送線路を介して高速データ通信を行うデータ送信部とデータ受信部とを有する通信ユニット等にも適用できる。この場合、データ送信部にＣＩＪ補償付信号発生ユニット２１０が設けられ、データ受信部にＣＩＪ補償用ＬＳＩ４１０が設けられることが好ましい。

【0144】

以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。例えば、各実施の形態やその変形例は、適宜組み合わせることができる。

【符号の説明】

【0145】

１００ ジッタ耐性試験システム
２００ ジッタ耐性試験装置
２１０ ＣＩＪ補償付信号発生ユニット
２２０ 制御ユニット
２３０ 解析ユニット
３００ プローブカード
３２０〜３２９ マイクロストリップ伝送線路
４００ プローブカードアダプタ
４１０ ＣＩＪ補償用ＬＳＩ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】