特許 6013336 冗長シリコン貫通ビアを伴う半導体チップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6013336

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】冗長シリコン貫通ビアを伴う半導体チップ

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20161011BHJP

   H01L 21/768 20060101ALI20161011BHJP

   H01L 23/522 20060101ALI20161011BHJP

   H01L 25/065 20060101ALI20161011BHJP

   H01L 25/07 20060101ALI20161011BHJP

   H01L 25/18 20060101ALI20161011BHJP

   H01L 23/12 20060101ALI20161011BHJP

【ＦＩ】

   H01L21/88 J

   H01L25/08 Z

   H01L23/12 501P

【請求項の数】17

【全頁数】13

(21)【出願番号】特願2013-528332(P2013-528332)

(86)(22)【出願日】2011年9月9日

(65)【公表番号】特表2013-538460(P2013-538460A)

(43)【公表日】2013年10月10日

(86)【国際出願番号】US2011051027

(87)【国際公開番号】WO2012034034

(87)【国際公開日】20120315

【審査請求日】2014年9月9日

(31)【優先権主張番号】12/878,542

(32)【優先日】2010年9月9日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(73)【特許権者】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ブライアン ブラック

(72)【発明者】

【氏名】マイケル ゼット． スー

(72)【発明者】

【氏名】ガマル リファイ・アハメド

(72)【発明者】

【氏名】ジョー シーゲル

(72)【発明者】

【氏名】セス プレジャン

【審査官】 長谷川 直也

(56)【参考文献】

【文献】 特開２００９−２９５６１６（ＪＰ，Ａ）

【文献】 特開２０１０−１３５３４８（ＪＰ，Ａ）

【文献】 特開２００８−１４７２２４（ＪＰ，Ａ）

【文献】 特開２００６−２３７５２４（ＪＰ，Ａ）

【文献】 特開２００７−１９４６６９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２５８３０９（ＵＳ，Ａ１）

【文献】 特開２００７−０４３１５４（ＪＰ，Ａ）

【文献】 米国特許第０６４９５４５４（ＵＳ，Ｂ２）

【文献】 特開２００１−３２６３２６（ＪＰ，Ａ）

【文献】 米国特許第０６４６１９５６（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８−２１／２８８、２１／３２０５−２１／３２１３、

２１／４４−２１／４４５、２１／７６８、

２３／１２−２３／１５、２３／５２−２３／５２２、

２５／００−２５／１８、２９／４０−２９／４９、

２９／８７２

(57)【特許請求の範囲】

【請求項1】

第１の端部および第２の端部を含む複数の第１の導電ビアを、第１の半導体チップの層内に形成するステップと、
不動態化層を前記層上および前記複数の第１の導電ビアのうち一部の第１の導電ビアの前記第１の端部上に形成するステップと、
導電ビア延長部を、前記不動態化層内であって、前記一部の第１の導電ビアの各々の前記第１の端部に形成するステップと、
一つの第１の導体パッドを、複数の前記導電ビア延長部および前記複数の第１の導電ビアのうち前記一部以外の第１の導電ビアの前記第１の端部とオーミック接触するように形成するステップと、
を含む製造方法。

【請求項2】

第３の端部および第４の端部を含む複数の第２の導電ビアを、前記層内に形成するステップと、
第２の導体パッドを、前記第３の端部とオーミック接触するように形成するステップと、
を含む請求項１に記載の方法。

【請求項3】

導体構造を、前記複数の第１の導電ビアの前記第２の端部とオーミック接触するように形成するステップを含む、請求項１に記載の方法。

【請求項4】

前記導体構造は、再配線層構造を備える、請求項３に記載の方法。

【請求項5】

入力／出力構造を、前記第１の導体パッドに結合するステップを含む、請求項１に記載の方法。

【請求項6】

前記入力／出力構造は、はんだバンプまたは導電ピラーを備える、請求項５に記載の方法。

【請求項7】

第２の半導体チップを前記第１の半導体チップ上に積層するステップを含む、請求項１に記載の方法。

【請求項8】

前記第１の半導体チップを回路基板上に実装するステップを含む、請求項１に記載の方法。

【請求項9】

前記複数の第１の導電ビアは、トレンチを前記第１の半導体チップ内に形成し、前記トレンチ内に導電材料を配置することにより形成される、請求項１に記載の方法。

【請求項10】

第１の端部および第２の端部を含む複数の第１の導電ビアを、第１の側面および反対側の第２の側面を有する第１の半導体チップの層内に形成するステップと、
不動態化層を前記層上および前記複数の第１の導電ビアのうち一部の第１の導電ビアの前記第１の端部上に形成するステップと、
導電ビア延長部を、前記不動態化層内であって、前記一部の第１の導電ビアの各々の前記第１の端部に形成するステップと、
一つの第１の導体を、前記第１の側面に隣接させ、かつ、複数の前記導電ビア延長部および前記複数の第１の導電ビアのうち前記一部以外の第１の導電ビアの前記第１の端部とオーミック接触させて形成するステップと、
第２の導体を、前記第２の側面に隣接させ、かつ、前記複数の第１の導電ビアの前記第２の端部とオーミック接触させて形成するステップと、
を含む製造方法。

【請求項11】

前記第１の導体は導体パッドを備え、前記第２の導体は再配線層構造を備える、請求項１０に記載の方法。

【請求項12】

入力／出力構造を、前記第１の導体に結合するステップを含む、請求項１０に記載の方法。

【請求項13】

前記入力／出力構造は、はんだバンプまたは導電ピラーを備える、請求項１２に記載の方法。

【請求項14】

第２の半導体チップを前記第１の半導体チップ上に積層するステップを含む、請求項１０に記載の方法。

【請求項15】

前記第１の導電ビアは、ポリマーコアと、前記ポリマーコアの周囲の導電性の被覆とを含む、請求項１に記載の方法。

【請求項16】

前記第１の導電ビアは、ポリマーコアと、前記ポリマーコアの周囲の導電性の被覆とを含む、請求項１０に記載の方法。

【請求項17】

第１の端部と、第２の端部と、ポリマーコアと、前記ポリマーコアの周囲の導電性の被覆とを含む複数の第１の導電ビアを、第１の半導体チップの層内に形成するステップと、
一つの第１の導体パッドを、前記複数の第１の導電ビアのうち一部の第１の導電ビアの前記第１の端部とオーミック接触するように形成するステップと、
を含む製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して半導体処理に関し、より詳細にはシリコン貫通ビアを組み込む半導体チップおよびその製作方法に関する。

【背景技術】

【0002】

先般、半導体チップの設計者は、必要とされるパッケージ基板または回路基板の面積を付随して増やすことなしに機能を増やすために、多重の半導体ダイス（別名「ダイ」）の垂直な積層を始めた。こうした積層配置において近接するダイスを電気的に接続するために、様々な技術が用いられてきた。１つの技術では、１つのダイのコンタクトパッドから対応する隣接のダイのコンタクトパッドへと導くワイヤボンドの使用を含む。より最近になって導入された別の技術では、いわゆるシリコン貫通ビア（ＴＳＶ）の使用を含む。一般的なＴＳＶは、チップの主たる表面の一方または他方におけるなんらかの介在する導体パッドの有無に応じて、ほぼあるいはおそらく完全に半導体チップを貫通して延在する導電性のビアである。

【0003】

一般的な従来型のＴＳＶは、半導体チップの対向する主たる表面の間の電気的な経路選択を提供する。一方の側面上において、従来型のＴＳＶは、なんらかのタイプの入力／出力構造（Ｉ／Ｏ）に接続される。これはしばしば、フリップチップ実装のはんだリフロー工程の間にパッケージ基板とはんだ接合を形成するように設計されたはんだバンプである。ＴＳＶは、直接はんだバンプに接続されるのではなく、バンプパッドのような最外メタライゼーション構造などの、なんらかの介在する構造に接続される。ＴＳＶの他方または背面の端部は、一般的にはなんらかの中間の導体構造を介して、なんらかの形の背面Ｉ／Ｏ構造に接続される。従来型のＴＳＶの配置は、単一のバンプパッドに金属学的に接合される単一のＴＳＶを含む。

【0004】

従来型のＴＳＶは、電力レベル、熱管理、ダイの寸法およびその他の要因によって強度が異なる、ジュール発熱およびエレクトロマイグレーションの問題にさらされている。ＴＳＶとバンプパッドとの１対１配置は、こうした環境的な問題点の影響を受ける。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、前述の不都合の１つ以上の影響を克服または低減するものを提供することを目的とする。

【0006】

本発明の１つの態様によると、第１の複数の導電ビアを第１の半導体チップの層内に形成することを含む製造の方法が提供される。第１の複数の導電ビアは、第１の端部および第２の端部を含む。第１の導体パッドは、第１の複数の導電ビアの第１の端部とオーミック接触して形成される。

【0007】

本発明の別の態様によると、第１の複数の導電ビアを第１の半導体チップの層内に形成することを含む製造の方法が提供される。第１の複数の導電ビアは、第１の端部および第２の端部を含む。第１の半導体チップは、第１の側面および第２の対向する側面を有する。第１の導体は、第１の側面に隣接して形成され、また、第１の複数の導電ビアの第１の端部とオーミック接触して形成される。第２の導体は、第２の側面に隣接して形成され、また、第１の複数の導電ビアの第２の端部とオーミック接触して形成される。

【0008】

本発明の別の態様によると、層を有する第１の半導体チップと、第１の半導体チップに結合された第１の導体パッドとを含む装置が提供される。第１の複数の導電ビアは、層を縦貫し、第１の端部および第２の端部を含む。第１の端部は、第１の導体パッドとオーミック接触して形成される。

【0009】

本発明の前述のおよびその他の利点は、以下の詳細な説明を読み、そして図面を参照することで明らかになるであろう。

【図面の簡単な説明】

【0010】

【図1】回路基板上に実装された半導体チップを含む半導体チップデバイスの例示的な実施形態の分解斜視図である。

【図2】図１の断面２−２における断面図である。

【図3】図２の断面３−３における断面図である。

【図4】下層の導体パッドに接続される複数のＴＳＶの、図３と同様であるが代替の例示的な実施形態を示す断面図である。

【図5】図３と同様であるが、多重のＴＳＶが下層の導体パッドに接続される代替の例示的な実施形態を示す断面図である。

【図6】図２と同様であるが、複数のＴＳＶが複数構成要素である半導体チップの代替の例示的な実施形態を示す断面図である。

【図7】例示的なリソグラフィ処理を受ける半導体チップの断面図である。

【図8】図７と同様であるが、例示的なＴＳＶトレンチの形成を図示する断面図である。

【図9】図８の部分を拡大して図示する断面図である。

【図10】図８と同様であるが、例示的なＴＳＶ形成を図示する断面図である。

【図11】例示的な半導体チップの薄層化を図示する、図１０と同様の断面図である。

【図12】薄層化後の半導体チップを図示する、図１１と同様の断面図である。

【図13】図２と同様であるが、導電ピラーの入力／出力を有する複数のＴＳＶを組み込む、代替の例示的な半導体チップを示す断面図である。

【発明を実施するための形態】

【0011】

２つ以上の積層された基板を含む半導体チップデバイスの様々な実施形態が本明細書において説明される。１つの例は、複数のＴＳＶを有する少なくとも１つの半導体チップを含む。しかしながら、複数のＴＳＶは、バンプまたはピラーパッドなどの所与の導体構造とオーミック接触して形成される。ＴＳＶとパッドとの接続の冗長性のために、所与のＴＳＶに故障があってもパッドの回路を開放しないで済む。追加的な詳細が以下に説明される。

【0012】

以下に説明する図面においては、同一の要素が２つ以上の図面に現れる場合には、参照番号は一般的に繰り返される。次に図面、具体的には図１をみると、回路基板２０上に実装された半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の分解斜視図が示されている。半導体チップ１５は、積層された配置でその上に実装された１つ以上のその他の半導体チップを有するように適合される。このうちの１つが示され、符号を２５とされている。半導体チップ１５は、複数の相互接続構造を経由して回路基板２０と電気的に接合していてもよく、相互接続構造は、導電ピラー、はんだ接合またはその他の種類の相互接続子であってもよい。この例示的な実施形態において、半導体チップ１５は、複数のはんだ接合を経由して回路基板２０と電気的に接合していてもよく、はんだ接合は、対応する回路基板２０のはんだ構造３０に金属学的に接合する半導体チップ１５のそれぞれのはんだ構造（図示せず）から構成されていてもよい。回路基板２０は、同様に、複数の入力／出力構造により別の回路基板またはその他のデバイスなどの別の電子デバイスと電気的に接合していてもよい。この例示的な実施形態において、入力／出力構造は、はんだボール３５のアレイから構成される。しかしながら、当業者であれば、ピングリッドアレイ、ランドグリッドアレイまたはその他の相互接続構造など、その他の種類の相互接続構造も同様に使用できることを理解するであろう。

【0013】

本明細書において開示された半導体チップ１５の例示的な構造は、特定の電子的機能に依存しない。このように、半導体チップ１５および半導体チップ２５は、エレクトロニクスにおいて用いられる任意の多種多様な異なる回路デバイス、例えば、マイクロプロセッサ、グラフィクスプロセッサ、組み合わされたマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス、レーザなどの能動型光学デバイスなどであってよく、また、単一コアまたは多重コアであってよいし、さらに追加のダイスに水平に積層されてもよい。さらに、半導体チップ１５および２５の一方または両方は、なんらかの論理回路の有無によらず、インターポーザとして構成される可能性がある。したがって、用語「チップ」は、インターポーザを含む。半導体チップ１５および２５は、シリコンもしくはゲルマニウムなどのバルク半導体、または、シリコン・オン・インシュレータ材料などの絶縁材料上の半導体、または、他のチップ材料から構成されていてもよい。

【0014】

本明細書において開示された半導体チップ１５の例示的な構造は、特定の電子的回路基板機能に依存しない。このように、回路基板２０は、半導体チップパッケージ基板、回路カード、または、実質的にいかなるその他のタイプのプリント回路基板であってもよい。モノリシック構造を回路基板２０のために使用することもできるが、より一般的な構成ではビルドアップ設計を使用する。この点で、回路基板２０は、１つ以上のビルドアップ層がその上に形成され、また、追加的な１つ以上のビルドアップ層がその下に形成される、中心コアから構成されていてもよい。コア自体は、１つ以上の層の積層体から構成されてもよい。半導体チップパッケージ基板として実装される場合、回路基板２０内の層の数は、４層から１６層以上まで変動することが可能である。とはいえ、４層よりも少なくてもよい。いわゆる「コアレス」設計もまた使用されてもよい。回路基板２０の層は、金属の相互接続子が組み入れられている、例えば様々な公知のエポキシなどの絶縁材料から構成されていてもよい。ビルドアップ以外の多重層構成も使用できる可能性がある。任意選択で、回路基板２０は、パッケージ基板またはその他のプリント回路基板に適する、公知のセラミックまたはその他の材料から構成されていてもよい。回路基板２０には、半導体チップ１５および２５と、例えば別の回路基板などの別のデバイスとの間に、電力、接地および信号伝達を提供するための多数の導体配線およびビアならびにその他の構造（図示せず）が備わっている。回路基板２０は、図示されたボールグリッドアレイなどの入力／出力アレイにより、別のデバイス（図示せず）に電気的に接続されてもよい。ボールグリッドアレイは、それぞれのボールパッド（図示せず）に金属学的に結合される前述の複数のはんだボール３５を含む。ボールパッド（図示せず）は、図示されていない、複数の相互接続配線およびビアならびにその他の構造により、回路基板２０内の様々な導体パッドに相互接続される。

【0015】

半導体チップ１５の付加的な詳細は、図２と共に説明される。図２は、断面２−２における図１の断面図である。図２の説明の前に、図１の断面２−２は、半導体チップ１５の小さい部分を通過することに注意されたい。そのことを踏まえて、次に図２に注目する。簡単に上述したように、半導体チップ１５は、回路基板２０のはんだ構造３０に金属学的に接合するように設計された複数の入力／出力構造を含んでいてもよい。これらの例示的な相互接続構造のうちのいくつかは、それぞれはんだバンプ４０および４５から構成されていてもよい。はんだバンプ４０および４５は、例えば無鉛はんだまたは含鉛はんだなどの様々な種類のはんだから構成されていてもよい。適切な無鉛はんだの例は、錫−銀はんだ（およそ錫９７．３％、銀２．７％）、錫−銅はんだ（およそ錫９９％、銅１％）、錫−銀−銅はんだ（およそ錫９６．５％、銀３％、銅０．５％）などを含む。含鉛はんだの例には、共晶点またはその近傍の組成比の錫−鉛はんだなどを含む。上述のように、はんだボール４０および４５は、所望に応じて、導電ピラーまたはその他の種類の相互接続構造に置き換えてもよい。ここに、はんだバンプ４０および４５はそれぞれ、アンダーバンプメタル（ＵＢＭ）構造５０および５５に結合される。ＵＢＭ構造５０および５５は、不動態化構造６０の上および内部に形成され、これは、絶縁材料のモノリシック膜または積層膜であってもよい。ＵＢＭ構造５０および５５は、次に、導体構造すなわちパッド６５および７０に接続される。導体パッド６５および７０は、中間誘電体層とメタライゼーション層とが交互に重なった複数の層（図示せず）を含む、メタライゼーション層７５であるものの一部分を実際に形成する導体パッドから構成されていてもよい。図２は、導体パッド６５および７０、ならびに、メタライゼーション層７５が、原寸に比例するように示されていないため、本質的にいくぶん概略的であることが理解されるべきである。いずれにしても、メタライゼーション層７５に使用される中間誘電体層（図示せず）は、公知の二酸化ケイ素、その他の種類のケイ酸塩ガラス、低誘電率の誘電体膜などから構成されていてもよい。層７５内のメタライゼーション構造は、金属パッド６５および７０、ならびに、ＵＢＭ構造５０および５５と同様に、例えば、銅、銀、ニッケル、白金、金、アルミニウム、パラジウム、これらの合金もしくは積層物などの様々な導体から構成されていてもよい。導体パッド６５および７０は、公知の、めっき、化学気相蒸着（ＣＶＤ）などの材料配置技術、および、化学エッチング、レーザアブレーションなどによるリソグラフィなどのパターン形成技術によって形成されてもよい。

【0016】

半導体チップ１５は、バルク層またはレイヤ８０と、多数のトランジスタ、キャパシタおよびその他の回路デバイスがそこに形成されていてもよいデバイス層またはレイヤ８５と、メタライゼーション層またはレイヤ７５とが存在してもよい点において重層的な構造である。メタライゼーション層７５は、素子層８５上に連続的に築きあげられた中間誘電体層の間に挟まれた一連のメタライゼーション層として形成されていてもよい。半導体チップ１５は、半導体チップ２５などの別の半導体チップをその上に積層するように設計されるため、背面のメタライゼーションスキームが提供される。この点において、再配線層（ＲＤＬ）９０が半導体層８０上に形成されていてもよい。ＲＤＬ９０は、ビルドアップまたは別の方法で堆積された絶縁材料の１つ以上の層のモノリシックまたは積層構造であってもよく、絶縁材料は、同じまたは異なるレベル上にあってもよい１つ以上のＲＤＬメタライゼーション構造と織り交ぜられている。この例示的な実施形態においては、ＲＤＬメタライゼーション構造９５および１００は視認可能である。絶縁または不動態化層１０５および複数の入力／出力構造１１０がＲＤＬ９０の上に載せられてもよい。不動態化層１０５は、複数の絶縁膜のモノリシックまたは積層であってもよく、本明細書の他のところに記載した不動態化構造層６０に使用されたものと同じ種類の材料から構成されていてもよい。入力／出力構造１１０は、導体ピラー、パッド、はんだ接合などであってもよく、図２に示す半導体チップ２５との電気的接合を確立するために使用される。入力／出力構造１１０は、例えば、銅、銀、ニッケル、白金、金、アルミニウム、パラジウム、これらの合金もしくは積層物、はんだなどの様々な導体から構成されていてもよい。ＲＤＬ構造９５および１００は、入力／出力構造１１０のうちの１つ以上に接続してもよい。

【0017】

半導体チップ１５の対向する側面１１２と１１３との間、より詳細には、ＲＤＬ構造９５および１００と導体パッド６５および７０との間において、導電性の経路を確立するために、そのうちの３つが視認可能であり、符号１１５、１２０および１２５とされている複数のＴＳＶが、半導体層８０中に形成されて、デバイス層８５およびメタライゼーション層７５を通じて延び、ＲＤＬ構造９５を導体パッド６５に接続してもよい。このようにして、ＴＳＶのそれぞれの端部１２７は、導体パッド６５に接触し、その反対の端部１２９は、ＲＤＬ構造９５に接触する。同様の複数のＴＳＶ１３０、１３５および１４０は、ＲＤＬ構造１００を導体パッド７０に電気的に接続してもよい。本明細書において、用語「ＴＳＶ」および「半導体」は一般的に使用されており、ここで半導体層８０は、シリコン以外の材料、またさらに、二酸化ケイ素、オルトケイ酸テトラエチルまたはその他などの絶縁材料から構成されていてもよいことが理解されるべきである。１つのパッドに対して単一のＴＳＶを使用する従来型の半導体チップ設計とは異なり、本明細書において開示された実施形態は、ＴＳＶ１１５、１２０および１２５、ならびに導体パッド６５のように、所与の導体パッドに対して複数のＴＳＶを使用する。所与の導体パッドに対して多重のＴＳＶを使用することにより、熱ストレスの広がりを改善し、電流密度ひいてはジュール発熱を低減する。これにより、エレクトロマイグレーション寿命を増加できる。多重のＴＳＶを所与の導体パッドに接続することにより、例えば、ストレスマイグレーション破壊に起因する、ＴＳＶのうちの１つの故障は、その他の残りのＴＳＶによって補償することができる。ＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０は、例えば、銅、タングステン、グラフェン、アルミニウム、白金、金、パラジウム、これらの合金などの様々な材料から構成されていてもよい。クラッド構造が想定される。

【0018】

ＴＳＶ１１５、１２０および１２５の付加的な詳細は、図２における断面３−３での断面図である図３をここで参照することによって理解されるであろう。断面３−３に本格的に向かう前に、断面３−３は、導体パッド６５近傍のＴＳＶ１１５、１２０および１２５を通過することに注意されたい。ここで、図３に注目する。断面３−３の位置に起因して、ＴＳＶ１１５、１２０および１２５は断面として表れているが、下層の導体パッド６５は、メタライゼーション層７５によって覆い隠されており、したがって仮想線で示されていることに注意されたい。導体パッド６５に接続されたＴＳＶは、３つのＴＳＶ１１５、１２０および１２５よりも多数であってもよく、ここではまさしくさらに６つのＴＳＶを含んでいてもよく、まとめて符号１４５とされている。この例示的な実施形態において、ＴＳＶ１１５、１２０、１２５および１４５は、一般的に下層の導体パッド６５の設置面をたどるアレイ状に配置されてもよい。しかしながら、当業者であれば、所与の導体パッドに接続されるＴＳＶの実際の空間的な配置は、導体パッド６５が可能であるのと同様に様々に異なる形状をとってもよいことを理解するであろう。ＴＳＶ１１５、１２０、１２５および１４５の構成は、一般的にモノリシックであってもよいことにも注意されたい。しかしながら、また、図４に示す代替の実施形態と共に述べたように、その他の配置もまた使用されてもよい。

【0019】

次に図４に注目すると、下層の導体パッド６５に接続される複数のＴＳＶ１１５’の、図３と同様であるが代替の例示的な実施形態を示す断面図である。ここに、導体パッド６５は、実際にはメタライゼーション層７５の下に配置されるために、ふたたび仮想線で示されている。ちょうど述べたように、所与のＴＳＶに対してモノリシック配置以外が使用されてもよい。このように、ＴＳＶ１１５’は、被覆１５０およびポリマーコア１５５から構成されていてもよい。被覆１５０は、銅、タングステン、グラフェン、アルミニウム、白金、金、パラジウム、これらの合金などから構成されていてもよい。ポリマーコア１５５は、所望に応じて、導電性または非導電性であってもよい、様々なポリマーから構成されていてもよい。例には、Ｎａｍｉｃｓ１１９、公知のエポキシなどを含む。これらのいわゆる環状ＴＳＶは、めっきプロセスの間、電界発生を厳重に管理する方法による、入念に調整されためっきによって形成することができる。

【0020】

上述のように、所与の導体パッドに関係するＴＳＶの配置は、大きく変動することもある。この点で、次に図５に注目すると、図５は、図３と同様であるが代替の例示的な実施形態を示す断面図であり、多重のＴＳＶ１１５”が下層の導体パッド６５に接続される。導体パッド６５は、メタライゼーション層７５の下というその位置のために、ここでも仮想線で示されている。ここに、ＴＳＶ１１５”は、導体パッド６５のいくらか矩形の設置面とは必ずしも一致しない十字様の配置で配置される。繰り返すが、非常に多様な配置が使用されて、さらに所与の導体パッドに関係する多重のＴＳＶの技術的利点を得ることもできる。

【0021】

上述の例示的な実施形態において、頂部から底部まで連続的な構造として、すなわち、図２に示す半導体デバイス層８５およびメタライゼーション層７５を通過して、様々なＴＳＶが製作されている。しかしながら、当業者であれば、多層構造がＴＳＶに使用できることを理解するであろう。この点で、次に図６に注目すると、図６は、図２と同様であるが、半導体チップ１５’の代替の例示的な実施形態を示す断面図であり、半導体チップ１５’は、２〜３の注目すべき例外を除いて、本明細書の他のところに記載した半導体チップ１５と実質的に同様に構成されてもよい。ここに、複数のＴＳＶ１６０、１６２および１６４は、ＵＢＭ構造５０に接続してもよく、複数のＴＳＶ１６６、１６８および１６９は、ＵＢＭ構造５５に接続してもよい。しかしながら、ＴＳＶ１６０および１６４は、それぞれＴＳＶ延長部１７０および１７２により接続し、ＴＳＶ１６６および１６９は、それぞれＴＳＶ延長部１７４および１７６により接続する。ここで、ＴＳＶ延長部１７０、１７２、１７４および１７６は、不動態化構造６０を通り抜けて形成されていてもよい。

【0022】

複数のＴＳＶを形成するための例示的なプロセスは、ここで図７、８、９、１０、１１および１２を参照することによって理解される場合があるが、最初に図７を参照すると、図７は、処理の準備段階における、半導体チップ１５の断面図である。この段階において、デバイス層８５は、数多くの公知の処理ステップを用いて製作されている。メタライゼーション層７５はまた、ＴＳＶの形成前に、完全にもしくは部分的に完成してもよく、または、完成しなくてもよい。この時点で半導体チップ１５は厚さＺを有し、これは主に半導体層８０によって占められ、図２に示すＴＳＶおよびＲＤＬ９０の形成後の最終的な厚さよりも大きい。この時点で、適切なリトグラフィマスク１７８がデバイス層８５に適用され、リソグラフィでパターン形成されて、開口１８０、１８４、１８８、１９２、１９６および１９８を設けてもよい。これらは、引き続いて形成されるＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０の所望の位置に対応する。マスク１７８は、公知のネガ型またはポジ型のいずれか一方のフォトレジスト材料から構成されていてもよい。任意選択で、非接触式またはハードマスクでさえも使用できる可能性がある。

【0023】

次に図８を参照すると、マスク１７８のパターン形成に続いて、半導体層８０内に深型トレンチ２００、２０５、２１０、２１５、２２０および２２５を形成するための材料除去プロセスが使用されてもよい。トレンチ２００、２０５、２１０、２１５、２２０および２２５は、プラズマ支援を伴うもしくは伴わない化学エッチング、または、その他の材料除去技術により形成されていてもよい。過度の加熱を避けるために注意が必要であるが、レーザアブレーションを使用することもできる場合がある。言うまでもなく、マスク１７８内の開口１８０、１８４、１８８、１９２、１９６および１９８は、最終的に形成されるトレンチ２００、２０５、２１０、２１５、２２０および２２５が所望の設置面を有するようにパターン形成される。後に形成されるＴＳＶの組成に応じて、半導体層８０への接着と、原子、分子、またはＴＳＶの大部分の半導体層８０およびデバイス層８５内へのマイグレーション阻止との両方を容易にするために、トレンチ２００、２０５、２１０、２１５、２２０および２２５内にライナ膜を適用する必要があるかもしれない。図９は、拡大されて示されているトレンチ２００を示す断面図である。ライナ層２３０は、トレンチ２００内に形成されて、トレンチ２００の側壁だけでなく、素子層８５の側壁も被覆されてもよい。ライナ層２３０は、二酸化ケイ素などの様々な材料から構成されていてもよい。公知のプラズマ支援を伴うもしくは伴わないＣＶＤ技術は、ライナ層２３０を堆積するために使用されてもよい。その他のトレンチ２０５、２１０、２１５、２２０および２２５に関しても同様になされてもよい。図８に示すマスク１７８は、灰化、溶媒の除去などによって、または、非接触式のマスクが使用される場合は剥離によって、ライナ層２３０の形成前または形成後に除去されてもよい。

【0024】

図７および図８に示すエッチマスク１７８の除去に続いて、ＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０は、図１０に示すように、それぞれトレンチ２００、２０５、２１０、２１５、２２０および２２５に形成されてもよい。本明細書の他のところに記載したように、ＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０は、所望に応じて完全な柱状体として、または、環状ＴＳＶとして、それぞれトレンチ２００、２０５、２１０、２１５、２２０および２２５に形成されてもよい。めっきプロセスは、所望に応じて、単一工程バイアスめっきプロセスであってもよく、バイアスめっきプロセスに続く非バイアスシード層めっきプロセスであってもよい。

【0025】

ＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０が図２に示す後に形成されるＲＤＬ９０内の構造とオーミック接触を確立可能にするために、半導体層８０は、図１１に示すように薄膜化されてもよい。ここに、半導体層８０の部分２２７は、化学機械平坦化（ＣＭＰ）により好都合に除去されてもよいが、その他の材料除去技術をＣＭＰの代わりに、または、ＣＭＰと共に使用する可能性がある。ＴＳＶ１１５、１２０、１２５、１３０、１３５および１４０を図１２に示すように露出した状態で、図２に示すＲＤＬ９０は、公知の絶縁材料堆積技術および導体材料堆積技術ならびにパターン形成技術を用いて製作されてもよく、これらの技術の数は、ＲＤＬ９０の複雑さに応じて、多重の層を超えることもあり得る。同様に、不動態化構造１０５および相互接続構造１１０の製作は、ＲＤＬ９０の形成の後に続いてもよい。

【0026】

ふたたび図１を参照すると、半導体チップ２５は、半導体チップ１５に積層され、そこへ、使用されるチップ間インタフェースの種類に応じて、はんだリフロー、圧着またはその他の技術により電気的に接続されていてもよい。当業者であれば、半導体チップ２５は、所望に応じてウエハレベルまたはダイレベルにて、半導体チップ１５上に積層する可能性があることを理解するであろう。半導体チップ１５および２５は、単独に、または、大量に回路基板２０に実装されてもよい。

【0027】

本明細書において開示された例示的な実施形態のいずれかは、例えば、半導体、磁気ディスク、光学ディスクもしくはその他の記憶媒体などのコンピュータ読取可能媒体に、または、コンピュータデータ信号として、配置された命令として具現されてもよい。命令すなわちソフトウェアは、本明細書において開示された回路構造を統合および／またはシミュレート可能であってもよい。例示的な実施形態において、Ｃａｄｅｎｃｅ ＡＰＤ、Ｃａｄｅｎｃｅ Ｓｐｅｃｔｒａ、Ｅｎｃｏｒｅなどの電子設計自動化プログラムは、開示された回路構造を統合するために使用されてもよい。得られたコードは、開示された回路構造を製作するために使用されてもよい。

【0028】

図１３は、図２と同様の断面図であるが、導電ピラー入力／出力２４０、２４５を有する複数のＴＳＶ１１５、１２０、１２５、１３０、１３５、１４０を組み込む、代替の例示的な半導体チップ１５”を示す図である。ＴＳＶ１１５、１２０、１２５は導体パッド６５に接続されており、導体パッド６５は導電ピラー２４０に接続されている。ＴＳＶ１３０、１３５、１４０は導体パッド７０に接続されており、導体パッド７０は導電ピラー２４５に接続されている。

【0029】

本発明は種々の修正および代替的な形態の影響を受けやすい場合がある一方で、特定の実施形態が例示を目的として図面に示されそして本明細書において詳細に説明されてきた。しかし、本発明は開示されている特定の形態に限定されることを意図するものでないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内に含まれる全ての修正、均等物および代替案に及ぶことになる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】