特許 6013845 受信機及び受信方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6013845

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】受信機及び受信方法

(51)【国際特許分類】

   H04B 1/26 20060101AFI20161011BHJP

   H04B 1/16 20060101ALI20161011BHJP

   H04B 1/10 20060101ALI20161011BHJP

   H04B 1/30 20060101ALI20161011BHJP

   H04L 27/38 20060101ALI20161011BHJP

   H04L 27/22 20060101ALI20161011BHJP

【ＦＩ】

   H04B1/26 J

   H04B1/16 R

   H04B1/10 L

   H04B1/30

   H04L27/00 G

   H04L27/22 Z

【請求項の数】13

【全頁数】58

(21)【出願番号】特願2012-197823(P2012-197823)

(22)【出願日】2012年9月7日

(65)【公開番号】特開2014-53815(P2014-53815A)

(43)【公開日】2014年3月20日

【審査請求日】2015年9月2日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】中村 敬

【審査官】 佐藤 敬介

(56)【参考文献】

【文献】 特開２００７−１０４５２２（ＪＰ，Ａ）

【文献】 特開２００４−０７２５３２（ＪＰ，Ａ）

【文献】 特表２００６−５０９４３８（ＪＰ，Ａ）

【文献】 特開２００９−２３２０５８（ＪＰ，Ａ）

【文献】 特開２００２−２７１４３１（ＪＰ，Ａ）

【文献】 特開２０１１−１９９５５４（ＪＰ，Ａ）

【文献】 特開２００８−２６３２５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ １／２６

Ｈ０４Ｂ １／１０

Ｈ０４Ｂ １／１６

Ｈ０４Ｂ １／３０

Ｈ０４Ｌ ２７／２２

Ｈ０４Ｌ ２７／３８

(57)【特許請求の範囲】

【請求項1】

局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する直交回路と、
前記直交回路から出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する補正回路と、
前記補正回路の出力をアナログ信号からデジタル信号に変換するＡＤＣと、
ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有しており、前記ＡＤＣの出力に含まれる量子化雑音を除去するフィルタと、
前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する複素乗算器、前記複素乗算器の出力を前記実数処理値に応じて割り算する割算器と、及び前記割算器の出力を積分して生成した振幅偏差及び位相偏差を前記補正回路に出力する積分器を有する、検出回路と、
を備えた受信機。

【請求項2】

局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する直交回路と、
前記直交回路の出力をアナログ信号からデジタル信号に変換するＡＤＣと、
前記ＡＤＣから出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する補正回路と、
ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有しており、前記ＡＤＣの出力に含まれる量子化雑音を除去するフィルタと、
前記補正回路の出力の実数を前記フィルタで処理した値と、前記補正回路の出力の複素共役値を前記フィルタで処理した値と、を乗算する複素乗算器、前記複素乗算器の出力を前記補正回路の出力の実数を前記フィルタで処理した値に応じて割り算する割算器と、及び前記割算器の出力を積分して生成した振幅偏差及び位相偏差を前記補正回路に出力する積分器を有する、検出回路と、
を備えた受信機。

【請求項3】

前記検出回路は、前記実数処理値を複数保持する保持部を備え、前記複素乗算器は、前記保持部で保持された前記実数処理値の各々、及び前記保持部で保持された前記実数処理値の平均値のいずれか一方と、前記複素共役処理値と、を乗算する、請求項１に記載の受信機。

【請求項4】

前記補正回路に入力される信号、前記ＡＤＣに入力される信号、及び前記補正回路から出力された信号のいずれか１つの極性を切り替える切替部を備えた、
請求項１から請求項３のいずれか１項に記載の受信機。

【請求項5】

前記補正回路の出力に含まれるイメージ成分を除去する複素バンドパスフィルタを備えた、請求項１から請求項４のいずれか１項に記載の受信機。

【請求項6】

前記フィルタの周波数特性が、外部からＲＦ信号が入力された場合の受信モードと、校正信号源から入力されたＲＦ信号を用いて前記補正回路で前記復調信号の振幅及び位相を補正する補正モードと、で独立している、請求項１から請求項５のいずれか１項に記載の受信機。

【請求項7】

前記校正信号源は、発振器、前記発振器の出力が入力される、自乗積回路の多段従属接続段、前記自乗積回路の多段従属接続段の任意の段の出力を選択する選択回路、及び前記選択回路の出力の後段に設けられた可変分周器を有している、請求項６に記載の受信機。

【請求項8】

前記ＡＤＣは、実数型アナログデジタル変換器である、請求項１から請求項７のいずれか１項に記載の受信機。

【請求項9】

前記ＡＤＣは、複素型アナログデジタル変換器である、請求項１から請求項７のいずれか１項に記載の受信機。

【請求項10】

前記ＡＤＣは、入力されたアナログ信号をデルタシグマ変調することによってデジタル信号に変換するデルタシグマアナログデジタル変換器であり、
前記アナログ信号からアナログ値に変換された前記デジタル信号を減算する減算部と、
前記減算部と直列に接続されており、初段の単位フィルタの係数が行列倍演算になっている複数の単位フィルタを含み、前記減算部の出力をフィルタリングするフィルタ群と、
前記フィルタ群の複数の前記単位フィルタの各々の出力信号と、前記アナログ信号と、を加算する加算部と、
前記加算部の出力信号を量子化し、前記デジタル信号として出力する量子化部と、
前記量子化部から出力される前記デジタル信号をアナログ値に変換し、変換されたアナログ値を前記減算部に出力するデジタルアナログ変換部と、
を備えた、請求項１から請求項９のいずれか１項に記載の受信機。

【請求項11】

前記フィルタ群及び前記加算部は、単位キャパシタと単位キャパシタの２倍のキャパシタを用いたラダーネットワークによって、入力電圧をサンプリングし、前記入力電圧に比例した電荷を２のべき乗で分割した電荷を転送するスイッチトキャパシタ回路からなる、請求項１０に記載の受信機。

【請求項12】

直交回路により局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する工程と、
補正回路により前記直交回路から出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する工程と、
ＡＤＣにより、前記補正回路の出力をアナログ信号からデジタル信号に変換する工程と、
ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有するフィルタにより、前記ＡＤＣの出力に含まれる量子化雑音を除去する工程と、
前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する工程、乗算された値を前記実数処理値に応じて割り算する工程、及び割り算された値を積分して振幅偏差及び位相偏差を生成して前記補正回路に出力する工程を含む検出工程と、
を備えた受信方法。

【請求項13】

直交回路により局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する工程と、
ＡＤＣにより、前記直交回路の出力をアナログ信号からデジタル信号に変換する工程と、
補正回路により前記ＡＤＣから出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する工程と、
ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有するフィルタにより、前記ＡＤＣの出力に含まれる量子化雑音を除去する工程と、
前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する工程、乗算された値を前記実数処理値に応じて割り算する工程、及び割り算された値を積分して振幅偏差及び位相偏差を生成して前記補正回路に出力する工程を含む検出工程と、
を備えた受信方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、受信機及び受信方法に係り、例えば、複素フィルタあるいは複素型デルタシグマアナログデジタル変換装置を有する無線システム受信機及び受信方法に関する。

【背景技術】

【0002】

送信するデータを同相（Ｉ）成分と直交（Ｑ）成分とに分けた後、これらに互いに９０度位相が異なる搬送波を変調して無線周波数（以下「ＲＦ（Radio Frequency）」と略記する）帯の直交変調信号を生成する無線システムが携帯電話等で採用されている。

【0003】

このような無線システムにおいて、近年では、従来のスーパーヘテロダイン方式に代わり、ＲＦ受信信号をＤＣ付近の低い、例えば１００ｋＨｚ〜２００ｋＨｚの、中間周波数（以下「ＩＦ（Intermediate Frequency）」という）に周波数変換した後に、ベースバンド信号を得る低ＩＦ方式が広く用いられるようになっている。この方式は、スーパーヘテロダイン方式に比べて外付け部品点数を減らすことでき、無線機を低コストで製造することが出来る。

【0004】

低ＩＦ方式では、周波数ｆ_ＬＯのローカル信号を発生させる局部発振器（以下「ＬＯ（Local Oscillator）という」）を用いて信号周波数がｆ_ＬＯ＋ｆ_ＩＦのＲＦ希望信号をｆ_ＩＦに周波数変換する際に、ＬＯ周波数に対して受信信号と対称の関係にある周波数がｆ_ＬＯ−ｆ_ＩＦの妨害波（以下、「イメージ信号」という）も同様に周波数ｆ_ＩＦに周波数変換され、受信信号に重畳するという問題が生じ、受信信号のみを取り出すことが出来ない。

【0005】

この問題を解決するために、図２８に示す複素ダウンコンバータ２８００を用いた周波数変換が用いられている。

【0006】

図２８の複素乗算器２８０１への入力ＲＦ信号は、下記（１）式のように表現できる。

【0007】

【数1】

・・・（１）

【0008】

図２９Ａに上記（１）式に示したＲＦ信号の正の周波数のみの周波数スペクトルを示す。図２９Ａにおいて、希望信号（Desired Signal)成分は、ｆ_ＬＯ＋ｆ_ＩＦに、イメージ信号（Image Signal）成分は、ｆ_ＬＯ−ｆ_ＩＦに位置している。

【0009】

ここで、図２８の複素ダウンコンバータ２８００を用いた周波数変換の動作を説明する。

【0010】

ローカル信号として下記（２）式で表される複素正弦波発生器２８０２で発生させた複素正弦波を上記（１）式のＲＦ信号と乗算する。

【0011】

【数2】

・・・（２）

【0012】

ここで、ｋは任意のゼロ以外の実数であり、ローカル信号の振幅だけではなく、複素乗算器２８０１の利得を正規化し、その利得の分もｋに含めている。θは、ＲＦ信号の搬送波の位相と複素ダウンミキサ内のローカル信号の位相との差を表すものとする。

【0013】

複素乗算器２８０１の出力を２組の実数ＬＰＦ２８０３で処理することにより、ＲＦ信号をＩＦ帯に周波数変換することができる。ここで、{RF_I, RF_Q}
と{IF_I, IF_Q}の関係に着目した等価低域表現を用いると、複素ダウンコンバータ２８００の入出力関係は、下記（３）式のように表現することができる。

【0014】

【数3】

・・・（３）

【0015】

さらに、下記（４）式のように定義し、下記（５）式の対応関係で複素伝達関数Ｈの伝達行列表現Ｈを得る。伝達行列表現を用いると、上記（３）式は、下記（６）式のように表現することができる。

【0016】

【数4】

・・・（４）

【0017】

【数5】

・・・（５）

【0018】

【数6】

・・・（６）

【0019】

複素ダウンコンバータ２８００の入出力関係を表す伝達行列Ｈは上記（５）式で表され、対角要素が等しく、非対角要素が符号違いで等しい形式の行列である。この形式の行列による一次変換において、入出力のベクトル間の関係は、相似回転に他ならず、希望信号とイメージ信号の相互乗り移りが発生しないのは容易に理解できる。図２９Ｂに、複素ダウンコンバータ２８００の出力の周波数スペクトルを示す。図２９Ｂに示したように、希望信号は、＋ｆ_ＩＦに周波数変換され、イメージ信号は、−ｆ_ＩＦに周波数変換される。そして、希望信号とイメージ信号との間に相互乗り移りが無いので、希望信号とイメージ信号を完全に分別することが出来る。このように周波数変換された複素ＩＦ信号を、＋ｆ_ＩＦの希望信号を通し、−ｆ_ＩＦのイメージ信号を減衰させる複素ＢＰＦ２８０４のようなイメージ除去回路で処理することで、イメージ信号を減衰させ、図２９Ｃに示すように、希望信号のみを取り出すことができる。

【0020】

上記（３）式あるいは、上記（５）式からわかるように、複素ダウンコンバータ２８００において、θ≠０では単に、入出力のベクトル間の回転を表すだけで、希望信号とイメージ信号の相互乗り移りは発生させない。そのため、以降では、数式の簡略化のため、θ＝０とする。

【0021】

複素ダウンコンバータ２８００の等価低域表現による入出力関係が、上記（５）式のように、対角要素が等しく、非対角要素が符号違いで等しい形式の行列（以降、理想Ｉ／Ｑ伝達特性行列）による一次変換で表される場合は、希望信号とイメージ信号の相互乗り移りが発生しない。しかしながら、ここで、当該条件が成り立たない下記（７）式のような行列（以降、非理想Ｉ／Ｑ伝達特性行列）で入出力関係が表される場合を考えてみる。

【0022】

【数7】

・・・（７）

【0023】

複素ダウンコンバータ２８００の等価低域表現による入出力関係が、上記（７）式のような非理想Ｉ／Ｑ伝達特性行列による一次変換で表される場合、入出力関係は、行列表現として下記（８）式あるいは等価なスカラー表現として下記（９）式で表される。

【0024】

【数8】

・・・（８）

【0025】

【数9】

・・・（９）

【0026】

上記（８）式及び上記（９）式からわかるように、Ｈ_I,1とＨ_I,2が等しくないか、Ｈ_Q,1とＨ_Q,2が等しくないと、Ｈ_IdiffあるいはＨ_Qdiffが≠０となり、複素ダウンコンバータ１００の出力IF_I＋j*IF_QにRF_I−j*RF_Q、すなわち、RF_I＋j*RF_Qをゼロ周波数で反転した成分が現れる。このRF_I−j*RF_Qに比例した成分が希望信号とイメージ信号の相互乗り移りである。

【0027】

図３０Ａに、上記（１）式で表される複素ダウンコンバータ２８００へのＲＦ受信信号の正の周波数のみの周波数スペクトルを示す。図３０Ｂは、上記（７）式の非理想Ｉ／Ｑ伝達特性行列で表される複素ダウンコンバータの出力の周波数スペクトルであり、希望信号とイメージ信号との相互乗り移りが発生している。この場合、図３０Ｃに示すように、＋ｆ_ＩＦの希望信号を通し、−ｆ_ＩＦのイメージ信号を減衰させる複素ＢＰＦ２８０４のようなイメージ除去回路で処理しても、希望信号のみを取り出すことは不可能となる。

【0028】

複素ダウンコンバータ２８００は、図３１のような９０度位相が異なる２つの実数正弦波による直交ダウンミキサで実現される。図３１のような理想系の場合、伝達特性行列Ｈ_{ｉｄｅａｌ}は、下記（１０）式のように単位行列で表される。ただし、数式を簡略化するため、上記（２）式において、ｋ＝２、θ＝０としている。

【0029】

【数10】

・・・（１０）

【0030】

しかしながら、実際には図３１のような理想系は実現できない。図３２に、非理想的な直交ダウンミキサの構成図を示す。非理想的な直交ダウンミキサ３２００は、図３２に示すように、ローカル信号３２０３、乗算器３２０１、ＶＧＡ３２０５、ＬＰＦ３２０７からのＩ信号成分、及びローカル信号３２０４、乗算器３２０２、ＶＧＡ３２０６、ＬＰＦ３２０８からのＱ信号成分について各々の系統の間の振幅偏差、及びローカル信号３２０３とローカル信号３２０４との位相差９０度からのずれによる同相及び直交の各々の系統の間の位相偏差が存在する。Ｉ信号経路とＱ信号経路との相対利得ミスマッチをε_eとし、Ｉ信号経路とＱ信号経路との位相ミスマッチをφ_eとして、それぞれをＩ信号経路とＱ信号経路に等量で割り当てると、下記（１１）式の伝達特性行列Ｈ_ｅ(ε_e，φ_e)が得られる。

【0031】

【数11】

・・・（１１）

【0032】

ここで、ε_eとφ_eが小さく、それらの高次項を無視すると、上記（１１）式の２項目の近似が得られる。現実的に、この近似が十分成り立つ位にε_eとφ_eは小さいので、以降では、非理想複素ダウンコンバータの伝達特性行列として、上記（１１）式の２項目の近似式を用いることにする。上記（１１）式の伝達特性行列Ｈ_ｅ(ε_e，φ_e)は、明らかに、上記（５）式の形式を満たしておらず、前記したように、希望信号とイメージ信号の相互乗り移りの発生を定量的に理解することができる。

【0033】

ε_eとφ_eが既知であれば、図３３に示すように、非理想複素ダウンコンバータの出力に、下記（１２）式のＨ_ｅ(ε_e，φ_e)の逆行列による一次変換を施せば、希望信号とイメージ信号との相互乗り移りを除去できることが容易にわかる。

【0034】

【数12】

・・・（１２）

【0035】

しかしながら、ε_e及びφ_eは未知なので、図３３は直接的には実現できないが、反復計算手法により、ε_e及びφ_eを推定することが可能である。

【0036】

未知のε_e及びφ_eを持つ非理想複素周波数変換システムとその補正回路の従属接続を用いて、未知のε_e及びφ_eを推定する数式モデルが開示されている。（例えば、James K. Cavers:"New Methods for Adapatation of Quadrature Modulators and Demodulators in Amplifier Linearization Circuis", IEEE Transactions on Vehicular Technology, Vol.46, No.3, pp.707-716, Aug. 1997.を参照。）これは、図３４に示すように、未知のε_e及びφ_eを持つ非理想Ｉ／Ｑ伝達特性行列Ｈ_e(ε_e, φ_e)の後段に補正回路として、下記（１３）式のＨ_c(ε_c, φ_c)を設け、反復手法により、(ε_c，φ_c)を(ε_e, φ_e)に一致させる定式化である。

【0037】

【数13】

・・・（１３）

【0038】

ε_e及びφ_eを推定する手法の説明の都合上、図３４の信号の名称を図３５Ａのように変更する。

【0039】

図３５Ａにおいて、Ｈ_e(ε_e，φ_e)は、未知のε_e及びφ_eを持つ非理想Ｉ／Ｑ伝達特性行列で、Ｈ_c(ε_c, φ_c)は、補正回路の伝達特性行列であり、それぞれ、上記（１１）式及び上記（１３）式が与えられている。図３５ＡのＨ_c(ε_c, φ_c)は、図３５Ｂのように実現される。図３５Ｂにおいて、３５０１、３５０２、３５０３、３５０４は利得器で、３５０５、３５０６は加算器である。

【0040】

図３５Ａの総合伝達特性行列は、下記（１４）式のＨ(ε_c, φ_c ; ε_e, φ_e)で与えられる。当該伝達特性行列も上記（５）式の形式を満たしていない。

【0041】

【数14】

・・・（１４）

【0042】

図３５Ａの出力Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑは、下記（１５）式のように表され、入力Ｗの複素共役に比例した成分を下記（１５）式の第２項目として含んでおり、これが、希望信号とイメージ信号の相互乗り移り成分である。

【0043】

【数15】

・・・（１５）

【0044】

上記（１５）式からわかるように、Δε＝ε_e−ε_c＝０、Δφ＝φ_e−φ_c＝０となるように、(ε_c, φ_c）を調節すれば、希望信号とイメージ信号の相互乗り移りが発生しないことがわかる。

【0045】

ここで、図３５Ａの出力Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑの自乗を考えてみる。下記（１６）式に、Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑの自乗と、それを２＊ｆ_ＩＦの周波数成分を除去する理想ＬＰＦで処理した結果を示す。

【0046】

【数16】

・・・（１６）

【0047】

上記（１６）式からわかるように、Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑの自乗を２＊ｆ_ＩＦの周波数成分を除去する理想ＬＰＦで処理した結果の実数部は、Δε＝ε_e−ε_cに比例し、虚数部は、Δφ＝φ_e−φ_cに比例することがわかる。また、下記（１７）式に示されるように、Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑの絶対値の自乗を２＊ｆ_ＩＦの周波数成分を除去する理想ＬＰＦで処理した結果は、Δε＝ε_e−ε_cとΔφ＝φ_e−φ_cが小さければ、Ｗ＝Ｗ_Ｉ＋ｊ＊Ｗ_Ｑの絶対値の自乗に近似的に等しいことがわかる。

【0048】

【数17】

・・・（１７）

【0049】

従って、Δε＋ｊ＊Δφは、下記（１８）式のように、Ｙ＝Ｙ_Ｉ＋ｊ＊Ｙ_Ｑの自乗を２＊ｆ_ＩＦの周波数成分を除去する理想ＬＰＦで処理した結果を、Ｙ＝ＹＩ＋ｊ＊ＹＱの絶対値の自乗を２＊ｆ_ＩＦの周波数成分を除去する理想ＬＰＦで処理した結果で割り算した結果で近似的に求められる。

【0050】

【数18】

・・・（１８）

【0051】

このように、Δε＋ｊ＊Δφに比例するＬＰＦ[(Ｙ_Ｉ*Ｙ_Ｉ−Ｙ_Ｑ*Ｙ_Ｑ)＋ｊ*(２*Ｙ_Ｉ*Ｙ_Ｑ)]を用いて、(ε_c, φ_c)を反復処理により調節すれば、(Δε, Δφ)は、(０, ０)に収束することがわかる。

【0052】

例えば、(ε_c, φ_c)の更新時間間隔をＴとした場合、(ε_c, φ_c)は、下記（１９）式で更新すると良い。

【0053】

【数19】

・・・（１９）

【0054】

ここで、μ_εとμ_φは、ステップサイズパラメータと呼ばれるもので、その値が小さいと安定性が良くなる代わりに収束性が悪くなり、値が大きいと収束が速くなる代わりに安定性が悪くなるという性質があり、安定性と収束性の兼ね合いで、その値を決めるものである。また、上記（１９）式の更新式を実行するためには、初期値ε_c|t=0, φ_c|t=0が必要である。この値は、ε_c|t=0＝０、φ_c|t=0＝０や、前回決定した値を初期値とするなどすれば良い。なお、電源電圧、温度、ＬＯ周波数設定値等の諸条件に応じて、初期値を調整するようにしてもよい。

【0055】

図３５Ａと上記（１９）式の原理に基づくＩ／Ｑミスマッチ補正システムの実現ブロック図を図３６に示す。図３６に示したＩ／Ｑミスマッチ補正システムの動作を説明する。

【0056】

アンテナ３６０１で受信されたＲＦ信号はＬＮＡ（Low Noise Amplifier：低雑音アンプ）３６０２で増幅され、非理想的な直交ダウンミキサ３６０５で、ＩＦ周波数に周波数変換され、Ｉ／Ｑミスマッチ補正回路３６０６で処理されて、２組の実数ＡＤＣ３６０７でデジタル化され、複素乗算器３６０８で、複素正弦波発生器３６０９で発生させたexp(−j*2*π*ｆ_ＩＦ*t)の複素正弦波と複素乗算され、２組の実数ＬＰＦ３６１１で処理されて、ベースバンドの復調信号が得られる。ここで、非理想的な直交ダウンミキサ３６０５とＩ／Ｑミスマッチ補正回路３６０６は、ぞれぞれ、図３５ＡのＨ_e(ε_e，φ_e)とＨ_c(ε_c, φ_c)に対応するものである。Ｉ／Ｑミスマッチ検出回路３６００が、上記（１９）式を実現する実現ブロック図である。

【0057】

ただし、非理想的な直交ダウンミキサ３６０５の出力には、図３２のミキサ３２０１、ミキサ３２０２、ＶＧＡ３２０５、ＶＧＡ３２０６の非線形性による、ＩＦ周波数の高調波成分が含まれているので、＋ｆ_ＩＦ成分と−ｆ_ＩＦ成分以外を減衰させなければ、上記（１６）式の関係を正しく実現することはできない。２組の実数ＢＰＦ３６１１は、その目的である。２組の実数ＢＰＦ３６１１で不要な成分を減衰させた信号の自乗を複素乗算器３６１２で算出し、それを２＊ｆ_ＩＦの周波数成分を除去する２組の実数ＬＰＦ３６１３で処理し、上記（１９）式における、ステップサイズパラメータμ_εとμ_φに対応する利得を、２組の実数ＰＧＡ(Prorgrammable Gain Amplifier)３６１４で乗じて積分し、(ε_c, φ_c)の推定値を得て、それをＩ／Ｑミスマッチ補正回路３６０６に入力する。この動作を反復的に繰り返すことで、(Δε, Δφ)を、(０, ０)に近づけることができる。

【0058】

なお、図３６において、アンテナ３６０１で受信されたＲＦ信号をＬＮＡ３６０２で増幅した信号を入力信号Ｗとして使うのではなく、テストＲＦ信号発生器３６０３で例えば、無変調のＲＦ信号を生成して、ＳＷ３６０４で、それを非理想的な直交ダウンミキサ３６０５への入力Ｗとしても良い。

【0059】

特許文献１には、低ＩＦ受信機において高精度のイメージ除去を行う為に、直交複調信号の位相及び振幅ミスマッチを検出し、その検出結果を用いてミスマッチを校正する技術について記載されている。そのミスマッチを検出技術は、図３６、すなわち、図３５Ａ、上記（１４）式、上記（１６）式、上記（１９）式の原理に基づいている。ただし、特許文献１では、Ｉ／Ｑミスマッチ補正回路３６０６は、２組の実数ＡＤＣ３６０７の前ではなく、２組の実数ＡＤＣ３６０７の直後に置かれている。２組の実数ＡＤＣ３６０７が理想的な場合、Ｉ／Ｑミスマッチ補正回路３６０６を、２組の実数ＡＤＣ３６０７の前に置いても後ろに置いても、差はまったく無い。

【先行技術文献】

【特許文献】

【0060】

【特許文献1】特開２００４−２６６４１６

【発明の概要】

【発明が解決しようとする課題】

【0061】

しかしながら、従来のＩ／Ｑミスマッチ検出回路では、ベースバンド復調部へ渡す主信号経路の他に、Ｉ／Ｑミスマッチ検出回路専用に、２組の実数ＢＰＦ ３６１１と２組の実数ＬＰＦ３６１３が必要となり、ハードウェアの規模が大きくなるという欠点がある。図３６では、２組の実数ＡＤＣ３６０７が、量子化雑音スペクトルが平坦なナイキストレートＡＤＣの場合を示しているが、２組の実数ＡＤＣの量子化雑音がシェーピングされたデルタシグマＡＤＣの場合には、さらに、ハードウェアが必要になり、この問題が顕著になる。

【0062】

図３７に、２組の実数ＡＤＣがデルタシグマＡＤＣの場合のブロック図を示す。ここで、３７０７は、２組の実数型デルタシグマＡＤＣであり、デシメーションと量子化雑音除去のフィルタ３７１６と３７１７とが余計に必要になる。ここで、ベースバンド復調部へ渡す主信号経路用の３７１６とＩ／Ｑミスマッチ検出回路用の３７１７で、デシメーションと量子化雑音除去のフィルタの要求特性は異なっている。

【0063】

また、上記（１９）式のように、ステップサイズパラメータμ_εとμ_φを用いた更新式の場合、(Δε, Δφ)を、(０, ０)に近づけるために多くの反復処理回数を必要とするという問題もある。

【0064】

図３８は、２組の実数型バンドパスデルタシグマＡＤＣの一構成例を示す図である。

【0065】

実数型バンドパスデルタシグマＡＤＣ３８００ａは、加減算器３８０１、ループフィルタ３８０２、量子化器３８０３及びＤＡＣ３８０４を有し、Ｉ信号をアナログ形式からデジタル形式に変換する。実数型バンドパスデルタシグマＡＤＣ３８００ｂは、実数型バンドパスデルタシグマＡＤＣ３８００ａと同一のものであり、Ｑ信号をアナログ形式からデジタル形式に変換する。

【0066】

図３９に、２組の実数型バンドパスデルタシグマＡＤＣの量子化雑音スペクトルを示す。入力信号をアナログ形式からデジタル形式に変換すると、量子化による量子化ノイズが発生する。周波数が０ＨｚのＤＣ軸に対して、量子化雑音スペクトルは対称になる。入力信号の周波数範囲は、所定の量子化雑音以下の＋ｆ_ＩＦを中心とする正の帯域及び−ｆ_ＩＦを中心とする負の帯域になる。

【0067】

図４０は、複素型デルタシグマＡＤＣの一構成例を示す図である。

【0068】

複素型デルタシグマＡＤＣ４０００は、加減算器４００１ａ、４００１ｂ、ループフィルタ４００２ａ、４００２ｂ、量子化器４００３ａ、４０３ｂ及びＤＡＣ４００４ａ、４００４ｂを有する。ループフィルタ４００２ａの出力信号はその正負符号を維持してループフィルタ４００２ｂに出力され、ループフィルタ４００２ｂの出力信号はその正負符号を反転してループフィルタ４００２ａに出力される。

【0069】

図４１に、複素型デルタシグマＡＤＣの量子化雑音スペクトルを示す。図３９の実数型バンドパスデルタシグマＡＤＣでは、周波数が０ＨｚのＤＣ軸に対して、量子化雑音スペクトルが対称となるのに対し、図４１の複素型では、所定の量子化雑音以下の帯域を、＋ｆ_ＩＦを中心とする正の帯域のみにすることができる。同じループフィルタの次数、ループフィルタのカットオフ周波数、同じサンプリング周波数、同程度の消費電力で実現する場合、図４１の複素型デルタシグマＡＤＣは、図３９の実数型バンドパスデルタシグマＡＤＣに比べて、信号帯域内の量子化雑音を低減できる。

【0070】

しかし、図３９の実数型バンドパスデルタシグマＡＤＣにおいては、負の入力周波数範囲では正の入力周波数範囲と比較して同程度の量子化雑音レベルとなるのに対し、図４１の複素型デルタシグマＡＤＣにおいては、負の入力周波数範囲では正の入力周波数範囲と比較して量子化雑音のレベルが非常に大きくなる。そのため、入力周波数範囲が正に限定され、図３７に示したＩ／Ｑミスマッチ検出回路３７００、すなわち、上記（１９）式では、Ｉ／Ｑミスマッチを検出することができない。

【0071】

本発明は上記課題に鑑みて為されたもので、回路規模を小さくすると共に、ステップサイズパラメータを用いることなく少ない演算処理回数で、振幅偏差及び位相偏差の補正を可能とする受信機及び受信方法を提供することを目的とする。

【課題を解決するための手段】

【0072】

上記目的を達成するために、本発明の受信機は、局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する直交回路と、前記直交回路から出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する補正回路と、前記補正回路の出力をアナログ信号からデジタル信号に変換するＡＤＣと、ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有しており、前記ＡＤＣの出力に含まれる量子化雑音を除去するフィルタと、前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する複素乗算器、前記複素乗算器の出力を前記実数処理値に応じて割り算する割算器と、及び前記割算器の出力を積分して生成した振幅偏差及び位相偏差を前記補正回路に出力する積分器を有する、検出回路と、を備える。

【0073】

また、本発明の受信機は、局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する直交回路と、前記直交回路の出力をアナログ信号からデジタル信号に変換するＡＤＣと、前記ＡＤＣから出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する補正回路と、ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有しており、前記ＡＤＣの出力に含まれる量子化雑音を除去するフィルタと、前記補正回路の出力の実数を前記フィルタで処理した値と、前記補正回路の出力の複素共役値を前記フィルタで処理した値と、を乗算する複素乗算器、前記複素乗算器の出力を前記補正回路の出力の実数を前記フィルタで処理した値に応じて割り算する割算器と、及び前記割算器の出力を積分して生成した振幅偏差及び位相偏差を前記補正回路に出力する積分器を有する、検出回路と、を備える。

【0074】

本発明の受信方法は、直交回路により局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する工程と、補正回路により前記直交回路から出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する工程と、ＡＤＣにより、前記補正回路の出力をアナログ信号からデジタル信号に変換する工程と、ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有するフィルタにより、前記ＡＤＣの出力に含まれる量子化雑音を除去する工程と、前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する工程、乗算された値を前記実数処理値に応じて割り算する工程、及び割り算された値を積分して振幅偏差及び位相偏差を生成して前記補正回路に出力する工程を含む検出工程と、を備える。

【0075】

また、本発明の受信方法は、直交回路により局部発振器を用いて、ＲＦ信号からＩＦ周波数に周波数変換された直交する二成分を有する復調信号を生成して出力する工程と、ＡＤＣにより、前記直交回路の出力をアナログ信号からデジタル信号に変換する工程と、補正回路により前記ＡＤＣから出力された前記復調信号の振幅及び位相を振幅偏差及び位相偏差を用いて補正する工程と、ダウンサンプリング比が、前記ＡＤＣのサンプリングレート及び前記ＩＦ周波数と所定の関係を有するフィルタにより、前記ＡＤＣの出力に含まれる量子化雑音を除去する工程と、前記ＡＤＣの出力の実数を前記フィルタで処理した実数処理値と、前記ＡＤＣの出力の複素共役値を前記フィルタで処理した複素共役処理値と、を乗算する工程、乗算された値を前記実数処理値に応じて割り算する工程、及び割り算された値を積分して振幅偏差及び位相偏差を生成して前記補正回路に出力する工程を含む検出工程と、を備える。

【発明の効果】

【0076】

本発明によれば、回路規模を小さくすると共に、ステップサイズパラメータを用いることなく少ない演算処理回数で、振幅偏差及び位相偏差の補正を可能とすることができる。

【図面の簡単な説明】

【0077】

【図1】第１の実施形態による受信機の構成例を示すブロック図である。

【図2】非理想的な直交ダウンミキサの出力を２組の実数型デルタシグマＡＤＣでデジタル化した出力のスペクトルを示すスペクトル図である。

【図3】非理想的な直交ダウンミキサの複素共役出力を２組の実数型デルタシグマＡＤＣでデジタル化した出力のスペクトルを示すスペクトル図である。

【図4】非理想的な直交ダウンミキサの出力を２組の実数型デルタシグマＡＤＣでデジタル化した出力をベースバンドに周波数変換し、デシメーションフィルタで処理をしたスペクトルを示すスペクトル図である。

【図5】非理想的な直交ダウンミキサの複素共役出力を２組の実数型デルタシグマＡＤＣでデジタル化した出力をベースバンドに周波数変換し、デシメーションフィルタで処理をしたスペクトルを示すスペクトル図である。

【図6】デシメーションフィルタの実現例であるＣＩＣフィルタの構成を示す構成図である。

【図7A】第２の実施形態による受信機の構成例を示すブロック図である。

【図7B】第２の実施形態による受信機において、極性反転器を直交ダウンミキサとＩ／Ｑミスマッチ補正回路の間に配置した構成例を示すブロック図である。

【図7C】第２の実施形態による受信機において、Ｉ／Ｑミスマッチ補正回路を、２組の実数型デルタシグマＡＤＣの後ろに配置した構成例を示すブロック図である。

【図7D】第２の実施形態による受信機において、ＳＷ７０８、極性反転器７０７、Ｉ／Ｑミスマッチ補正回路７０６を、この順序で、２組の実数型デルタシグマＡＤＣ７０９の後ろに配置した構成例を示すブロック図である。

【図7E】第２の実施形態による受信機において、Ｉ／Ｑミスマッチ補正回路７０６、ＳＷ７０８、極性反転器７０７を、この順序で、２組の実数型デルタシグマＡＤＣ７０９の後ろに配置した構成例を示すブロック図である。

【図7F】第２の実施形態による受信機において、複素ＢＰＦ７２３でイメージ信号を抑圧し、その信号を１組の実数型デルタシグマＡＤＣでデジタル化する構成において、ＳＷ７０８、極性反転器７０７、Ｉ／Ｑミスマッチ補正回路７０６を、この順序で、複素ＢＰＦ７２３の前に配置した構成例を示すブロック図である。

【図7G】第２の実施形態による受信機において、複素ＢＰＦ７２３でイメージ信号を抑圧し、その信号を１組の実数型デルタシグマＡＤＣでデジタル化する構成において、Ｉ／Ｑミスマッチ補正回路７０６、ＳＷ７０８、極性反転器７０７を、この順序で、複素ＢＰＦ７２３の前に配置した構成例を示すブロック図である。

【図8】非理想的な直交ダウンミキサの出力を１組の複素型デルタシグマＡＤＣでデジタル化した出力のスペクトルを示すスペクトル図である。

【図9】非理想的な直交ダウンミキサの複素共役出力を１組の複素型デルタシグマＡＤＣでデジタル化した出力のスペクトルを示すスペクトル図である。

【図10】非理想的な直交ダウンミキサの出力を１組の複素型デルタシグマＡＤＣでデジタル化した出力をベースバンドに周波数変換し、デシメーションフィルタで処理をしたスペクトルを示すスペクトル図である。

【図11】非理想的な直交ダウンミキサの複素共役出力を１組の複素型デルタシグマＡＤＣでデジタル化した出力をベースバンドに周波数変換し、デシメーションフィルタで処理をしたスペクトルを示すスペクトル図である。

【図12】第２の実施形態による受信機の制御信号のタイミングを示すタイミングチャートである。

【図13】テストＲＦ信号発生器（校正信号源）の構成例を示す構成図である。

【図14】テストＲＦ信号として、ＵＳＢであるf_out0＋Δｆを採用し、ｆ_LOを、ｆ_test−ｆ_ＩＦに設定した場合の周波数関係を示す説明図である。

【図15】直交信号ＡＤＣを有する無線受信機の構成例を示すブロック図である。

【図16】Ｉ／Ｑ誤差とその補正行列の概念を等価低域表現により示した図である。

【図17】４次の低歪デルタシグマＡＤＣの構成例を示す構成図である。

【図18】図１７におけるＡ_１、Ｃ_１、加算器１７０１、Ｈ_１から構成されるフィルタをスイッチトキャパシタ回路で実現した例を示す回路図である。

【図19】図１７におけるＡ_１に、Ｉ／Ｑ誤差補正機能をスイッチトキャパシタ回路で組み込む場合の実現を示す回路図である。

【図20】図１９における、可変容量Ｃ_a1i、Ｃ_a1q、Ｃ_e1i、Ｃ_e1qと可変係数の関係を示す説明図である。

【図21】図２２、図２３、図２４、図２５、図２７のスイッチトキャパシタ積分器の動作を示すタイムチャ−トである。

【図22】可変利得設定型スイッチトキャパシタ積分回路の原理を示す説明図である。

【図23】２進加重されたキャパシタアレイによる直接実現で構成した従来の可変利得設定型スイッチトキャパシタ積分回路の例を示す回路図である。

【図24】Capacitor T−Networkと２進加重されたキャパシタアレイの組み合わせで構成した従来の可変利得設定型スイッチトキャパシタ積分回路の例を示す回路図である。

【図25】本実施例１による可変利得設定型スイッチトキャパシタ積分回路の例を示す回路図である。

【図26】本実施例１における主要部分の構成例を示す構成図である。

【図27】本実施例２による可変利得設定型スイッチトキャパシタ積分回路の例を示す図を示す回路図である。

【図28】理想的な複素ダウンコンバータの動作を示すブロック図である。

【図29A】理想的な複素ダウンコンバータのＲＦ入力の正の周波数スペクトルを示すスペクトル図である。

【図29B】理想的な複素ダウンコンバータのＩＦ出力スペクトルを示すスペクトル図である。

【図29C】理想的な複素ダウンコンバータのＩＦ出力を複素ＢＰＦで処理したスペクトルを示すスペクトル図である。

【図30A】非理想的な複素ダウンコンバータのＲＦ入力の正の周波数スペクトルを示すスペクトル図である。

【図30B】非理想的な複素ダウンコンバータのＩＦ出力スペクトルを示すスペクトル図である。

【図30C】非理想的な複素ダウンコンバータのＩＦ出力を複素ＢＰＦで処理したスペクトルを示すスペクトル図である。

【図31】理想的な直交ダウンミキサの構成例を示すブロック図である。

【図32】非理想的な直交ダウンミキサの構成例を示すブロック図である。

【図33】非理想的な直交ダウンミキサの理想的な補正構成例を示すブロック図である。

【図34】非理想的な直交ダウンミキサの実際の構成例を示すブロック図である。

【図35A】非理想的な直交ダウンミキサの実際の構成例を示すブロック図であ。

【図35B】Ｉ／Ｑミスマッチ補正回路Ｈ_c(ε_c, φ_c)の実現構成例を示すブロック図である。

【図36】従来のＩ／Ｑミスマッチ補正低ＩＦ方式受信機の構成例を示すブロック図である。

【図37】実数型デルタシグマＡＤＣで構成された従来のＩ／Ｑミスマッチ補正低ＩＦ方式受信機の構成例を示すブロック図である。

【図38】アナログＩ／Ｑ信号をデジタル化する実数型デルタシグマＡＤＣの構成例を示すブロック図である。

【図39】アナログＩ／Ｑ信号をデジタル化する実数型デルタシグマＡＤＣの量子化雑音スペクトルを示すスペクトル図である。

【図40】アナログＩ／Ｑ信号をデジタル化する複素型デルタシグマＡＤＣの構成例を示すブロック図である。

【図41】アナログＩ／Ｑ信号をデジタル化する複素型デルタシグマＡＤＣの量子化雑音スペクトルを示すスペクトル図である。

【発明を実施するための形態】

【0078】

以下、本発明に係わる受信機、及び受信方法について、図面に示した幾つかの実施の形態を参照して詳細に説明する。

【0079】

次に、本回路の各部について説明するが、従来及び課題で説明した構成と同様の構成については、説明を省略する。

【0080】

尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
［第１の実施形態］
図１に本発明の第１の実施形態による受信機の構成例を示す。図１に示した低ＩＦ受信機１００は、アンテナ１０１、ＬＮＡ１０２、テストＲＦ信号発生器１０３、ＳＷ１０４、直交ダウンミキサ１０５、Ｉ／Ｑミスマッチ補正回路１０６、２組の実数型デルタシグマＡＤＣ１０７、複素乗算器１０８、１１０、１１７、１１９、極性反転器１０９、１１６、１１８、２組の実数デシメーションフィルタ１１２、１１３、２組の実数ＬＰＦ１１４、１１５、複素正弦波発生器１１１、２組の２倍利得器１２４、１組の実数平均化器１２０、２組の実数平均化器１２２、２組の実数割算器１２１、及び２組の実数積分器１２３から構成されている。

【0081】

また、Ｉ／Ｑミスマッチ検出回路１３０は、複素乗算器１１０、１１７、１１９、極性反転器１０９、１１６、１１８、２組の実数デシメーションフィルタ１１３、２組の実数ＬＰＦ１１５、複素正弦波発生器１１１、２組の２倍利得器１２４、１組の実数平均化器１２０、２組の実数平均化器１２２、２組の実数割算器１２１、及び２組の実数積分器１２３から構成されている。

【0082】

ＡＤＣ１０７が図３８のような２組の実数型デルタシグマＡＤＣの場合、その出力の量子化雑音スペクトルは、図３９のようになり、上記（１５）式のＹをＡＤＣ１０７でデジタル化した出力スペクトルは、図２のようになる。ただし、非理想的な直交ダウンミキサ１０５は図３２のように構成されるので、ミキサ３２０１、ミキサ３２０２、ＶＧＡ３２０５、ＶＧＡ３２０６の非線形性による、ＩＦ周波数の高調波成分が、非理想的な直交ダウンミキサ１０５の出力に含まれ、図２における、ＤＣ成分、ＨＤ２[]、ＨＤ３[]成分などがこれを表している。図３は、極性反転器１０９により、ＡＤＣ１０７のＱ信号を反転させた、Ｉ−ｊ＊Ｑのスペクトルである。このスペクトルにも、ＤＣ成分、ＨＤ２[]、ＨＤ３[]成分などの不要な成分が含まれている。

【0083】

ＡＤＣ１０７の出力と、複素正弦波発生器１１１で発生させた複素正弦波exp(−j*2*π*ｆ_ＩＦ*t)を複素乗算器１０８で複素乗算させた結果のスペクトルが図４である。ＡＤＣ１０７の複素共役出力と、複素正弦波発生器１１１で発生させた複素正弦波exp(−j*2*π*ｆ_ＩＦ*t)を複素乗算器１５１０で複素乗算させた結果のスペクトルが図５である。

【0084】

ここで、exp(−j*2*π*ｆ_ＩＦ*t)の複素正弦波と複素乗算器１０８、１１０の代わりに、ＣＯＳ、ＳＩＮをあらかじめ計算したテーブルを参照しても良い。

【0085】

２組の実数デシメーションフィルタ１１２、１１３の構成例を図６に示す。これは、積分器と微分器(Comb Filterとも呼ばれる)を従属接続したもので、量子化雑音の低減と間引きによるダウンサンプリングが効率良くできるものであり、CIC(Cascaded Integrator Comb) Filterと呼ばれている。詳細については、例えば、Eugene B. Hogenauer:"An Economical Class of Digital Filters for Decimation and Interpolation", IEEE Transactions on Acoustics, Speech and Signal Processing, Vol.29, No.2, pp.155-162, Apr. 1981.、に記載されている。図６において、Ｍは、微分器内の遅延数を意味し、通常は１が適用される。また、図６において、Ｒは、ダウンサンプリング比であり、入力 Ｘ(z)のレートをｆ_ｃｌｋとした場合、出力Ｙ(z)のレートは、ｆ_ｃｌｋ／Ｒとなる。積分器の伝達関数は、下記（２０）式で与えられ、微分器(Comb Filterとも呼ばれる)の伝達関数は、下記（２１）式で与えられる。

【0086】

【数20】

・・・（２０）

【0087】

【数21】

・・・（２１）

【0088】

図６の伝達関数は下記（２２）式となり、周波数特性は、Ｒ＊Ｍの値でヌル点の位置が変わるＳＩＮＣの４乗特性となる。

【0089】

【数22】

・・・（２２）

【0090】

図６は、積分器と微分器(Comb Filterとも呼ばれる)の個数がそれぞれ、４個の場合であるが、これらがそれぞれ、Ｌ個の場合は、ＳＩＮＣのＬ乗の周波数特性となる。

【0091】

２組の実数デシメーションフィルタ１１２、１１３はそれぞれ、図６の実数デシメーションフィルタ２個から構成されている。

【0092】

図４に複素乗算器１０８の出力を２組の実数デシメーションフィルタ１１２で処理した出力のスペクトルを示す。

【0093】

ここで、ＡＤＣ１０７のサンプリングレートをｆ_ｃｌｋ、図６のデシメーションフィルタは、微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるようにする。これにより、デシメーションフィルタのＳＩＮＣ伝達特性のヌル周波数点がｆ_ＩＦ／Ｎのゼロ以外の整数倍の位置となり、量子化雑音のみならず、イメージ信号成分、ＤＣ成分、高調波成分を減衰させてほぼ、希望信号成分のみを抽出することができる。実際には、Ｍ＝１として、ダウンサンプリング比Ｒの値でヌル周波数点の位置を設定するのであるが、図４では、スペクトルを見やすくするために、等価的に、Ｒ＝１として、Ｍの値でヌル周波数点の位置を設定しており、ここでは、Ｎ＝２としている。さらなる量子化雑音の低減やチャネル選択の目的で、２組の実数ＬＰＦ１１４が必要になる場合もある。

【0094】

図５に複素乗算器１１０の出力を２組の実数デシメーションフィルタ１１３で処理した出力のスペクトルを示す。

【0095】

ここで、ＡＤＣ１０７のサンプリングレートをｆ_ｃｌｋ、図６のデシメーションフィルタは、微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるようにすると、デシメーションフィルタのＳＩＮＣ伝達特性のヌル周波数点がｆ_ＩＦ／Ｎのゼロ以外の整数倍の位置となり、量子化雑音のみならず、希望信号成分、ＤＣ成分、高調波成分を減衰させてほぼ、イメージ信号成分のみを抽出することができる。実際には、Ｍ＝１として、ダウンサンプリング比Ｒの値でヌル周波数点の位置を設定するのであるが、図５では、スペクトルを見やすくするために、等価的に、Ｒ＝１として、Ｍの値でヌル周波数点の位置を設定しており、ここでは、Ｎ＝２としている。さらなる量子化雑音の低減の目的で、２組の実数ＬＰＦ１５１５が必要になる場合もある。

【0096】

２組の実数ＬＰＦ１１５の出力の複素共役値を極性反転器１１６で生成し、その値と２組の実数ＬＰＦ１１４の出力を、複素乗算器１１７で複素乗算する。

【0097】

２組の実数ＬＰＦ１１４の出力の絶対値の自乗を極性反転器１１８、複素乗算器１１９で生成し、それをＬＰＦ１２０で平均化処理をした結果で、複素乗算器１１７の出力を２組の２倍利得器１２４で利得調節した値を２組の実数割算器１２１で割り算し、２組の実数平均化器１２２で不要な雑音を除去する。

【0098】

以上を数式で表現すると、下記（２３）式、及び下記（２４）式となる。

【0099】

【数23】

・・・（２３）

【0100】

【数24】

・・・（２４）

【0101】

２組の実数割算器１２１の出力あるいは２組の実数平均器１２２の出力は、上記（２４）式で与えられ、その実数部は近似的に、Δε＝ε_e−ε_cとなり、その虚数部は近似的に、Δφ＝φ_e−φ_cとなることがわかる。

【0102】

(ε_c, φ_c)の更新時間間隔をＴとした場合、(ε_c, φ_c)は、下記（２５）式で更新すると良い。

【0103】

【数25】

・・・（２５）

【0104】

上記（２５）式の更新式を実行するためには、初期値ε_c|t=0, φ_c|t=0が必要である。この値は、ε_c|t=0＝０、φ_c|t=0＝０や、前回決定した値を初期値とするなどすれば良い。上記（２５）式は、２組の実数積分器１２３によって実現される。

【0105】

上記（２４）式は、ステップサイズパラメータを用いないので、図３７に示した従来例と比べ、(Δε, Δφ)を、(０, ０)に近づけるための反復処理回数（演算回数）が大幅に少なくて済む。

【0106】

２組の実数ＬＰＦ１１４、１１５の出力には、図３２に示したミキサ３２０１、ミキサ３２０２、ＶＧＡ３２０５、ＶＧＡ３２０６の非線形性による、ＩＦ周波数の等価高調波成分が含まれている。そのため、等価的に＋ｆ_ＩＦ成分と−ｆ_ＩＦ成分以外の成分を減衰させなければ、上記（２３）式の関係を正しく実現することはできない。しかしながら、本発明の第１の実施形態によると、２組の実数デシメーションフィルタ１１２、１１３として、ＡＤＣ１０７のサンプリングレートをｆ_ｃｌｋ、デシメーションフィルタの微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるような、デシメーションフィルタを用いることで、等価的に＋ｆ_ＩＦ成分と−ｆ_ＩＦ成分以外の成分を減衰させることができ、図３７に示した従来例で必要となる規模の大きな２組の実数ＢＰＦ３７１１は不要となる。

【0107】

なお、複素乗算器１０８、複素正弦波発生器１１１、２組の実数デシメーションフィルタ１１２、２組の実数ＬＰＦ１１４からなる部分は、元々、ベースバンド復調部へ渡す主信号経路として必要なものであり、ハードウェアの増加にはならない。複素乗算器１１０、１１７、１１９、２組の実数デシメーションフィルタ１１３、２組の実数ＬＰＦ１１５、２組の２倍利得器１２４、平均化器１２０、２組の実数割算器１２１が、追加ハードウェアとして必要になる。しかしながら、本発明の第１の実施形態では、従来例と比べ、(Δε, Δφ)を、(０, ０)に近づけるための反復処理回数が大幅に少なくて済む。なお、exp(−j*2*π*ｆ_ＩＦ*t)の複素正弦波と複素乗算器１０８、１１０の代わりに、ＣＯＳ、ＳＩＮのあらかじめ計算したテーブルを参照する方式であれば、複素乗算器１１０の部分は、ハードウェアの増加にはならない。

【0108】

なお、図１において、アンテナ１０１で受信されたＲＦ信号をＬＮＡ１０２で増幅した信号を非理想的な直交ダウンミキサ１０５へ入力して、Ｉ／Ｑミスマッチを検出するのではなく、テストＲＦ信号発生器１０３で例えば、無変調のＲＦ信号を生成して、ＳＷ１０４で、それを非理想的な直交ダウンミキサ１０５への入力としても良い。

【0109】

本発明の第１の実施形態による受信機では、ＲＦ信号を外部から受信してベースバンド信号に変換する「受信モード」で、ミスマッチ補正が可能であるが、テストＲＦ信号を用いてミスマッチ補正を行う「Ｉ／Ｑミスマッチ補正モード」を「受信モード」と別に設けることで、「Ｉ／Ｑミスマッチ補正モード」時に、２組の実数デシメーションフィルタ１１２、１１３のＲ＊Ｍを任意に大きくすることができるので、Ｉ／Ｑミスマッチ検出の精度を高くすることが可能である。

【0110】

なお、Ｉ／Ｑミスマッチ補正回路１０６は、ＡＤＣ１０７の後ろに配置しても良い。

【0111】

なお、Ｉ／Ｑミスマッチ補正回路１０６に対応する図３５ＢのＩ／Ｑミスマッチ補正回路を、ＩＦの(Ｉ／Ｑ)経路に設置する代わりに、図３２の(LO_I, LO_Q)経路に設置して、(LO_I, LO_Q)で、Ｉ／Ｑミスマッチ補正を行っても良い。

【0112】

［第２の実施形態］
図７Ａに本発明の第２の実施形態による受信機の構成例を示す。図７に示す低ＩＦ受信機７００は、アンテナ７０１、ＬＮＡ７０２、テストＲＦ信号発生器７０３、ＳＷ７０４、７０８、直交ダウンミキサ７０５、Ｉ／Ｑミスマッチ補正回路７０６、２組の実数型デルタシグマＡＤＣあるいは１組の複素型デルタシグマＡＤＣであるＡＤＣ７０９ａ、複素乗算器７１０、７１７、７１９、極性反転器７０７、７１６、７１８、２組の実数デシメーションフィルタ７１２、２組の実数ＬＰＦ７１３、複素正弦波発生器７１１、２組の２倍利得器７２３、２組の実数平均化器７１５、７２１、２組の実数割算器７２０、２組の実数積分器７２２、制御信号発生器７２４、２組の実数ラッチ７２５、７２６、７１４から構成されている。

【0113】

また、Ｉ／Ｑミスマッチ検出回路７３０は、複素乗算器７１７、７１９、極性反転器７１６、７１８、２組の２倍利得器７２３、２組の実数平均化器７１５、７２１、２組の実数割算器７２０、２組の実数積分器７２２、２組の実数ラッチ７１４、７２６から構成されている。

【0114】

本発明の第２の実施形態による受信機では、図７Ａにおいて、アンテナ７０１で受信されたＲＦ信号をＬＮＡ７０２で増幅した信号を非理想的な直交ダウンミキサ７０５へ入力して、Ｉ／Ｑミスマッチを検出するのではなく、テストＲＦ信号発生器７０３で無変調のＲＦ信号を生成して、ＳＷ７０４で、それを非理想的な直交ダウンミキサ７０５への入力として用いることになり、「Ｉ／Ｑミスマッチ補正モード」完了後に、「受信モード」に復帰することになる。

【0115】

本発明の第２の実施形態による受信機７００は、Ｉ／Ｑミスマッチ補正モードの際に、テストＲＦ信号発生器７０３で無変調のＲＦ信号を生成して、ＳＷ７０４で、それを非理想的な直交ダウンミキサ７０５への入力として用いることによるＩ／Ｑミスマッチ検出補正技術である。

【0116】

ＡＤＣ７０９ａが図４０のような複素型デルタシグマＡＤＣの場合、その出力の量子化雑音スペクトルは、図４１のようになる。量子化雑音が所定のレベル以下になる帯域は、＋ｆ_ＩＦを中心とする正の帯域のみであり、アナログ信号をデジタル化することができる帯域は、この＋ｆ_ＩＦを中心とする正の帯域のみとなる。

【0117】

ＡＤＣ７０９が図４０のような複素型デルタシグマＡＤＣの場合、上記（１５）式のＹをＡＤＣ７０９ａでデジタル化した出力スペクトルは、図８のようになる。ただし、非理想的な直交ダウンミキサ７０５は、上記の図３２のように構成されるので、ミキサ３２０１、ミキサ３２０２、ＶＧＡ３２０５、ＶＧＡ３２０６の非線形性による、ＩＦ周波数の高調波成分が、非理想的な直交ダウンミキサ１０５の出力に含まれ、図８における、ＤＣ成分、ＨＤ２[]、ＨＤ３[]成分などがこれを表している。極性反転器７０７により、Ｉ／Ｑミスマッチ補正回路７０６のＱ信号を反転させ、それをＳＷ７０８により、ＡＤＣ７０９ａに入力した場合のＡＤＣ７０９ａの出力スペクトルを図９に示す。このスペクトルにも、ＤＣ成分、ＨＤ２[]、ＨＤ３[]成分などの不要な成分が含まれている。

【0118】

以降では、図８の状態を標準モード、ＳＷ７０８により極性反転器７０７が有効になっている図９の状態を複素共役モードと呼ぶことにする。

【0119】

標準モードにおけるＡＤＣ７０９ａの出力と複素正弦波発生器７１１で発生させた複素正弦波を複素乗算器７１０により複素乗算した結果を本発明の第１の実施形態による受信機と同様の２組の実数デシメーションフィルタ７１２で処理した結果を、図１０に示す。

【0120】

ここで、ＡＤＣ７０９ａのサンプリングレートをｆ_ｃｌｋ、図６のデシメーションフィルタは、微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるようにすると、デシメーションフィルタのＳＩＮＣ伝達特性のヌル周波数点がｆ_ＩＦ／Ｎのゼロ以外の整数倍の位置となり、量子化雑音のみならず、イメージ信号成分、ＤＣ成分、高調波成分を減衰させてほぼ、希望信号成分のみを抽出することができる。実際には、Ｍ＝１として、ダウンサンプリング比Ｒの値でヌル周波数点の位置を設定するのであるが、図１０では、スペクトルを見やすくするために、等価的に、Ｒ＝１として、Ｍの値でヌル周波数点の位置を設定しており、ここでは、Ｎ＝２としている。さらなる量子化雑音の低減やチャネル選択の目的で、２組の実数ＬＰＦ７１３が必要になる場合もある。

【0121】

図１１に、複素共役モードにおける複素乗算器７１０の出力を２組の実数デシメーションフィルタ７１２で処理した出力のスペクトルを示す。

【0122】

ここで、ＡＤＣ７０９ａのサンプリングレートをｆ_ｃｌｋ、図６のデシメーションフィルタは、微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるようにすると、デシメーションフィルタのＳＩＮＣ伝達特性のヌル周波数点がｆ_ＩＦ／Ｎのゼロ以外の整数倍の位置となり、量子化雑音のみならず、希望信号成分、ＤＣ成分、高調波成分を減衰させてほぼ、イメージ信号成分のみを抽出することができる。実際には、Ｍ＝１として、ダウンサンプリング比Ｒの値でヌル周波数点の位置を設定するのであるが、図１１では、スペクトルを見やすくするために、等価的に、Ｒ＝１として、Ｍの値でヌル周波数点の位置を設定しており、ここでは、Ｎ＝２としている。さらなる量子化雑音の低減の目的で、２組の実数ＬＰＦ７１３が必要になる場合もある。

【0123】

ここで、複素正弦波発生器７１１で発生させたexp(−j*2*π*ｆ_ＩＦ*t)の複素正弦波と複素乗算器７１０の代わりに、ＣＯＳ、ＳＩＮをあらかじめ計算したテーブルを参照しても良い。

【0124】

図７ＡのＳＷ７０８、２組の実数ラッチ７２５、７２６、７１４は、制御信号発生器７２４からの図１２に示したようなタイミングチャートの制御信号により制御される。

【0125】

図１２の制御信号と図７ＡのＳＷ７０８、２組の実数ラッチ７２５、７２６、７１４の動作を説明する。

【0126】

図１２のEnable_Conj信号がLowの期間が標準モードで、Enable_Conj信号がHighになると、ＳＷ７０８によって、極性反転器７０７が有効になって、複素共役モードに移行する。

【0127】

Ｔ_１ｄの標準モード期間中に、Latch_Posにより２組の実数ラッチ７１４を制御して、２組の実数ＬＰＦ７１３の出力値をラッチして、２組の実数平均化器７１５により平均化処理を行う。図１２の例では、標準モード期間中の値を、連続３回、ラッチして、その３サンプル平均値を、２組の実数平均化器７１５が出力保持している。その３サンプル平均値の絶対値の自乗を極性反転器７１８、複素乗算器７１９で計算する。

【0128】

なお、図１２において、Ｔ_２ｄは、Latch_Pos発生の遅延であり、電源投入などの初期変動期間を避けるためである。

【0129】

Latch_Posの発生間隔Ｔ_３ｐは、Ｒ＊Ｍ＊Ｔ_ｃｌｋで与えられる。ここで、ｆ_ｃｌｋは、ＡＤＣ７０９ａのサンプリングレート、Ｍは、２組の実数デシメーションフィルタ７１２の微分器(Comb Filterとも呼ばれる)内の遅延数、Ｒは、２組の実数デシメーションフィルタ７１２のダウンサンプリング比である。

【0130】

なお、標準モード時の２組の実数ＬＰＦ７１３の出力値は比較的大きく安定しているで、Latch_Posは多くの場合、１回で十分である。

【0131】

時刻Ｔ_１ｄで、複素共役モードに移行する。

【0132】

モード変更の変動の影響を避けるため、時刻Ｔ_１ｄからＴ_３ｄ遅らせて、Latch_Negを発生させて、それにより２組の実数ラッチ７２６を制御して２組の実数ＬＰＦ７１３の出力値をラッチして、極性反転器７１６により、複素共役化し複素共役値を得る。複素共役モード時の２組の実数ＬＰＦ７１３の出力をラッチした複素共役値と、標準モード時の２組の実数ＬＰＦ７１３の出力の２組の実数平均化器７１５による平均値と、を複素乗算器７１７により複素乗算する。複素乗算した結果を２組の２倍利得器７２３で利得調整した結果と、標準モード時の２組の実数ＬＰＦ７１３の出力値の平均値の絶対値の自乗と、の割り算を、２組の実数割算器７２０で算出し、２組の実数平均化器７２１で不要な雑音を除去する。なお、図１２では、Latch_Negは、Ｔ_３ｐ＝Ｒ＊Ｍ＊Ｔ_ｃｌｋの間隔でＲＸ＝４で、５回発生している。従って、２組の実数平均化器７２１は、５個のサンプルの平均値を出力している。

【0133】

なお、ここでは、一例として、ＲＸ＝４とし、ＲＸ＋１＝５個のサンプルの平均値を用いるように構成しているが、サンプリング数は、これに限らない。サンプリング数は、ＲＸ＋１で与えられ、サンプリング数により、検出精度が変わるため、所望の検出精度に応じたサンプリング数とすることが好ましい。

【0134】

本発明の第２の実施形態による受信機では、テストＲＦ信号発生器７０３で無変調のＲＦ信号を生成して、ＳＷ７０４で、それを非理想的な直交ダウンミキサ７０５への入力として用いるので、２組の実数ＬＰＦ７１３の出力は、標準モード時、複素共役モード時それぞれで、ラッチ時刻によらず一定となる。

【0135】

以上を数式で表現すると、上述した本発明の第１の実施形態による受信機と同様に、上記（２３）式、及び上記（２４）式となる。

【0136】

２組の実数割算器７２０の出力あるいは２組の実数平均器７２１の出力は、上記（２４）式で与えられ、その実数部は近似的に、Δε＝ε_e−ε_cとなり、その虚数部は近似的に、Δφ＝φ_e−φ_cとなることがわかる。

【0137】

(ε_c, φ_c)の更新時間間隔をＴとした場合、(ε_c, φ_c)は、上記（２５）式で更新すると良い。なお、この更新時間間隔Ｔは、図１２では、Ｔ_４ｐで与えられており、Update_Coeff信号で２組の実数ラッチを制御して、(ε_c, φ_c)を更新する。上記（２５）式の更新式を実行するためには、初期値ε_c|t=0, φ_c|t=0が必要である。この値は、ε_c|t=0＝０、φ_c|t=0＝０や、前回決定した値を初期値とするなどすれば良い。上記（２５）式は、２組の実数積分器７２２によって実現される。図１２において、ΔＴは、上記（２５）式の演算に要する時間である。

【0138】

上記（２４）式は、ステップサイズパラメータを用いないので、図３７に示した従来例と比べ、(Δε, Δφ)を、(０, ０)に近づけるための反復処理回数（演算回数）が大幅に少なくて済む。

【0139】

なお、反復処理回数は、予め上限値を定めておき、上限値内とすることが好ましい。また、(Δε, Δφ)が所定値以下になった場合に反復処理を終了するようにしてもよい。

【0140】

２組の実数ＬＰＦ７１３の出力には、上記図３２に示したミキサ３２０１、ミキサ３２０２、ＶＧＡ３２０５、ＶＧＡ３２０６の非線形性による、ＩＦ周波数の等価高調波成分が含まれているので、等価的に＋ｆ_ＩＦ成分と−ｆ_ＩＦ成分以外の成分を減衰させなければ、上記（２３）式の関係を正しく実現することはできない。しかしながら、本第２の実施形態によると、２組の実数デシメーションフィルタ７１２として、ＡＤＣ７０９ａのサンプリングレートをｆ_ｃｌｋ、デシメーションフィルタの微分器(Comb Filterとも呼ばれる)内の遅延数をＭ、ダウンサンプリング比をＲ、ｆ_ｃｌｋ／（Ｒ＊Ｍ）＝ｆ_ＩＦ／Ｎ、Ｎは任意の自然数となるような、デシメーションフィルタ７１２を用いることで、等価的に＋ｆ_ＩＦ成分と−ｆ_ＩＦ成分以外の成分を減衰させることができ、上記図３７に示した従来例で必要となる規模の大きな２組の実数ＢＰＦ３７１１は不要となる。

【0141】

なお、複素乗算器７１０、複素正弦波発生器７１１、２組の実数デシメーションフィルタ７１２、２組の実数ＬＰＦ７１３からなる部分は、元々、ベースバンド復調部へ渡す主信号経路として必要なものであり、ハードウェアの増加にはならない。

【0142】

本発明の第２の実施形態による受信機では、「Ｉ／Ｑミスマッチ補正モード」は、「受信モード」と兼用しないので、２組の実数デシメーションフィルタ７１２の特性、すなわち、Ｒ＊Ｍの値を、「受信モード」と独立に、「Ｉ／Ｑミスマッチ補正モード」に最適な値に設定することができる。従って、Ｉ／Ｑミスマッチ検出の精度を高くすることが可能である。

【0143】

以上のように、本発明の第２の実施形態による受信機では、低ＩＦ受信機において、必要なハードウェアの規模が小さく、演算処理回数も少ない、高ＳＮＲが得られる複素型デルタシグマＡＤＣにも適用できるＩ／Ｑミスマッチ検出法により、複素ダウンコンバータを構成するミキサや、９０°移相器等のアナログ素子に起因して発生する位相誤差、振幅誤差を補正して、高性能なイメージ抑圧受信機を提供することが可能となる。

【0144】

なお、ＳＷ７０８、極性反転器７０７は、図７Ｂのように、直交ダウンミキサ７０５とＩ／Ｑミスマッチ補正回路７０６との間に配置しても良い。

【0145】

また、上記、本発明の第２の実施形態による受信機の説明は、ＡＤＣ７０９ａが図４０のような１組の複素型デルタシグマＡＤＣであるとして説明したが、本発明の第２の実施形態による受信機は、ＡＤＣ７０９ａが図３８のような２組の実数型デルタシグマＡＤＣである場合に対してもそのまま適用できる。

【0146】

また、ＡＤＣ７０９ａが図３８のような２組の実数型デルタシグマＡＤＣの場合、図７Ｃのように、Ｉ／Ｑミスマッチ補正回路７０６は、ＡＤＣ７０９ｃの後ろに配置しても良い。

【0147】

また、ＡＤＣ７０９ａが図３８のような２組の実数型デルタシグマＡＤＣの場合、図７Ｄのように、ＳＷ７０８、極性反転器７０７、Ｉ／Ｑミスマッチ補正回路７０６の順序で、ＡＤＣ７０９ｄの後ろに配置しても良い。

【0148】

また、ＡＤＣ７０９ａが図３８のような２組の実数型デルタシグマＡＤＣの場合、図７Ｅのように、Ｉ／Ｑミスマッチ補正回路７０６、ＳＷ７０８、極性反転器７０７の順序で、ＡＤＣ７０９ｅの後ろに配置しても良い。

【0149】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、Ｉ信号を反転させても良い。

【0150】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、Ｉ信号とＱ信号とを入れ替えても良い。

【0151】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、上記図３２のＬＯ＿Ｉ信号を反転させても良い。

【0152】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、上記図３２のＬＯ＿Ｑ信号を反転させても良い。

【0153】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、上記図３２のＬＯ＿Ｉ信号とＬＯ＿Ｑ信号とを入れ替えても良い。

【0154】

なお、ＳＷ７０８、極性反転器７０７によって、Ｑ信号を反転させる代わりに、これら上記の方法を用いる場合は、上記（２４）式において、ε_c,とφ_cが入れ替わるか、符号が変わるか、それらの両方になる。

【0155】

なお、Ｉ／Ｑミスマッチ補正回路７０６に対応する図３５ＢのＩ／Ｑミスマッチ補正回路を、ＩＦの(Ｉ／Ｑ)経路に設置する代わりに、図３２の(LO_I, LO_Q)経路に設置して、(LO_I, LO_Q)で、Ｉ／Ｑミスマッチ補正を行っても良い。

【0156】

［第３の実施形態］
図７Ｆに本発明の第３の実施形態による受信機の構成例を示す。図７Ｆに示す低ＩＦ受信機７００は、アンテナ７０１、ＬＮＡ７０２、テストＲＦ信号発生器７０３、ＳＷ７０４、７０８、直交ダウンミキサ７０５、Ｉ／Ｑミスマッチ補正回路７０６、複素ＢＰＦ７２３、１組の実数型デルタシグマＡＤＣ７０９ｆ、複素乗算器７１０、７１７、７１９、極性反転器７０７、７１６、７１８、２組の実数デシメーションフィルタ７１２、２組の実数ＬＰＦ７１３、複素正弦波発生器７１１、２組の２倍利得器７２３、２組の実数平均化器７１５、７２１、２組の実数割算器７２０、２組の実数積分器７２２、制御信号発生器７２４、及び２組の実数ラッチ７２５、７２６、７１４から構成されている。

【0157】

本発明の第３の実施形態による受信機では、正あるいは負の周波数のみを通過させる複素ＢＰＦ７２３が、イメージ信号を抑圧する構成になっており、複素ＢＰＦ７２３のＩ信号のみ、あるいはＱ信号のみ、あるいはＩ信号とＱ信号との和を１組の実数型デルタシグマＡＤＣ７０９ｆでデジタル化する方式だが、複素乗算器７１０以降の処理は、上述した本発明の第２の実施形態による受信機７００と同じである。

【0158】

また、本発明の第３の実施形態による受信機は、図７Ｇに示すように、極性反転器７０７、７１６、７１８をＩ／Ｑミスマッチ補正回路７０６の後ろに配置した構成でも構わない。

【0159】

上述した各実施の形態に用いられるテストＲＦ信号発生器（校正信号源）１０３、７０３の構成例を図１３に示す。同図に示す校正信号源は、水晶発振器１３０１、Ｎ段の自己ミキサ群１３０２、ミキサ１３０３、選択器１３０４、可変分周器１３０５を含んで構成される。図１３に示した構成において、水晶発振器１３０１により生成された基準信号の周波数をｆ_ｒｅｆとする。

【0160】

水晶発振器１３０１の出力は、Ｎ段の自己ミキサ群１３０２に入力され、Ｍ段目の自己ミキサの出力周波数は、２^Ｍ＊ｆ_ｒｅｆとなる。ここで、０≦Ｍ≦Ｎである。

【0161】

Ｍ段目の自己ミキサ出力を選択器１３０４で選択し、それを、可変分周器１３０５でＰ分周した出力と、Ｎ段の自己ミキサ群１３０２の出力をミキサ１３０３で掛け合わせて校正信号を得る。

【0162】

ミキサ１３０３の出力周波数ｆ_ｏｕｔは、下記（２６）式で与えられ、f_out0を中心に、Δｆ上側の成分(ＵＳＢ ; Upper Side Band)とΔｆ下側の成分(ＬＳＢ ; Lower Side Band)の２成分からなる。ＵＳＢあるいはＬＳＢの一方のみをテストＲＦ信号として用いることになる。

【0163】

【数26】

・・・（２６）

【0164】

テストＲＦ信号として用いる成分の周波数を、ｆ_testとすると、Ｌｏｃａｌ周波数 ｆ_LOは、ｆ_test−ｆ_ＩＦあるいは、ｆ_test＋ｆ_ＩＦに設定すれば良い。

【0165】

Ｎ、Ｍ、Ｐの設定および、ＵＳＢあるいはＬＳＢのどちらかを選択することで、ｆ_testを所望の周波数帯に渡って細かく設定することが可能となる
図１４は、テストＲＦ信号として、ＵＳＢであるf_out0＋Δｆを採用し、ｆ_LOを、ｆ_test−ｆ_ＩＦに設定した場合の周波数関係を示す図である。

【0166】

テストＲＦ信号として用いない不要なＬＳＢの周波数f_out0−Δｆ＝ｆ_test−２＊Δｆが、ｆ_LO−ｆ_ＩＦ＝ｆ_test−２＊ｆ_ＩＦの近傍に位置すれば、Ｉ／Ｑ誤差検出の妨げになる可能性があるが、Δｆがｆ_ＩＦより十分大きければ、Ｉ／Ｑ誤差検出の妨げにはならない。

【0167】

次に、上述した各実施の形態に用いられるデルタシグマＡＤＣについて詳細に説明する。

【0168】

まず、従来、一般的に用いられているデルタシグマＡＤＣについて説明する。図１５に、直交信号ＡＤＣ(以下、Ｉ／Ｑ−ＡＤＣ）を有する無線受信機の構成を示す。図１５に示した無線受信機１５００は、アンテナ１５０１、ＬＮＡ１５０２、複素ダウンコンバータ１５０３、及びＩ／Ｑ−ＡＤＣ１５０４から構成されている。また、複素ダウンコンバータ１５０３は、複素乗算器１５０６、複素正弦波発生器１５０７、及び２組の実数ＬＰＦ１５０８を含んでいる。

【0169】

複素ダウンコンバータ１５０３は、入力信号を複素正弦波発生器１５０７で発生した複素正弦波信号でミキシングしてＩ信号とＱ信号を生成する。Ｉ信号及びＱ信号は、相互に直交する信号である。Ｉ／Ｑ−ＡＤＣ１５０４は、２組の実数型ＡＤＣあるいは１組の複素型ＡＤＣにより構成され、入力直交信号をアナログ形式からデジタル形式に変換する。

【0170】

ここで、複素ダウンコンバータ１５０３を構成するミキサや、９０°移相器等のアナログ素子に起因して発生する位相誤差、振幅誤差は避けられず、複素ダウンコンバータ１５０３が低ＩＦ方式の場合は、ＩＦ−イメージ妨害が、ゼロＩＦ方式の場合は、自己イメージ妨害が発生し、受信機の性能が劣化する。イメージ 妨害特性を改善するためには、RF-Front-End部で引き起こされるＩ／Ｑエラーの補正機能が必要となる。

【0171】

上記、直交信号における同相（Ｉ）成分と直交（Ｑ）成分との振幅ミスマッチ及び位相ミスマッチを補正するには、図３３及び図１６に示すように、(Ｉ／Ｑ)信号にＩ／Ｑ誤差補正行列演算を施せば良い。なお、図１６は、低ＩＦ方式の場合である。Ｉ／Ｑ誤差補正行列演算は、図３５Ｂに示したもので、Supisa Lerstaveesin, et al. : "A Complex Image Rejection Circuit With Sign Detection Only", IEEE JSSC, Vol.41, No.12, pp.2693-2702, Dec. 2006.のFig.13(a)に記載されている回路で実現される。

【0172】

また、Ｉ／Ｑ-ＡＤＣ１５０４としては、高精度なＡＤＣが実現できるデルタシグマＡＤＣが広く採用されており、特に、低歪、低電圧動作を実現するデルタシグマＡＤＣとして、例えば、J. Silva, U. Moon, J. Steensgaard and G.C. Temes:"Wideband low-distortion delta-sigma ADC topology", Electronics Letters, Vol.37, No.12, pp.737-738, June 2001.において提案されている構造が用いられている。

【0173】

上記デルタシグマＡＤＣは、量子化器に入力信号が直接入力される信号経路を設けたことを特徴としている。この技術を用いて４次のデルタシグマＡＤＣを構成した例を図１７に示す。図１７のデルタシグマＡＤＣは、実数型デルタシグマＡＤＣであっても、複素型デルタシグマＡＤＣであっても構わない。

【0174】

図１７に示すデルタシグマＡＤＣは、単位フィルタＨ_１、Ｈ_２、Ｈ_３、Ｈ_４の直列接続から構成されるループフィルタ、加算器１７０１、１７０２、量子化器１７０３、ＤＡ変換器１７０４を備えて構成されている。

【0175】

加算器１７０１には、デルタシグマＡＤＣへの入力信号ＵをＡ₁倍したものと、デルタシグマＡＤＣの出力信号ＶをＤＡ変換器によってＤＡ変換した信号を−Ｃ₁倍したものとが入力される。加算器１７０１は、上記入力信号ＵをＡ₁倍したものから上記出力信号ＶをＣ₁倍したものを減算し、その差信号Ｗ₁を単位フィルタＨ_１に出力する。

【0176】

ループフィルタは、４つのフィルタを直列に接続してなり、各フィルタからの出力はそれぞれＢ_１倍、Ｂ_２倍、Ｂ_３倍、Ｂ_４倍されて加算器１７０２に入力される。

【0177】

また、加算器１７０２には、デルタシグマＡＤＣへの入力信号ＵをＡ_１／Ｃ_１倍したものも入力される。加算器１７０２は、入力された全信号を加算し、量子化器へと出力する。

【0178】

量子化器１７０３は、加算器１７０２から入力された信号を量子化し、その量子化信号をデルタシグマＡＤＣの出力信号Ｖとして出力する。また、上述したように、量子化器の出力は、ＤＡ変換器によってＤＡ変換された後、符号反転されて、加算器１７０１にフィードバックされる。

【0179】

図１７のデルタシグマＡＤＣが、実数型デルタシグマＡＤＣ変換器である場合、フィルタＨ_１、Ｈ_２、Ｈ_３、Ｈ_４はすべて実数型である。係数Ａ_１、Ｃ_１、Ｃ_２、Ｃ_３、Ｃ_４、Ｂ_１、Ｂ_２、Ｂ_３、Ｂ_４もすべて実数であるが、フィルタＨ_１、Ｈ_２、Ｈ_３、Ｈ_４が複素型で、係数Ａ_１、Ｂ_１、Ｂ_２、Ｂ_３、Ｂ_４も複素数である複素型デルタシグマＡＤＣ変換器あっても構わない。

【0180】

Ａ_５＝Ａ_１／Ｃ_１が成り立つ場合、デルタシグマＡＤＣの出力信号Ｖは、信号伝達関数をSTF(z)、雑音伝達関数をNTF(z)、量子化器で発生する量子化誤差をＥ(z)とすると、下記（２７）式で与えられる。

【0181】

【数27】

・・・（２７）

【0182】

この場合、単位フィルタＨ_１への入力信号Ｗ_１は、下記（２８）式で与えられる。

【0183】

【数28】

・・・（２８）

【0184】

すなわち、ループフィルタが扱う信号は、フィルタリングされた量子化誤差のみとなり、デルタシグマＡＤＣへの入力信号Ｕを扱わず、入力信号Ｕに起因する歪成分が生じない。

【0185】

このように、図１７のデルタシグマＡＤＣは、入力フィードフォワード係数がＡ_１、Ａ_５の２つのみになるだけでなく、低歪・低消費電力のデルタシグマＡＤＣを実現できる。

【0186】

しかしながら、従来のＩ／Ｑ誤差補正回路では、独立したオペアンプが必要となり、消費電力とチップ面積の増大を招く。

【0187】

図１７のデルタシグマＡＤＣが、２組の実数型デルタシグマＡＤＣでも、１組の複素型デルタシグマＡＤＣでも以下の理論はどちらにも適用できるが、１組の複素型デルタシグマＡＤＣの場合の方がより一般的なので、１組の複素型デルタシグマＡＤＣの場合を考える。

【0188】

入力フィードフォワード係数Ａ_１、Ａ_５を複素数として、これら複素数を等価な２×２の実要素行列表現で考えると、Ｉ／Ｑ誤差補正行列演算を入力フィードフォワード係数Ａ_１、Ａ_５の行列表現に含めてしまえば、独立したオペアンプが必要にならない。しかしながら、複素スカラー倍演算を実要素行列演算に拡張するのが、入力フィードフォワード係数Ａ_１、Ａ_５のように２箇所あると回路の構成が複雑になり、実現が極めて困難になってしまう。

【0189】

そこで、本発明者は、本実施の形態に用いるのに最適なデルタシグマＡＤＣを実現することを試みた。すなわち、直交信号における同相（Ｉ）成分と直交（Ｑ）成分との振幅ミスマッチ及び位相ミスマッチを補正する機能を有する直交信号デルタシグマＡＤＣを実現した。以下に、本実施の形態に係るデルタシグマＡＤＣについてさらに詳細に説明する。

【0190】

図１７において、信号フィルタ伝達関数Ｌ_０(ｚ)と帰還フィルタ伝達関数Ｌ₁(ｚ)は、下記（２９）式で与えられる。

【0191】

【数29】

・・・（２９）

【0192】

また、ＳＴＦ（ｚ）は、下記（３０）式で与えられる。

【0193】

【数30】

・・・（３０）

【0194】

従って、Ａ_５＝Ａ_１／Ｃ_１とすると、厳密にＳＴＦ＝Ａ_１／Ｃ_１となる。
ただし、Ａ_５が厳密にＡ_１／Ｃ_１に一致していなくても、デルタシグマＡＤＣの性質から、通過域において、ＮＴＦ(ｚ)は十分に小さいので、ＳＴＦ≒Ａ_１／Ｃ_１となり、上記（３０）式の最後の近似が成り立ち、Ａ_５が厳密にＡ_１／Ｃ_１に一致していなくても低歪の特性は近似的に維持される。

【0195】

以下では、ＳＴＦ≒１とするために、Ａ_１≒Ｃ_１とし、Ａ_５は１とする。

【0196】

次に、入力フィードフォワード係数Ａ_１、Ａ_５による複素スカラー倍演算を、Ｉ／Ｑ誤差補正行列演算を含めた実要素行列演算に拡張する理論を説明する。

【0197】

図１７において、Ｃ_１は実際には正の実数だが、ここではＣ_１を複素数として、複素数Ｃ_１と同じ値とした複素数Ａ_１による積分器係数演算を下記（３１）式のように行列演算表現にする。

【0198】

【数31】

・・・（３１）

【0199】

ここで、積分器係数行列Ａ_１の独立要素は２個（ａ_１,ｅ_１)である。

【0200】

上記（１３）式で与えられるＩ／Ｑ 誤差補正行列Ｈ_c(ε_c, φ_c)と積分器係数行列Ａ_１を合わせた新たな積分器係数行列Ａ_１’を下記（３２）式のように定義する。

【0201】

【数32】

・・・（３２）

【0202】

上記（３２）式の最後の等号は、ｅ_１＝ｇ_１＝０の場合であるが、ほとんどの場合でこれが成立する。

【0203】

新しい積分器係数行列Ａ_１’の独立要素は４個(a_1i, e_1i, a_1q, e_1q)であり、積分器係数演算は、スカラー倍演算ではなく、行列倍演算となる。
厳密には、行列Ａ_５も、Ｈ_c(ε_c, φ_c)を乗じたものにすべきだが、積分器係数行列Ａ_１のみをこのような行列Ａ_１’に置き換えても、上記（３０）式の最後の近似で示したように、低歪の特性を近似的に維持しつつ、Ｉ／Ｑ 誤差補正も可能となる。

【0204】

図１８は、図１７におけるＡ_１、Ｃ_１、加算器、Ｈ_１から構成されるフィルタを、スイッチトキャパシタ回路で実現した従来の直交信号デルタシグマＡＤＣのフィルタの構成を示している。複素係数Ａ_１は、その実数部ａ_１が、サンプリング容量Ｃ_ａ１と積分容量Ｃ_ｉ１との比で実現され、虚数部ｅ_１が、サンプリング容量Ｃ_ｅ１と積分容量Ｃ_ｉ１との比で実現されている。係数Ｃ_１は、サンプリング容量Ｃ_ｘ１と積分容量Ｃ_ｉ１との比で実現されている。

【0205】

図１９は、図１７におけるＡ_１に、Ｉ／Ｑ誤差補正機能をスイッチトキャパシタ回路で組み込んだ本発明の実施形態のフィルタ構成を示す図である。

【0206】

上記（３２）式における、実行列要素ａ_１ｉが、サンプリング容量Ｃ_ａ１ｉと積分容量Ｃ_ｉ１との比で実現され、実行列要素ａ_１ｑが、サンプリング容量Ｃ_ａ１ｑと積分容量Ｃ_ｉ１との比で実現され、実行列要素ｅ_１ｉが、サンプリング容量Ｃ_ｅ１ｉと積分容量Ｃ_ｉ１との比で実現され、実行列要素ｅ_１ｑが、サンプリング容量Ｃ_ｅ１ｑと積分容量Ｃ_ｉ１との比で実現されている。Ｉ／Ｑ誤差補正するには、Ｃ_ａ１ｉ、Ｃ_ａ１ｑ、Ｃ_ｅ１ｉ、Ｃ_ｅ１ｑを可変することになり、これら係数容量個々の動作は、図２０に示すように、スイッチトキャパシタ積分器となっている。

【0207】

ここで、さらに、本実施の形態のデルタシグマＡＤＣで用いるのに最適なスイッチトキャパシタについて説明する。まず、一般的なスイッチトキャパシタについて説明する。

【0208】

一般に、スイッチトキャパシタ回路は、主にスイッチトキャパシタと演算増幅器により構成され、クロック信号φ_１が、High時に短絡するスイッチおよびクロック信号φ_２が、High時に短絡するスイッチは、図２１に示すように周期Ｔが互いに逆相であり、非オーバーラップ期間T_nov1およびT_nov2を持つクロック信号φ_１及びφ_２で開閉制御され、入力信号を各キャパシタにて充放電サンプリングし、等価的に抵抗を作ることにより多種類の回路を構成することができる。このようにして構成されたスイッチトキャパシタ回路の伝達関数の係数は、キャパシタの絶対容量ではなく相対的な容量比で決まり、この容量比を可変制御することにより、可変フィルタなどの可変係数スイッチトキャパシタ回路が構成される。

【0209】

このような回路の基本要素の一例として、可変利得設定型スイッチトキャパシタ積分回路の原理を図２２に示す。ここで、２２０１、２２０３、２２０５は図２１のクロック信号φ_１がHighの期間に短絡するＳＷ（スイッチ）で、２２０２、２２０４は図２１のクロック信号φ_２がHighの期間に短絡するスイッチである。

【0210】

図２２の可変利得設定型スイッチトキャパシタ積分回路の入出力伝達関数は、下記（３３）式で示したＨで表され、利得は、Ｋ＝Ｃ_ｓ／Ｃ_ｉに比例する。

【0211】

【数33】

・・・（３３）

【0212】

利得を可変にするには、図２２のように、サンプリングキャパシタＣ_ｓをその中心値を決めるＣ_ｓ０２２０６と可変部のΔＣ_ｓ２２０７の並列接続で実現すると良い。

【0213】

具体的には、可変部は、図２３のキャパシタ群２３０７ａ、スイッチ群２３０７ｂ、及びスイッチ群２３０７ｃで構成される。図２３において、２３０７ａは、Ｎ個の２進加重されたキャパシタアレイ（Binary Weighted Capacitor） Arrayで、｛2⁰*Ｃ_u0, 2¹*Ｃ_u0, 2²*Ｃ_u0, ..., 2^(N-2)*Ｃ_u0, 2^(N-1)*Ｃ_u0｝のキャパシタ群で構成される。ここで、Ｃ_ｕ０は、単位キャパシタである。

【0214】

２３０７ｂは、利得設定ビット｛d₀, d₁, d₂, …, d_N-2, d_N-1｝がLowでオンとなるスイッチ群で、２３０７ｃは、利得設定ビット｛d₀, d₁, d₂, …, d_N-2, d_N-1｝がHighでオンとなるスイッチ群である。

【0215】

ここで、δ＝ΔＣ_s/Ｃ_s0と置くことにする。δの最小分解能をlsbとすると、図２３に示した構成では、下記（３４）式に示すように、ΔＣ_ｓとして、｛0, Ｃ_u0, ..., 2^N-1*Ｃ_u0｝の２Ｎ階調の可変範囲を設定できる。ここで、単位キャパシタＣ_ｕ０は、Ｃ_u0＝lsb*Ｃ_s0で定義される。

【0216】

【数34】

・・・（３４）

【0217】

可変部のΔＣ_ｓに必要とされる全容量値は、上記（３４）式に示すように、Ｃ_Total＝(2^N−1)*Ｃ_u0となる。

【0218】

一般に、スイッチトキャパシタ回路は、複数のキャパシタの容量比が特性に大きく影響を与えることは周知である。キャパシタは寸法の変動や、酸化膜厚のチップ内の変動がある。そのため、各キャパシタは、一般に複数個の単位キャパシタをマトリクス状に並べて構成し、各キャパシタの容量比を設定する際に、単位キャパシタの個数について整数比をとり、容量の比率の誤差が少なくなるようにしているが、それでも容量比が大きいと、容量比の精度が悪くなることは避けられない。

【0219】

図２３に示した構成では、Ｎが大きい場合、非常に大きな容量比を必要とし、その結果、多数の単位キャパシタが必要となるだけでなく、容量比の精度も悪くなる。例えば、Ｃ_ｓ０＝２ｐＦとして、lsb＝１％の最小分解能で、Ｎ＝５の可変容量を考えると、最小容量はＣ_ｕ０＝２０ｆＦで、最大容量は３１＊Ｃ_ｕ０＝６２０ｆＦとなり、必要な容量値の比が大きく、容量比の精度の劣化は避けられない。

【0220】

また、図２３に示した構成では、δの最小分解能を非常に小さくしなければならない場合、Ｃ_ｕ０が実現不可能なほど小さくなってしまい実用的ではない。
例えば、Ｃ_ｓ０＝２ｐＦとして、lsb＝0.1%の最小分解能の可変容量を考えると、Ｃ_ｕ０＝２ｆＦとなり、単位容量Ｃ_ｕ０が小さ過ぎて、図２３の回路構成は、実現困難である。

【0221】

これらの問題の一部を解決するための手段として、Capacitor T−Networkによる電圧分圧を２進加重されたキャパシタアレイに適用する方法が知られており、例えば、特公平８−８４６５号公報の図１に示されている。

【0222】

ここで、Capacitor T−Networkによる電圧分圧により、等価的に小さな容量を実現する概念を説明する。

【0223】

図２２において、スイッチトキャパシタ回路における情報伝達は、電荷によって行われるので、積分キャパシタＣ_ｉに注入される電荷ΔＱが同じであれば、伝達関数Ｈは変わらない。

【0224】

そこで、入力容量に着目するのではなく、積分キャパシタＣ_ｉに注入される電荷ΔＱに着目すると、ΔＱが変わらない限り、等価な変換が可能である。

【0225】

上述した特公平８−８４６５号公報の図１では、可変利得設定型スイッチトキャパシタ増幅回路を例としているが、ここでは、可変利得設定型スイッチトキャパシタ積分回路を例とし、Capacitor T−Networkによる電圧分圧を２進加重されたキャパシタアレイに適用して実現した可変利得設定型スイッチトキャパシタ積分回路を図２４に示す。なお、図２４は、図２３と同様に、２^Ｎ階調の可変範囲を実現するものである。

【0226】

図２４において、２４０６は、サンプリングキャパシタＣ_ｓの中心値を決めるキャパシタＣ_ｓ０である。２４０７ｂは、Ｃ_ｕを単位キャパシタとしたｎ個の２進加重されたキャパシタアレイであり、下位ｎビットを構成する。２４０７ｃは、Ｃ_ｕを単位キャパシタとしたＮ−ｎ個の２進加重されたキャパシタアレイであり、上位Ｎ−ｎビットを構成する。２４０７ａは、電圧分圧用キャパシタである。スイッチ群の動作は、図２３と同様である。

【0227】

まず、ｎ＝Ｎの場合を考える。この場合、２４０７ｃは存在しない。
図２４のノ−ドＶ_ｘの電位は、Ｖ_ｉｎ＝１Ｖとすれば、数４のように、Ｖ_ｘ＝１／２^Ｎで与えられ、積分キャパシタ Ｃ_ｉに注入される電荷ΔＱは、下記（３５）式のように与えられ、図２３に比べて、単位キャパシタを、２^Ｎ倍に大きくすることができる。以降では、これを単位容量のスケ−リングと呼ぶことにする。

【0228】

【数35】

・・・（３６）

【0229】

従って、図２３の単位キャパシタをＣ_ｕ０とすると、図２３と同じ可変分解能を得るためには、図２４の単位キャパシタＣ_ｕを上記（３５）式に示すように、Ｃ_ｕ＝２^Ｎ＊Ｃ_ｕ０とすれば良い。この場合、可変部のΔＣ_ｓに必要とされる全容量値は、上記（３５）式に示すように、Ｃ_Total＝2^(2*N)*Ｃ_u0となる。なお、ｎ＝Ｎの場合、必要な最小容量と最大容量との比は、図２３変わらず、２^(Ｎ−１)のままである。

【0230】

次に、１≦ｎ≦Ｎ−１の場合を考える。この場合、図２４のノ−ドＶ_ｘの電位は、Ｖ_ｉｎ＝１Ｖとすれば、下記（３６）式のように、Ｖ_ｘ＝１／２^ｎで与えられ、積分キャパシタ Ｃ_ｉに注入される電荷ΔＱは、下記（３６）式のように与えられ、図２３に比べて、単位キャパシタを、２^ｎ倍にスケ−リングできる。

【0231】

【数36】

・・・（３６）

【0232】

従って、図２３の単位キャパシタをＣ_ｕ０とすると、図２３と同じ可変分解能を得るためには、図２４の単位キャパシタＣ_ｕを上記（３６）式に示すように、Ｃ_u＝2ⁿ*Ｃ_u0とすれば良い。この場合、可変部のΔＣ_ｓに必要とされる全容量値は、上記（３６）式に示すように、Ｃ_Total＝{2^N＋2ⁿ*(2ⁿ−1)}*Ｃ_u0となる。なお、この場合、必要な最小容量と最大容量との比は、２^{（ｎ−１）}と２^{（Ｎ−１−ｎ）}の大きい方になり、ｎ＝Ｎ／２の場合、２^{（Ｎ／２−１）}となり、必要な最小容量と最大容量との比を図２３より小さくすることができる。

【0233】

図２４の従来の可変利得設定型スイッチトキャパシタ積分回路について、Ｎ、ｎ、Ｃ_u/Ｃ_u0、Ｃ_Total/Ｃ_u0、Capacitor比の関係を下記の表１に示す。

【0234】

【表1】

【0235】

例えば、Ｃ_ｓ０＝２ｐＦとして、lsb＝０．１％の最小分解能の可変容量を考えると、Ｃ_ｕ０＝２ｆＦとなる。実現可能な単位キャパシタとして、２０ｆＦ以上を想定すると、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０としては、１６以上の値が必要になる。

【0236】

例えば、Ｎ＝６の場合、ｎ＝４が最適で、Ｃ_ｕ＝３２ｆＦで、最小容量と最大容量との比(＝容量比)は８となり、ｎ＝０、すなわち、図２３の電圧分圧無しの構成で実現した場合の容量比の３２の１／４になっている。

【0237】

しかしながら、lsb＝０．０５％の最小分解能の可変容量の場合、Ｃ_ｕ０＝１ｆＦとなり、ｎ＝５が最適で、最小容量と最大容量との比(＝容量比)は１６となり、最小容量と最大容量との比は比較的大きくなってしまう。

【0238】

そこで、本発明者は、本実施の形態に用いるのに最適なスイッチトキャパシタを実現することを試みた。すなわち、高分解能の可変容量設定回路を、小さい容量値のキャパシタを用いることなく、必要なキャパシタ値の比を大きくすることもなく、かつ少数の単位キャパシタで構成し、チップのレイアウト面積を小さくすることができるスイッチトキャパシタを実現した。以下に、本実施の形態に係るスイッチトキャパシタについてさらに詳細に説明する。

【0239】

（実施例１）
図２５は、本実施例１による回路構成を示す図である。図２５において、２５０６は、サンプリングキャパシタＣ_ｓの中心値を決めるキャパシタＣ_ｓ０である。２５０７は、可変部のΔＣ_ｓを等価的に実現するＣ−２Ｃラダーネットワークである。

【0240】

図２６は本実施例１における主要部分であるＣ−２Ｃラダーネットワークの動作を示す図である。図２６において、２６０１は、単位キャパシタで、Ｎ＋１個あり、２６０２は、単位キャパシタの２倍のキャパシタで、Ｎ−１個ある。

【0241】

一番下の単位キャパシタ２６０１と単位キャパシタの２倍のキャパシタ２６０２の接続点の電位を、Ｖ_ｉｎとすると、単位キャパシタ２６０１と単位キャパシタの２倍のキャパシタ２６０２の接続点の電位は、下から上への順で半分づつになって行き、図２６に示すように、一番上の単位キャパシタ２６０１と単位キャパシタの２倍のキャパシタ２６０２の接続点の電位は、Ｖ_ｉｎ／２^(Ｎ−１)となる。

【0242】

従って、単位キャパシタ２６０１に蓄えられる電荷は、下から上への順に、｛Ｃ_u*Ｖ_in, Ｃ_u*Ｖ_in/2, Ｃ_u*Ｖ_in/4, ..., Ｃ_u*Ｖ_in/2^(N-1)｝となる。

【0243】

図２５において、スイッチ群の動作は、図２３と同様である。従って、φ₁＝Highの期間において、図２５のＣ−２Ｃラダーネットワーク２５０７の状態は、図２６と同一となる。φ₁＝Low、φ₂＝Highになると、単位キャパシタ２６０１に蓄えられた電荷は、利得設定ビット｛d₀, d₁, d₂, …, d_N-2, d_N-1｝の内、Highに対応するものは、積分キャパシタ２５０８に注入され、Lowに対応するものはＧＮＤに捨てられる。

【0244】

これを数式で表現すると、下記（３７）式になり、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０は、２^{（Ｎ−１）}となり、可変部のΔＣ_ｓに必要とされる全容量値は、Ｃ_Total＝2^(N-1)*(3*N−1)*Ｃ_u0となる。

【0245】

【数37】

・・・（３７）

【0246】

なお、本実施例１による可変容量設定回路では、必要なキャパシタは、単位キャパシタＣ_ｕと単位キャパシタの２倍のキャパシタ２＊Ｃ_ｕのみで、最小容量と最大容量との比は、２で済み、従来の可変容量設定回路に比べて大幅に小さくできる。
（実施例２）
図２７は、本実施例２による回路構成を示す図である。図２７において、２７０７ａは、Ｃ_ｕと２＊Ｃ_ｕのみから構成されるＣ−２Ｃラダーネットワークで、動作は図２５と同じである。ただし、図２７においては、Ｎビット中下位ｎビットが、Ｃ−２Ｃラダーネットワーク２７０７ａで構成されている。ここで、２≦ｎ≦Ｎ−１である。

【0247】

２７０７ｂは、Ｃ_ｕを単位キャパシタとしたＮ−ｎ個の２進加重されたキャパシタアレイである。

【0248】

スイッチ群の動作は、図２３と同様である。

【0249】

本実施例２による可変容量設定回路では、Ｃ_ｕと２＊Ｃ_ｕのみから構成されるＣ−２Ｃラダーネットワークと２進加重されたキャパシタアレイの組み合わせで、可変部のΔＣ_ｓを等価的に実現する。

【0250】

動作は、図２３の従来の可変容量設定回路と図２５の本実施例１による可変容量設定回路で説明され、２≦ｎ≦Ｎ−１に対して、下記（３８）式に示すように、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０は、２^{（ｎ−１）}となり、可変部のΔＣ_ｓに必要とされる全容量値は、Ｃ_Total＝{2^N+3*(n−1)*2^(n-1)}*Ｃ_u0となる。

【0251】

【数38】

・・・（３８）

【0252】

図２４に示した従来の可変利得設定型スイッチトキャパシタ積分回路について、Ｎ、ｎ、Ｃ_u/Ｃ_u0、Ｃ_Total/Ｃ_u0、Ｃ_u/Ｃ_u0、容量比の関係は、上記表１に示したようになっている。一方、本実施例１あるいは本実施例２の可変利得設定型スイッチトキャパシタ積分回路について、Ｎ、ｎ、Ｃ_u/Ｃ_u0、Ｃ_Total/Ｃ_u0、容量比の関係を表２に示す。

【0253】

【表2】

【0254】

例えば、Ｃ_ｓ０＝２ｐＦとして、lsb＝０．１％の最小分解能の可変容量を考えると、Ｃ_ｕ０＝２ｆＦとなり、実現可能な単位キャパシタとして、２０ｆＦ以上を想定すると、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０としては、１６以上の値が必要になる。

【0255】

例えば、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０として、１６を実現するとして、Ｎ＝６の場合、本実施例２の可変容量設定回路では、最小容量と最大容量との比(＝容量比)は２となり、図２４に示した従来の可変容量設定回路の容量＝８より大幅に小さくて済む。

【0256】

また、本実施例２の可変容量設定回路の可変部のΔＣ_ｓに必要とされる全容量値は、２５６＊Ｃ_ｕ０であり、図２４の従来の可変容量設定回路のＣ_Total＝304*Ｃ_u0より小さくて済む。

【0257】

また、lsb＝０．０５％の最小分解能の可変容量の場合、Ｃ_ｕ０＝１ｆＦとなり、スケ−リング比Ｃ_ｕ／Ｃ_ｕ０として、３２を実現しなければならない。Ｎ＝６の場合、図２４に示した従来の可変容量設定回路では、容量比＝１６と比較的大きくなってしまうが、本実施例２の可変容量設定回路では、容量比は２で済み、小さな容量比で済む。

【0258】

この場合、可変容量設定回路の可変部のΔＣ_ｓに必要とされる全容量値は、図２４の従来の可変容量設定回路の場合、Ｃ_Total＝１０５６＊Ｃ_ｕ０となるのに対し、本発明の第２の実施形態の可変容量設定回路の可変部のΔＣ_ｓに必要とされる全容量値は、５４４＊Ｃ_ｕ０であり圧倒的に少ない単位キャパシタで済むため、チップのレイアウト面積を小さくすることができる。

【0259】

ほとんどの場合、回路は差動で構成されるので、上記で説明した場合に比べて、２倍の数のキャパシタが必要となるので、本実施例２による可変容量設定回路は、チップのレイアウト面積を小さくすることに極めて効果的である。

【0260】

本発明にかかる実施例１のスイッチトキャパシタ回路は、単位キャパシタと単位キャパシタの２倍のキャパシタを用いたＣ−２Ｃラダーネットワークによって、電荷を転送することを特徴とする。

【0261】

また、本発明にかかる実施例２のスイッチトキャパシタ回路は、単位キャパシタと単位キャパシタの２倍のキャパシタを用いたＣ−２Ｃラダーネットワークと２進加重されたキャパシタアレイの組み合わせで、電荷を転送することを特徴とする。

【0262】

このように、実施例１及び実施例２に示したスイッチトキャパシタによれば、高分解能の可変容量設定回路を、小さい容量値のキャパシタを用いることなく、必要なキャパシタ値の比を大きくすることもなく、かつ少数の単位キャパシタで構成することができる。従って、チップのレイアウト面積が小さなスイッチトキャパシタ回路を提供することができる。そのため、本実施の形態の受信機に用いるのに好ましい。

【0263】

以上説明したように、本発明によれば、必要なハードウェアの規模が小さく、演算処理回数も少ない、高ＳＮＲが得られる複素型デルタシグマＡＤＣにも適用できるＩ／Ｑミスマッチ検出法により、複素ダウンコンバータを構成するミキサや、９０°移相器等のアナログ素子に起因して発生する位相誤差、振幅誤差を補正して、高性能な受信機及び受信方法を得ることができる。

【0264】

なお、上記各実施の形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。

【0265】

例えば、上記実施の形態のＩ／Ｑミスマッチ検出回路７３０では、複素共役モード時の２組の実数ＬＰＦ７１３の出力をラッチした複素共役値と、標準モード時の２組の実数ＬＰＦ７１３の出力の２組の実数平均化器７１５による平均値と、を複素乗算器７１７により複素乗算した後、２組の実数平均化器７２１で平均値を演算しているが、先に平均値を演算した後に、複素乗算するように構成してもよい。

【0266】

また例えば、デルタシグマＡＤＣは、実数型であっても複素数型であっても良い。さらに、デルタシグマＡＤＣを構成するフィルタについて、スイッチトキャパシタ回路について詳細に説明したがこれに限らず、連続時間型のフィルタを用いても良い。

【0267】

また、ＡＤＣは、ノイズシェーピング技術を用いるデルタシグマ型ではなく、普通のＡＤＣ、例えば、パイプラインＡＤＣであっても良い。

【0268】

すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0269】

１００、７００ 受信機
１０３、７０３ テストＲＦ信号発生器 （校正信号源）
１０４、７０５ ＳＷ
１０５、７０５ 直交ダウンミキサ
１０６、７０６ Ｉ／Ｑミスマッチ補正回路 （補正回路）
１０７、７０９ａ、７０９ｂ、７０９ｃ、７０９ｄ、７０９ｅ Ｉ／Ｑ−ＡＤＣ （ＡＤＣ）
７０９ｆ、７０９ｇ １組の実数型デルタシグマＡＤＣ （ＡＤＣ）
１０８、１１０、１１９、７１０ 複素乗算器
１１１、７１１ 複素正弦波発生器
１１２、７１２ ２組の実数デシメーションフィルタ (フィルタ）
１１３ ２組の実数デシメーションフィルタ
１１４、７１３ ２組の実数ＬＰＦ
１１７、７１７ 複素乗算器 （複素乗算器）
１２０ １組の実数平均化器
１２１、７２０ ２組の実数割算器 （割算器）
１２２、７２１ ２組の実数平均化器
１２３、７２２ ２組の実数積分器 （積分器）
１３０、７３０ Ｉ／Ｑミスマッチ検出回路 （検出回路）
７０７ 極性反転器 （切替部）
７０８ ＳＷ （切替部）
７１５ ２組の実数平均化器 （保持部）
７１６、７１８ 極性反転器
７２４ 制御信号発生器
７１４、７２４、７２６ ２組の実数ラッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図7G】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29A】

【図29B】

【図29C】

【図30A】

【図30B】

【図30C】

【図31】

【図32】

【図33】

【図34】

【図35A】

【図35B】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】