特許 6027330 電圧発生回路、半導体メモリ、及び電圧制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6027330

(24)【登録日】2016年10月21日

(45)【発行日】2016年11月16日

(54)【発明の名称】電圧発生回路、半導体メモリ、及び電圧制御方法

(51)【国際特許分類】

   H02M 3/07 20060101AFI20161107BHJP

   G11C 16/06 20060101ALI20161107BHJP

【ＦＩ】

   H02M3/07

   G11C17/00 632C

【請求項の数】6

【全頁数】10

(21)【出願番号】特願2012-81156(P2012-81156)

(22)【出願日】2012年3月30日

(65)【公開番号】特開2013-212010(P2013-212010A)

(43)【公開日】2013年10月10日

【審査請求日】2015年3月10日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】佐々木 俊郎

【審査官】 鈴木 重幸

(56)【参考文献】

【文献】 特開平０５−２３４３８９（ＪＰ，Ａ）

【文献】 特表平０６−５１０３９０（ＪＰ，Ａ）

【文献】 特開２００３−２６３２３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００− ３／４４

Ｇ１１Ｃ１７／００−１７／０６

(57)【特許請求の範囲】

【請求項1】

電源電圧を昇圧して高電圧を生成するチャージポンプ部と、前記高電圧が所定の上限電圧値を超えないように前記チャージポンプ部の動作を制御する制御部と、を有する電圧発生回路であって、
前記制御部は、
ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタを含み、前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に当該ブレークダウンによって前記第１のトランジスタに流れる電流を、前記高電圧の電圧値に対応した検出電流として前記第１のラインに送出する高電圧検出部と、
前記上限電圧値に対応した電流値を有する基準電流を生成する基準電流生成部と、
ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタとを含み、前記検出電流が前記基準電流より大なる場合に前記チャージポンプ部を停止させるチャージポンプ制御信号を生成する比較判定部と、を有することを特徴とする電圧発生回路。

【請求項2】

前記ブレークダウン電圧は前記上限電圧値よりも低いことを特徴とする請求項１記載の電圧発生回路。

【請求項3】

前記第１のトランジスタのブレークダウン電圧は、前記第２のトランジスタのブレークダウン電圧よりも低いことを特徴とする請求項１又は２記載の電圧発生回路。

【請求項4】

ブレークダウン電圧を低下させる負極性のシフト電圧を前記負極性の電圧として生成するシフト電圧生成部を含むことを特徴とする請求項３記載の電圧発生回路。

【請求項5】

複数のメモリセルが配置されているメモリセルアレイと、電源電圧を昇圧して高電圧を生成するチャージポンプ部及び前記高電圧が所定の上限電圧値を超えないように前記チャージポンプ部の動作を制御する制御部を含む電圧発生回路と、データ書込時に前記高電圧に応じた書込電圧を前記メモリセルに印加するドライバと、を有する半導体メモリであって、
前記電圧発生回路は、
ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタを含み、前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に当該ブレークダウンによって前記第１のトランジスタに流れる電流を、前記高電圧の電圧値に対応した検出電流として前記第１のラインに送出する高電圧検出部と、
前記上限電圧値に対応した電流値を有する基準電流を生成する基準電流生成部と、
ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタとを含み、前記検出電流が前記基準電流より大なる場合に前記チャージポンプ部を停止させるチャージポンプ制御信号を生成する比較判定部と、を更に含むことを特徴とする半導体メモリ。

【請求項6】

電源電圧を昇圧して高電圧を生成するチャージポンプ部と、ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタと、ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記高電圧の上限電圧値に対応した基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタと、を有する電圧発生回路の電圧制御方法であって、
前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に前記第１のトランジスタから前記第１のラインに送出された電流を、前記高電圧の電圧値に対応した検出電流とし、当該検出電流が前記基準電流より大となる期間だけ前記チャージポンプ部を停止せしめることを特徴とする電圧制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積装置、又は半導体メモリに形成される電圧発生回路、特に生成した出力電圧の電圧値を検出し、その検出結果に基づいて出力電圧を制御するようにした電圧発生回路、及びその電圧制御方法に関する。

【背景技術】

【0002】

フラッシュメモリ等の不揮発性メモリには、データを書き込む為の書込電圧を生成する電圧発生回路が設けられている。このような電圧発生回路として、チャージポンプ回路によって書込用の電圧を生成させ、この電圧が所定の基準電圧よりも高くなった場合にチャージポンプ動作を停止させるようにしものが提案されている（例えば、特許文献１の図１参照）。ところで、書込用の電圧は高電圧となるので、この電圧が基準電圧よりも高いか否かを判定する為の比較器として高耐圧のものを用いる必要があり、回路規模が大になるという問題があった。尚、抵抗等によってその電圧を低下させたものを比較器に供給することも考えられるが、この際、電力消費量が増加するという問題が生じる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０００−３５３３９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、小規模な構成で且つ低消費電力にて所定の高電圧を生成することが可能な電圧発生回路、半導体メモリ及び電圧制御方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明に係る電圧発生回路は、電源電圧を昇圧して高電圧を生成するチャージポンプ部と、前記高電圧が所定の上限電圧値を超えないように前記チャージポンプ部の動作を制御する制御部と、を有する電圧発生回路であって、前記制御部は、ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタを含み、前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に当該ブレークダウンによって前記第１のトランジスタに流れる電流を、前記高電圧の電圧値に対応した検出電流として前記第１のラインに送出する高電圧検出部と、 前記上限電圧値に対応した電流値を有する基準電流を生成する基準電流生成部と、ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタとを含み、前記検出電流が前記基準電流より大なる場合に前記チャージポンプ部を停止させるチャージポンプ制御信号を生成する比較判定部と、を有する。

【0006】

本発明に係る半導体メモリは、複数のメモリセルが配置されているメモリセルアレイと、電源電圧を昇圧して高電圧を生成するチャージポンプ部及び前記高電圧が所定の上限電圧値を超えないように前記チャージポンプ部の動作を制御する制御部を含む電圧発生回路と、データ書込時に前記高電圧に応じた書込電圧を前記メモリセルに印加するドライバと、を有する半導体メモリであって、前記電圧発生回路は、ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタを含み、前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に当該ブレークダウンによって前記第１のトランジスタに流れる電流を、前記高電圧の電圧値に対応した検出電流として前記第１のラインに送出する高電圧検出部と、前記上限電圧値に対応した電流値を有する基準電流を生成する基準電流生成部と、ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタとを含み、前記検出電流が前記基準電流より大なる場合に前記チャージポンプ部を停止させるチャージポンプ制御信号を生成する比較判定部と、を更に含む。

【0007】

本発明に係る電圧制御方法は、電源電圧を昇圧して高電圧を生成するチャージポンプ部と、ソース端に前記高電圧が印加されており、ゲート端に負極性の電圧が印加されており且つドレイン端が第１のラインに接続されている第１のトランジスタと、ドレイン端に前記第１のラインが接続されており且つソース端に前記負極性の電圧が印加されている第２のトランジスタと、ドレイン端に前記高電圧の上限電圧値に対応した基準電流が供給されており且つソース端に前記負極性の電圧が印加されている第３のトランジスタと、を有する電圧発生回路の電圧制御方法であって、前記高電圧が前記第１のトランジスタのブレークダウン電圧を超えた場合に前記第１のトランジスタから前記第１のラインに送出された電流を、前記高電圧の電圧値に対応した検出電流とし、当該検出電流が前記基準電流より大となる期間だけ前記チャージポンプ部を停止せしめる。

【発明の効果】

【0008】

本発明は、チャージポンプ部で生成された高電圧が上限電圧値を超えないようにすべく、この高電圧がブレークダウン電圧を超えた場合に当該ブレークダウンによって流れる電流を検出電流として送出するトランジスタを設け、かかる検出電流が、上限電圧値に対応した基準電流より大となる期間だけチャージポンプ部を停止させている。

【0009】

よって、かかる構成によれば、チャージポンプ部で生成された高電圧自体と基準電圧との大小比較を行う場合に比して、耐圧の低い比較器を用いることができるので、装置の小規模化を図ることが可能となる。

【0010】

また、上記構成によれば、チャージポンプ部で生成された高電圧がトランジスタのブレークダウン電圧を超えている間だけ検出電流の送出が為されるので、かかる高電圧がトランジスタのブレークダウン電圧よりも低い間は検出電流の生成は為されない。よって、チャージポンプ部で生成された高電圧の電圧値の大小に拘わらず、常に検出電流の生成を行う場合に比して消費電力の低下を図ることが可能となる。

【0011】

また、これら検出電流と基準電流との大小比較を行う比較判定部には上記したブレークダウンによって生成された検出電流が流れ込むトランジスタが存在するが、このトランジスタのブレークダウン電圧は、検出電流の送出元のトランジスタのブレークダウン電圧よりも高くなっている。これにより、チャージポンプ部で生成された高電圧が上昇して上限電圧値に到るまでの間、検出電流の送出元のトランジスタの方だけにブレークダウンを生じさせることが可能となる。よって、比較判定部に含まれるトランジスタのブレークダウンに伴う大電流の流入が防止されるので、チャージポンプ部として電流供給能力の低い小規模なものを用いることが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明に係る電圧発生回路が含まれる半導体メモリ１０の概略構成を示すブロック図である。

【図2】電圧発生回路４０の内部構成を示すブロック図である。

【図3】高電圧検出部４２及び比較判定部４４の内部構成を示す回路図である。

【図4】トランジスタＱ１及びＱ３各々のブレークダウン時の電圧・電流特性を示す図である。

【発明を実施するための形態】

【0013】

本発明は、チャージポンプ部（４１）で生成された高電圧（ＨＶ）が所定の上限電圧値（Ｖ_LIM）を超えないように制御するにあたり、この高電圧（ＨＶ）がブレークダウン電圧を超えた場合に限り当該ブレークダウンによって流れる電流を検出電流（Ｉ_dtc）として送出するトランジスタ（Ｑ１）を設け、この検出電流が、上限電圧値に対応した電流値を有する基準電流（Ｉ_ref）より大となる期間だけチャージポンプ部を停止させる。

【実施例】

【0014】

図１は、本発明に係る電圧発生回路が含まれる半導体メモリ１０の概略構成を示すブロック図である。

【0015】

図１において、半導体メモリ１０は例えばフラッシュメモリ等の不揮発性のメモリであり、メモリセルアレイ１、コントローラ２、ロウドライバ３、及びカラムドライバ４を有する。

【0016】

メモリセルアレイ１には、複数のビット線と、各ビット線に交叉した形態で複数のワード線とが並置されており、これらビット線及びワード線による交叉部に、情報データの記憶を為すメモリセル（図示せぬ）が形成されている。

【0017】

コントローラ２は、読出又は書込指令に応じて、読出又は書込アドレスを示すアドレス情報をロウドライバ３に供給すると共に、書込電圧又は読出電圧をメモリセルに印加させるべき書込又は読出アクセス信号をカラムドライバ４に供給する。

【0018】

ロウドライバ３は、コントローラ２から供給された書込又は読出アクセス信号、及びアドレス情報に応じて、メモリセルアレイ１に形成されている一対のワード線を選択して所定の選択電圧を供給する。これにより、かかる選択電圧が供給された一対のワード線に接続されているメモリセルがデータの読出又は書込対象となる。

【0019】

カラムドライバ４は、コントローラ２から供給された読出アクセス信号に応じて、データ読出用の読出電圧をメモリセルアレイ１のビット線に印加する。また、カラムドライバ４には、情報データをメモリセルに書き込む為の高電圧ＨＶを発生する電圧発生回路４０が搭載されている。カラムドライバ４は、コントローラ２から供給された書込アクセス信号に応じて、電圧発生回路４０で生成された高電圧ＨＶに基づき情報データに対応した書込電圧を生成し、これをメモリセルアレイ１のビット線を介してメモリセルに印加する。

【0020】

図２は、電圧発生回路４０の内部構成を示すブロック図である。

【0021】

図２に示すように、電圧発生回路４０は、チャージポンプ部４１と、高電圧検出部４２、シフト電圧生成部４３、比較判定部４４及び基準電流生成部４５からなる制御部と、を有する。

【0022】

チャージポンプ部４１は、複数のコンデンサ及びスイッチング素子（図示せぬ）からなり、比較判定部４４から供給されたチャージポンプ制御信号ＣＰ_ENが論理レベル「１」を表す場合に限り、以下の如きチャージポンプ動作を行う。すなわち、チャージポンプ部４１内では、上記したコンデンサの一端に論理回路用の電源電圧ＶＤＤを印加させてこれを充電し、引き続きコンデンサの他端に電源電圧ＶＤＤを印加することによりコンデンサを放電させる。かかる充電及び放電動作を繰り返し実行することにより、上記コンデンサの一端の電圧が上昇し、電源電圧ＶＤＤよりも高い電圧に到る。一方、比較判定部４４から、上記したチャージポンプ動作の停止を促す論理レベル「０」のチャージポンプ制御信号ＣＰ_ENが供給された場合、チャージポンプ部４１は、このチャージポンプ動作を停止する。よって、この間、上記コンデンサの一端上の電圧が徐々に低下して行く。

【0023】

チャージポンプ部４１は、上記したコンデンサの一端上の電圧を高電圧ＨＶとして出力すると共に、これを高電圧検出部４２に供給する。

【0024】

シフト電圧生成部４３は、所定の負極性のシフト電圧（−Ｖｔ）を生成しこれを高電圧検出部４２及び比較判定部４４に供給する。尚、シフト電圧（−Ｖｔ）は、例えば−０．７〜−０．９ボルトである。

【0025】

高電圧検出部４２は、かかる高電圧ＨＶが上限電圧値Ｖ_LIMよりも低い所定電圧、つまり、後述するトランジスタのブレークダウン電圧よりも大となった場合にだけ、その高電圧ＨＶに対応した電流値を有する検出電流Ｉ_dtcを生成し、これを比較判定部４４に供給する。

【0026】

基準電流生成部４５は、チャージポンプ部４１で生成された高電圧ＨＶの上限電圧値Ｖ_LIMに対応した電流量の基準電流Ｉ_refを生成し、これを比較判定部４４に送出する。

【0027】

比較判定部４４は、上記した検出電流Ｉ_dtcと、基準電流Ｉ_refとの大小比較を行い、検出電流Ｉ_dtcの方が大なる場合にはチャージポンプ動作を停止させるべき論理レベル「０」のチャージポンプ制御信号ＣＰ_ENをチャージポンプ部４１に供給する。一方、基準電流Ｉ_refが検出電流Ｉ_dtc以上の電流値を有する場合には、比較判定部４４は、チャージポンプ動作を促す論理レベル「１」のチャージポンプ制御信号ＣＰ_ENをチャージポンプ部４１に供給する。

【0028】

よって、上記した高電圧検出部４２、シフト電圧生成部４３、比較判定部４４及び基準電流生成部４５からなる制御部は、上記した高電圧ＨＶが上限電圧値Ｖ_LIMより低い場合にはチャージポンプ動作を実施させる一方、この高電圧ＨＶが上限電圧値Ｖ_LIMより高い場合にはチャージポンプ動作を停止させるべくチャージポンプ部４１を制御する。このような構成により、電圧発生回路４０は、上限電圧値Ｖ_LIMを超えない程度に高電圧の状態を維持させた高電圧ＨＶを生成するのである。

【0029】

ここで、図２に示す電圧発生回路４０では、高電圧検出部４２及び比較判定部４４として、図３に示す如き回路構成を採用している。

【0030】

図３において、高電圧検出部４２は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＱ１からなる。トランジスタＱ１のソース端子には上記したチャージポンプ部４１で生成された高電圧ＨＶが印加されており、そのゲート端子には上記したシフト電圧生成部４３で生成された負極性のシフト電圧（−Ｖｔ）が印加されている。また、トランジスタＱ１のバルク端子とドレイン端子とが互いにラインＬ１に接続されている。かかる構成により、高電圧検出部４２は、上記した検出電流Ｉ_dtcをラインＬ１を介して比較判定部４４に供給する。尚、トランジスタＱ１は、そのソース端子に印加された高電圧ＨＶが、ゲート端子に印加されているシフト電圧（−Ｖｔ）を基準としたブレークダウン電圧以上になるとブレークダウンするように構築されている。この際、トランジスタＱ１のブレークダウン電圧は、高電圧ＨＶの上限電圧である上限電圧値Ｖ_LIMよりも低い。

【0031】

比較判定部４４は、ｎチャネルＭＯＳ型のトランジスタＱ２〜Ｑ５及びｐチャネルＭＯＳ型のトランジスタＱ６、Ｑ７を含む電流検出回路ＣＤと、比較器ＣＭと、からなる。

【0032】

電流検出回路ＣＤにおいて、トランジスタＱ２のソース端子とトランジスタＱ３のドレイン端子とが互いに上記ラインＬ１に接続されている。トランジスタＱ３のバルク端子及びソース端子には、上記したシフト電圧（−Ｖｔ）が印加されており、そのゲート端子はラインＬ２を介してトランジスタＱ２のドレイン端子、トランジスタＱ６のドレイン端子、及び比較器ＣＭの非反転入力端子に接続されている。トランジスタＱ４のソース端子はラインＬ３を介してトランジスタＱ５のドレイン端子に接続されている。尚、基準電流生成部４５から送出された基準電流Ｉ_refは、かかるラインＬ３を介してトランジスタＱ４のソース端子及びトランジスタＱ５のドレイン端子に供給される。トランジスタＱ５のバルク端子及びソース端子には、上記したシフト電圧（−Ｖｔ）が印加されており、そのゲート端子は、ラインＬ４を介してトランジスタＱ２及びＱ４各々のゲート端子、Ｑ２のドレイン端子、トランジスタＱ５のドレイン端子、及び比較器ＣＭの反転入力端子に夫々接続されている。トランジスタＱ６及びＱ７各々のゲート端子には接地電圧ＧＮＤが印加されており、各ソース端子には電源電圧ＶＤＤが印加されている。

【0033】

かかる構成により、電流検出回路ＣＤのラインＬ２には、高電圧検出部４２から供給された検出電流Ｉ_dtcに対応した電圧値を有する検出電圧Ｖ１が生成される。また、電流検出回路ＣＤのラインＬ４には、上記基準電流Ｉ_refに対応した電圧値を有する基準電圧Ｖ２が生成される。電流検出回路ＣＤは、これら検出電圧Ｖ１及び基準電圧Ｖ２を比較器ＣＭに供給する。

【0034】

比較器ＣＭは、検出電圧Ｖ１と基準電圧Ｖ２との大小比較を行い、検出電圧Ｖ１の方が大なる場合にはチャージポンプ動作を停止させるべき論理レベル「０」のチャージポンプ制御信号ＣＰ_ENを生成しこれをチャージポンプ部４１に供給する。一方、基準電圧Ｖ２が検出電圧Ｖ１以上の電流値を有する場合には、比較器ＣＭは、チャージポンプ動作を促す論理レベル「１」のチャージポンプ制御信号ＣＰ_ENを生成し、これをチャージポンプ部４１に供給する。

【0035】

以下に、図３に示す構成による詳細な内部動作について説明する。

【0036】

先ず、トランジスタＱ６のゲート端子には接地電圧ＧＮＤが固定供給されているので、このトランジスタＱ６はオン状態固定となる。よって、かかるトランジスタＱ６を介して電源電圧ＶＤＤがトランジスタＱ３のゲート端子に固定供給され、このトランジスタＱ３もオン状態固定となる。

【0037】

ここで、上記した高電圧ＨＶの印加に伴いトランジスタＱ１のソース・バルク間電圧が、そのゲート端子に印加されているシフト電圧（−Ｖｔ）を基準としたトランジスタＱ１のブレークダウン電圧以上になると、このトランジスタＱ１がブレークダウンする。かかるブレークダウンによって、トランジスタＱ１は、図４の実線に示す如く、上記高電圧ＨＶに対応した検出電流Ｉ_dtcの生成を開始し、これをラインＬ１上に送出する。この際、かかる検出電流Ｉ_dtcはトランジスタＱ４に流れ込み、検出電流Ｉ_dtcに対応した電圧値の検出電圧Ｖ１が比較器ＣＭに供給される。その後、チャージポンプ部４１のチャージポンプ動作によって高電圧ＨＶが増加すると、それに伴い検出電流Ｉ_dtcも図４に示すように増加して行く。よって、かかる検出電流Ｉ_dtcの上昇に従って検出電圧Ｖ１も増加する。この際、検出電流Ｉ_dtcが図４の破線に示す如き基準電流Ｉ_ref以上になると、比較器ＣＭは、論理レベル「０」のチャージポンプ制御信号ＣＰ_ENをチャージポンプ部４１に供給することによりチャージポンプ動作を停止させる。

【0038】

以上の如く、図３に示す比較判定部４４では、チャージポンプ部４１から送出された高電圧ＨＶを高電圧検出部４２で電流に変換して得られた検出電流Ｉ_dtcと、基準電流Ｉ_refとの大小比較によりチャージポンプ部４１の動作及び停止を制御するようにしている。

【0039】

よって、図３に示す構成によれば、チャージポンプ部４１で生成された高電圧ＨＶ自体と基準電圧との大小比較を行う場合に比して、耐圧の低い比較器を用いることができるので、装置の小規模化を図ることが可能となる。

【0040】

また、図３に示す高電圧検出部４２では、高電圧ＨＶがトランジスタＱ１のブレークダウン電圧を超えた場合にだけ、高電圧ＨＶに対応した検出電流Ｉ_dtcを生成するようにしている。よって、チャージポンプ部４１で生成された高電圧ＨＶがトランジスタＱ１のブレークダウン電圧よりも低い場合には、高電圧検出部４２において検出電流Ｉ_dtcの生成は為されないので、消費電力の低下を図ることが可能となる。

【0041】

尚、図３に示す構成によると、チャージポンプ部４１で生成された高電圧ＨＶは、トランジスタＱ１を介して電流検出回路ＣＤのトランジスタＱ３にも印加され、このトランジスタＱ１から送出された検出電流Ｉ_dtcがトランジスタＱ３に流れ込む。ここで、トランジスタＱ３のゲート端子には正極性の電圧が印加されている一方、トランジスタＱ１のゲート端子には、ブレークダウン電圧を低電圧側にシフトさせるべく負極性のシフト電圧（−Ｖｔ）が印加されている。これにより、トランジスタＱ１のブレークダウン電圧は、トランジスタＱ３のブレークダウン電圧よりも低くなる。よって、図４の実線に示す如きトランジスタＱ１におけるブレークダウン発生後の高電圧ＨＶに対する検出電流Ｉ_dtcの増加特性は、図４の一点鎖線にて示す如きトランジスタＱ３の増加特性をシフト電圧（−Ｖｔ）の分だけ低電圧側にシフトしたものとなる。

【0042】

従って、図４に示す如く、この高電圧ＨＶが上限電圧値Ｖ_LIMに到るまでの間、トランジスタＱ１及びＱ３の内のＱ１だけにブレークダウンを生じさせることが可能となる。これにより、トランジスタＱ３のブレークダウンに伴う大電流の流入が防止されるので、チャージポンプ部４１として電流供給能力の低い小規模なものを用いることが可能となる。

【0043】

また、図３に示す一例では、高電圧検出部４２は、単一のｐチャネルＭＯＳ型のトランジスタＱ１で構成されているが、ｎチャネルＭＯＳ型のトランジスタを採用しても良い。また、高電圧検出部４２としては、ｐチャネル又はｎチャネルＭＯＳ型のトランジスタＱ１を直列又は並列に複数個接続したものを採用しても良い。

【符号の説明】

【0044】

４０ 電圧発生回路
４１ チャージポンプ部
４２ 高電圧検出部
４３ シフト電圧生成部
４４ 比較判定部
４５ 基準電流生成部
ＣＤ 電流検出回路
ＣＭ 比較器
Ｑ１〜Ｑ７ トランジスタ

【図1】

【図2】

【図3】

【図4】