特許 6045636 トンネル電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6045636

(24)【登録日】2016年11月25日

(45)【発行日】2016年12月14日

(54)【発明の名称】トンネル電界効果トランジスタ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20161206BHJP

   H01L 29/78 20060101ALI20161206BHJP

   H01L 29/66 20060101ALI20161206BHJP

【ＦＩ】

   H01L29/78 301J

   H01L29/78 301B

   H01L29/78 301H

   H01L29/66 T

【請求項の数】18

【全頁数】11

(21)【出願番号】特願2015-108813(P2015-108813)

(22)【出願日】2015年5月28日

(62)【分割の表示】特願2013-543189(P2013-543189)の分割

【原出願日】2011年11月22日

(65)【公開番号】特開2015-213175(P2015-213175A)

(43)【公開日】2015年11月26日

【審査請求日】2015年6月26日

(31)【優先権主張番号】12/972,057

(32)【優先日】2010年12月17日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】チュ−クン、ベンジャミン

(72)【発明者】

【氏名】デューイ、ギルバート

(72)【発明者】

【氏名】ラドサヴィジェヴィック、マルコ

(72)【発明者】

【氏名】ムカルジー、ニロイ

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００８−０７２１０４（ＪＰ，Ａ）

【文献】 特開２００８−２５２０８６（ＪＰ，Ａ）

【文献】 特開２００８−０２１９７０（ＪＰ，Ａ）

【文献】 国際公開第２００８／１４６１５７（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１０／０１６３８４５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／００７３６４１（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０１７８６５０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／００２６５５３（ＵＳ，Ａ１）

【文献】 Han Zhao et al.，In0.7Ga0.3As Tunneling Field-Effect Transistors With an Ion of 50 μA / μm and a Subthreshold Swing，IEEE Electron Device Letters，２０１０年１０月１８日，Volume:31 , Issue: 12，pp. 1392 - pp. 1394

【文献】 D.K.Mohata et al.,，Implications of Record Peak Current Density In0.53Ga0.47As Esaki Tunnel Diode on Tunnel FET Logic Applications，IEEE，米国，DRC，２０１０年 ６月，103-104

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／６６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

ソース構造と、
複数の層から形成され前記ソース構造に隣接する遷移層と、
前記遷移層に隣接する真性チャネル層と、
前記真性チャネル層に隣接するドレイン構造と
を備え、
前記複数の層における第１の層は、前記ソース構造に隣接してヘテロ接合を形成し、
前記複数の層における第２の層は、前記真性チャネル層に隣接してヘテロ接合を形成し、
前記第１の層は、前記第２の層を前記ソース構造から分離させ、
前記第２の層は、前記第１の層を前記真性チャネル層から分離させ、
前記遷移層は、
前記第１の層および前記第２の層の間のヘテロ接合を有し、
前記ソース構造および前記真性チャネル層の間に形成され得る、伝導帯の不連続部分の不連続性を、前記複数の層、および、複数の前記ヘテロ接合によって小さくする、トンネル電界効果トランジスタ。

【請求項2】

前記ソース構造は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１に記載のトンネル電界効果トランジスタ。

【請求項3】

前記ソース構造はガリウム／ヒ素／アンチモン合金である、請求項２に記載のトンネル電界効果トランジスタ。

【請求項4】

前記ソース構造はインジウム／ガリウム／ヒ素合金である、請求項２に記載のトンネル電界効果トランジスタ。

【請求項5】

前記第１の層および前記第２の層の少なくとも一方は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１から４のいずれか１項に記載のトンネル電界効果トランジスタ。

【請求項6】

前記第１の層および前記第２の層の少なくとも一方はヒ化インジウムである、請求項５に記載のトンネル電界効果トランジスタ。

【請求項7】

前記第１の層および前記第２の層の少なくとも一方はインジウム／ガリウム／ヒ素合金である、請求項５に記載のトンネル電界効果トランジスタ。

【請求項8】

前記真性チャネル層は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１から７のいずれか１項に記載のトンネル電界効果トランジスタ。

【請求項9】

前記真性チャネル層はリン化インジウムである、請求項２から８のいずれか１項に記載のトンネル電界効果トランジスタ。

【請求項10】

プロセッサと、
前記プロセッサとデータ通信を行うメモリデバイスと
を備え、
前記プロセッサおよび前記メモリデバイスのうち少なくとも一方が、１以上のトンネル電界効果トランジスタを有し、
前記１以上のトンネル電界効果トランジスタは、
ソース構造と、
複数の層から形成され前記ソース構造に隣接する遷移層と、
前記遷移層に隣接する真性チャネル層と、
前記真性チャネル層に隣接するドレイン構造と
を含み、
前記複数の層における第１の層は、前記ソース構造に隣接してヘテロ接合を形成し、
前記複数の層における第２の層は、前記真性チャネル層に隣接してヘテロ接合を形成し、
前記第１の層は、前記第２の層を前記ソース構造から分離させ、
前記第２の層は、前記第１の層を前記真性チャネル層から分離させ、
前記遷移層は、
前記第１の層および前記第２の層の間のヘテロ接合を有し、
前記ソース構造および前記真性チャネル層の間に形成され得る、伝導帯の不連続部分の不連続性を、前記複数の層、および、複数の前記ヘテロ接合によって小さくする、電子システム。

【請求項11】

前記ソース構造は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１０に記載の電子システム。

【請求項12】

前記ソース構造はガリウム／ヒ素／アンチモン合金である、請求項１１に記載の電子システム。

【請求項13】

前記ソース構造はインジウム／ガリウム／ヒ素合金である、請求項１１に記載の電子システム。

【請求項14】

前記第１の層および前記第２の層の少なくとも一方は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１０から１３のいずれか１項に記載の電子システム。

【請求項15】

前記第１の層および前記第２の層の少なくとも一方はヒ化インジウムである、請求項１４に記載の電子システム。

【請求項16】

前記第１の層および前記第２の層の少なくとも一方はインジウム／ガリウム／ヒ素合金である、請求項１４に記載の電子システム。

【請求項17】

前記真性チャネル層は、アルミ、アンチモン、ヒ化物、ガリウム、インジウム、窒素、またはリンの合金である、請求項１０から１６のいずれか１項に記載の電子システム。

【請求項18】

前記真性チャネル層はリン化インジウムである、請求項１１から１７のいずれか１項に記載の電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本願発明の実施形態は一般的に、マイクロ電子デバイスの製造の分野に関し、より詳細には、トンネル電界効果トランジスタの製造に関する。

【図面の簡単な説明】

【0002】

本開示の主題は、本明細書の最終部分に示される請求項に詳細に説明される。本開示に係る当該特徴、および他の特徴は、添付の図面を参照して示される以下の説明および請求項からよりよく理解されるであろう。添付の図面は本開示に係る実施形態のうちいくつかのみを示し、よって、本開示を限定するものとして解釈されるべきではない。本開示の利点がより容易に理解されるよう、添付の図面を用いて、特定的な特徴および詳細を用いて本開示の説明を行う。

【図1a】図１ａは、従来から公知のトンネル電界効果トランジスタの概略を示す。

【図1b】図１ｂは、従来から公知の、「オフ」状態にある図１ａのトンネル電界効果トランジスタの一般的なグラフを示す。

【図1c】図１ｃは、従来から公知の、「オン」状態にある図１ａのトンネル電界効果トランジスタの一般的なグラフを示す。

【図2】図２は、本願発明の実施形態に係るトンネル電界効果トランジスタの概略を示す。

【図3】図３は、本願発明の実施形態に係る、「オフ」状態にある図２のトンネル電界効果トランジスタのグラフを示す。

【図4】図４は、本願発明の実施形態に係る、「オン」状態にある図２のトンネル電界効果トランジスタのグラフを示す。

【図5】図５は、遷移層に近接して不連続部分が存在する、図２のトンネル電界効果トランジスタの伝導帯のグラフを示す。

【図6】図６は、本願発明の実施形態に係る、複数の層からなる遷移層との不連続部分の平坦化の概略を示す。

【図7】図７は、本願発明の実施形態に係る、携帯電子デバイスの実施形態を示す。

【図8】図８は、本願発明の実施形態に係る、コンピュータシステムの実施形態を示す。

【図9】図９は、本願発明の実施形態に係る、電子システムのブロック図を示す。

【発明を実施するための形態】

【0003】

以下の詳細な説明において、本願発明を実施することの出来る特定的な実施形態を例示する添付の図面を参照する。これらの実施形態は、当業者が本願発明を実施することが出来るよう十分に詳細に説明される。様々な実施形態は互いに異なるかもしれないが、必ずしも互いに排他的であるとは限らない。例えば、本明細書である実施形態と関連して説明される特定の特徴、構造または特性は、本願発明の精神および態様から逸脱することなく、他の実施形態において実施され得る。さらに、開示される各実施形態に含まれる個々の要素の位置または配置は、本願発明の思想および態様から逸脱することなく変更されてもよい。よって以下の詳細な説明は、本願発明を限定するものとして解釈されるべきではなく、本願発明の態様は、適切に解釈される添付の請求項および、添付の請求項が述べるものの同等物の範囲全体によってのみ定められる。複数の図面間で同様の符号は同一のまたは同様の要素および機能性を示し、図面に示される要素は、必ずしも互いに縮尺通りには描かれておらず、むしろ、本願発明の文脈において各要素をより容易に理解することが出来るよう、それら要素は、拡大または縮小して描かれていることもある。

【0004】

本願発明の実施形態は一般的に、マイクロ電子トランジスタの製造の分野に関し、より詳細には、トンネル電界効果トランジスタの製造に関する。当該トンネル電界効果トランジスタはオフ電流レベルの増加を伴うことなく改善されたオン電流レベルを有し、このことは、トンネル電界効果トランジスタのソース構造と真性チャネルとの間に遷移層を追加的に形成することにより実現し得る。

【0005】

図１ａは、従来から公知のトンネル電界効果トランジスタの概略を示し、図１ｂおよび１ｃは、当該従来から公知のトンネル電界効果トランジスタの理想的な動作を示すグラフである。図１ａに示すように、トンネル電界効果トランジスタ１００は、ソース構造１１０、ドレイン構造１２０、真性チャネル１３０、およびゲート１４０を備えてよい。ソース構造１１０とドレイン構造１２０は真性チャネル１３０により分け隔てられ、ゲート１４０は真性チャネル１３０に隣接して形成される。図１ａおよび１ｂを参照すると、トンネル電界効果トランジスタ１００が「オフ」状態にあるとき、ドレイン構造１２０にかかる電圧（「Ｖｄ」）は正であってよく、ゲート１４０にかかる電圧（「Ｖｇ」）は実質的にゼロであってよい。この「オフ」状態において、電子はソース構造１１０とドレイン構造１２０との間で真性チャネル１３０を流れない。図１ｃに示すように、トランジスタが「オン」状態にあるとき、ドレイン１２０にかかる電圧（「Ｖｄ」）は正であり、ゲート１４０にかかる電圧（「Ｖｇ」）は正である。この「オン」状態において、ゲート１４０にかかる電圧（「Ｖｇ」）によってバンドギャップ（「Ｂｓ」）と相対的に真性チャネル１３０のバンドギャップ（「Ｂｃ」）がシフトし、電子が流れることが可能となるので、電子は、ソース構造１１０とドレイン構造１２０との間で真性チャネル１３０を通って流れる（矢印１５０で示す）。

【0006】

当業者には理解いただけるように、トンネル電界効果トランジスタは、従来のメタルオンシリコン電界効果トランジスタ（ＭＯＳＦＥＴ）よりも高いオン電流／オフ電流を実現するのに用いることが出来る。トンネル電界効果トランジスタは、動作電圧および電力が低い適用例において必要とされるよりさらに低いオフ電流およびより急な閾値下の勾配を実現することが出来る。しかしオン電流を高く維持するのは困難である。

【0007】

オン電流を増加させる１つの方法としては、より低いバンドギャップの、より低い有効質量のシステムを採用する方法がある。このことによりオン電流が増加するかもしれないが、オフ状態電流がリークの増加の犠牲となる。

【0008】

トンネル電界効果トランジスタ１００において、オン電流（「Ｉ_ｏｎ」）およびオフ電流（「Ｉ_ｏｆｆ」）は、従来のメタルオンシリコン電界効果トランジスタ（「ＭＯＳＦＥＴ」）とは異なるパラメータに依存している。トンネル電界効果トランジスタ１００のオン電流は、キャリア（つまり、電子またはホール）の有効質量、ソース構造１１０と真性チャネル１３０との間の接合における電場、および有効バンドギャップ（ｎ型トンネル電界効果トランジスタに関しては真性チャネル１３０の伝導帯（「Ｅｃ」）とソース構造の価電子帯（「Ｅｖ」）との間の、またはチャネルの価電子帯（「Ｅｖ」）からソースの伝導帯（Ｅｃ）との間のエネルギーの差）によって決まる。オフ電流「Ｉ_ｏｆｆ」は、ソース構造１１０からドレイン構造１２０へ、およびドレイン構造１２０からソース構造１１０へのキャリアの逆注入、アバランチキャリア形成（ａｖａｌａｎｃｈｅ ｃａｒｒｉｅｒ ｃｒｅａｔｉｏｎ）、および追加的なキャリアの生成によって決まる。理想的なトンネル電界効果トランジスタでは、図１ａおよび１ｂに示されるようなエネルギーバンド図が示すように、小さなバンドギャップソース（「Ｂｓ」）および大きなバンドギャップチャネル（「Ｂｃ」）が用いられる。

【0009】

さらに、どのような材料を選択するかが、トンネル電界効果トランジスタのオン電流およびオフ電流に影響を与える。表１は、２つのＩＩＩ−Ｖトンネル電界効果トランジスタのパラメータをまとめて示す。表１の最初の例は、ガリウム（「Ｇａ」）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）の合金（「ＧａＡｓＳｂ」）から製造されたソース構造１１０、およびリン化インジウム（「ＩｎＰ」）から形成された真性チャネル１３０を有する。リン化インジウムを用いて大きなバンドギャップ（「Ｂｃ」）のチャネルを形成すると、有効バンドギャップはおよそ０．５４ｅＶまでに制限される。より小さな有効バンドギャップを実現するには、リン化インジウム真性チャネル１３０を、インジウム（Ｉｎ）、ガリウム（Ｇａ）、およびヒ素（Ａｓ）の合金（「ＩｎＧａＡｓ」）などのより小さなバンドギャップのシステムと置き換えてもよい。しかし、そうすることによってＩ_ｏｆｆが犠牲となる。

【表1】

【0010】

図２は本願発明の一実施形態を示す。本実施形態において、遷移層２１０は、ソース構造１１０と真性チャネル１３０との間に形成されてもよく、かつ、ソース構造１１０および真性チャネル１３０から分け隔てられてもよく、このようにしてトンネル電界効果トランジスタ２００が形成される（ソース構造１１０とドレイン構造１３０との間の接続は示されていない）。遷移層２１０は、オフ電流には無視できる程度の影響しか与えず、オン電流を効果的に増加させられる。

【0011】

一実施形態において、トンネル電界効果トランジスタ２００は、化学元素の周期表のグループＩＩＩ、ＩＶ、およびＶに含まれる半導体元素から形成されてよい。それら元素の例としては、アルミ、アンチモン、ヒ化物、ガリウム、ゲルマニウム、すず、インジウム、窒素、シリコン、およびリンが挙げられるが、これらに限定されない。本願発明の一実施形態において、ソース構造１１０はガリウム／ヒ素／アンチモン合金（ＧａＡｓＳｂ）であってよく、遷移層２１０はヒ化インジウム（ＩｎＡｓ）であってよく、真性チャネル１３０はリン化インジウム（ＩｎＰ）であってよい。本願発明の他の実施形態において、ソース構造１１０はガリウム／ヒ素／アンチモン（ＧａＡｓＳｂ）合金であってよく、遷移層２１０はインジウムガリウムヒ素合金（ＩｎＧａＡｓ）であってよく、真性チャネル１３０はリン化インジウム（ＩｎＰ）であってよい。本願発明のさらに他の実施形態において、ソース構造１１０はインジウム／ガリウム／ヒ素合金（ＩｎＧａＡｓ）であってよく、遷移層２１０はヒ化インジウム（ＩｎＡｓ）であってよく、真性チャネル１３０はリン化インジウム（ＩｎＰ）であってよい。本願発明のさらに他の実施形態において、ソース構造１１０はインジウム／ガリウム／ヒ素合金（ＩｎＧａＡｓ）であってよく、遷移層２１０も、ソース構造１１０のインジウム／ガリウム／ヒ素合金（ＩｎＧａＡｓ）よりもインジウム含有量が高いインジウム／ガリウム／ヒ素合金（ＩｎＧａＡｓ）であってよく、真性チャネル１３０はリン化インジウム（ＩｎＰ）であってよい。ソース構造１１０、遷移層２１０、および真性チャネル１３０の合金の成分のそれぞれは、各合金内の他の成分に対する相対的原子濃度が適切なものであることが理解されるであろう。

【0012】

遷移層２１０は単一の層であっても、複数の層であってもよい。さらに、遷移層２１０は、欠陥を防ぐべく遷移層２１０がソース構造１１０および真性チャネル１３０のいずれかと格子整合する必要がないよう、十分に厚さが薄い。加えて、遷移層２１０は、当業者には理解されるように、ドープされてもよい。

【0013】

図３および４は、オフ状態（図３）およびオン状態（図４）にあるトンネル電界効果トランジスタ２００の実施形態を示す。一般的なオフ状態のメカニズムは、図１ｂのトンネル電界効果トランジスタ１００に関して説明したものと同様であり、一般的なオン状態のメカニズムは、図１ｃのトンネル電界効果トランジスタ１００に関して説明したものと同様である。なお、図３および４に含まれる遷移層２１０は、その厚さを特定の値に限定するものではない。むしろ、遷移層２１０は、その位置が明確にされるよう示されている。図３および４に示す一実施形態において、ソース層は、ガリウム／ヒ素／アンチモン（ＧａＡｓＳｂ）合金であってよく、遷移層はインジウムガリウムヒ素合金（ＩｎＧａＡｓ）であってよく、真性チャネルはリン化インジウム（ＩｎＰ）であってよい。この場合、ソース層および遷移層はチャネルに対し格子整合している。

【0014】

図５に示すように、不連続部分３００が遷移層２１０に近接する伝導帯（「Ｅｃ」）に形成される（図２を参照）。不連続部分３００がキャリアを捕捉し得、このことは、当業者であれば理解されるように、トンネル電界効果トランジスタ２００の信頼性に悪影響を及ぼす（図２を参照）。

【0015】

追加のヘテロ接合を設けることにより、不連続部分３００の顕著さを低減出来ることがわかっている。当業者には理解されるように、ヘテロ接合は、異なる結晶性半導体および不均等なバンドギャップの２層または２領域間において形成されるインタフェースである。図６に示すように、遷移層２１０（図２を参照）は、第１遷移層２１０ａおよび第２遷移層２１０ｂの２つの層によって形成されてよい。ソース構造１１０に当接する第１遷移層２１０ａは、第１ヘテロ接合２２０を形成する。第１遷移層２１０ａに当接する第２遷移層２１０ｂは、第２ヘテロ接合２３０を形成する。第２遷移層２１０ｂに当接する真性チャネル１３０は、第３ヘテロ接合２４０を形成する。複数の遷移層（例えば、第１遷移層２１０ａおよび第２遷移層２１０ｂ）、および複数のヘテロ接合（例えば、第１ヘテロ接合２２０、第２ヘテロ接合２３０、および第３ヘテロ接合２４０）を形成することにより、不連続部分の不連続性が軽減され、キャリアが、常温で熱運動化するか、または不連続部分から抜け出すのに必要なエネルギーを、形成される電場から得ることが可能となる程度に不連続部分３００が小さくなる。このことは当業者には理解されるであろう。さらに、図６には２つの遷移層が示されているが、遷移層２１０の形成には任意の適切な数の層が用いられてよいことも理解されるであろう。

【0016】

本明細書では、トンネル電界効果トランジスタ２００を製造するのに用いられる方法は詳細には説明していないが、当技術分野では周知であることが理解されるであろう。当該方法の例としては、分子線エピタキシー、リソグラフィー、エッチング、薄膜蒸着、化学蒸着、物理的気相成長法、原子層堆積、平坦化（化学機械研磨（ＣＭＰ）など）、拡散、メトロロジ（ｍｅｔｒｏｌｏｇｙ）、犠牲層の利用、エッチング停止層の利用、平坦化ストップ層の利用、および／またはマイクロ電子部品の製造に関わる他の技術が挙げられる。

【0017】

当業者であれば、トンネル電界効果トランジスタ２００を、マイクロプロセッサ、特定用途向け集積回路、チップセット、およびメモリデバイスを含むがこれらに限定されない様々な集積回路および装置で用い得ることを理解されよう。

【0018】

図７は、携帯電話、パーソナルデータアシスタント（ＰＤＡ）、デジタルメディアプレーヤーなどの携帯デバイス５１０の実施形態を示す。携帯デバイス５１０は筐体５３０内に基板５２０を備えてよい。基板５２０は、中央処理ユニット（ＣＰＵ）、チップセット、グラフィックスプロセッサ、ＡＳＩＣ、または他の命令／データ処理装置などのマイクロプロセッサ５４０、および本明細書で説明されるように、完全に、または部分的に取り除かれたブロッキング層部分を有する１以上のメモリセルを有する１以上のメモリデバイス５５０を含む様々な電子コンポーネントが電気的に接続されている。基板５２０は、キーパッド５６０などの入力デバイス、およびＬＣＤディスプレイ５７０などのディスプレイ装置を含む様々な周辺機器へ取り付けられてよい。

【0019】

図８はコンピュータシステム６１０の実施形態を示す。コンピュータシステム６１０は筐体６３０内に、基板またはマザーボード６２０を備えてよい。マザーボード６２０は、中央処理ユニット（ＣＰＵ）、チップセット、グラフィックスプロセッサ、ＡＳＩＣ、または他の命令／データ処理装置などのマイクロプロセッサ６４０、およびＢＩＯＳチップ、ソリッドステートドライブなどを含むがこれらに限定されない１以上のメモリデバイス６５０を含む、様々な電子コンポーネントが電気的に接続されている。マイクロプロセッサ６４０および／またはメモリデバイス６５０は、上述したように、ソース構造と真性チャネルとの間に遷移層を有する１以上のトンネル電界効果トランジスタを有してよい。基板またはマザーボード６２０は、キーボード６６０および／またはマウス６７０などの入力デバイス、およびモニタ６８０などのディスプレイ装置を含む様々な周辺機器へ取り付けられてよい。

【0020】

図９は電子システム７００のブロック図を示す。電子システム７００は、例えば、図７の携帯システム５１０、図８のコンピュータシステム６１０、プロセス制御システム、またはプロセッサおよび関連付けられたメモリを用いる他のシステムに対応し得る。電子システム７００は、（プロセッサコア７０４および制御ユニット７０６を有する）マイクロプロセッサ７０２、メモリデバイス７０８、および入出力デバイス７１０を有してよい（当然ながら電子システム７００は、様々な実施形態において、複数のプロセッサ、制御ユニット、メモリデバイスユニット、および／または入出力デバイスを有してよい）。一実施形態において、電子システム７００は、プロセッサ７０４によってデータに対し行われる動作、およびプロセッサ７０４、メモリデバイス７０８、および入出力デバイス７１０の間の他のトランザクションを定める一式の指示を有してよい。制御ユニット７０６は、指示をメモリデバイス７０８から受け取らせ、実行させるようにする一式の動作を繰り返すことにより、プロセッサ７０４とメモリデバイス７０８と入出力デバイス７１０との間の動作の調整を行う。メモリデバイス７０８は、ワード線方向へ完全に、または部分的に取り除かれたブロッキング層部分を有する１以上のマイクロ電子セルを有するフラッシュメモリを含んでよい。

【0021】

本願発明は、図１ａ〜９に示される特定の適用例に必ずしも限定されない。当業者に理解されるように本願発明は、他のトランジスタデバイスおよび適用例に用いることが出来る。

【0022】

描画、ブロック図、フローチャート、および／または例を用いて装置および／またはプロセスの様々な実施形態を詳細に説明してきた。描画、ブロック図、フローチャート、および／または例は１以上の機能および／または動作を伴っており、当業者であれば、描画、ブロック図、フローチャート、および／または例に含まれる各機能および／または動作は、個別に、および／またはまとめて、幅広いハードウェア、ソフトウェア、ファームウェア、または実質的にこれらのどのような組み合わせを用いても実施することが可能である。

【0023】

説明された本願発明は場合によっては、異なるコンポーネント内に包含される、またはそれらに接続される異なるコンポーネントを示すことがある。そのような描画は単に例示的であり、同一の機能性を実現すべく多くの代替的な構造を実施することが可能であることが理解されよう。概念的な意味において、同一の機能性を実現するコンポーネントの配置は、所望される機能性が実現されるように効果的に「関連付けられる」。よって、特定の機能性を実現すべく組み合させられた任意の２つのコンポーネントは、構造または介在するコンポーネントに関わらず所望される機能性が実現されるよう、互いに「関連付けられている」ものとして見なすことが出来る。同様に、そのように関連付けられた任意の２つのコンポーネントは、所望される機能性を実現すべく互いに「動作可能に接続された」か、または「動作可能に結合された」ものとして見なすことが出来、そのように関連付けられることが出来る任意の２つのコンポーネントは、所望される機能性を実現すべく互いに「動作可能に結合可能である」ものとして見なすことも出来る。動作可能に結合可能なものの特定的な例としては、物理的に嵌合可能な、および／または物理的に相互作用するコンポーネント、および／または無線で相互作用可能な、および／または無線で相互作用するコンポーネント、および／または論理的に相互作用する、および／または論理的に相互作用可能なコンポーネントが含まれ、またこれらに限定されない。

【0024】

当業者であれば本明細書で用いる用語、特に請求項で用いる用語は、一般的に「オープンな」用語であることを理解されよう。一般的に、「含んだ」または「含む」といった用語は「含んでいるが限定されない」または「含むが限定されない」といったことを意味するものとして解釈されるべきである。さらに、「有する」といった用語は、「少なくとも有する」といったことを意味するものとして解釈されるべきである。

【0025】

詳細な説明で用いた複数形および／または単数形は、文脈および／または適用例において適切な場合に、複数を意味するものは単数を意味するとして、または単数を意味するものは複数を意味するものとして、読み替えることが可能である。

【0026】

さらに当業者であれば、請求項で要素の数が示されていた場合、当該請求項をその数に関して限定して解釈すべき場合にはその旨が明示的に示されており、そのように明示的に示されていない場合には、そのような意図はないものとして解されるべきである。さらに、請求項において特定の数が明示的に示されていた場合、当業者であれば、そのような記載は典型的には「少なくとも」それだけの数の要素が含まれることを意味するものであることを理解されよう。

【0027】

本明細書において「ある実施形態」、「一実施形態」、「いくつかの実施形態」、「他の実施形態」、または「他のいくつかの実施形態」といった用語を用いた場合、１以上の実施形態に関連して説明された特定の特徴、構造、または特性が少なくともいくつかの実施形態に含まれてよいことを示し、必ずしも全ての実施形態に含まれなければならないことを示すものではない。詳細な説明において「ある実施形態」、「一実施形態」、「他の実施形態」、または「他のいくつかの実施形態」といった用語を何度も用いた場合であっても、それらに関連する部分が全て同一の実施形態について言及しているとは限らない。

【0028】

本明細書に、様々な方法およびシステムを用いて特定の例示的な技術を説明し示してきたが、当業者であれば、本願発明の思想および態様から逸脱することなく、他の様々な変更を加えることが可能であり、同等物の置き換えが可能であることを理解されよう。さらに、本願発明の思想および態様から逸脱することなく、多くの状況を本願発明の教示に適応すべく多くの変更を加えることが可能である。よって、本願発明は開示される特定の実施例に限定されず、添付の請求項およびその同等物の範囲内に含まれる全ての実施例も含んでよいことが意図されている。

【図1a】

【図1b】

【図1c】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】