特許 6053103 ワイドバンドギャップ半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6053103

(24)【登録日】2016年12月9日

(45)【発行日】2016年12月27日

(54)【発明の名称】ワイドバンドギャップ半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/47 20060101AFI20161219BHJP

   H01L 29/872 20060101ALI20161219BHJP

   H01L 21/329 20060101ALI20161219BHJP

【ＦＩ】

   H01L29/48 F

   H01L29/48 P

【請求項の数】10

【全頁数】13

(21)【出願番号】特願2012-91460(P2012-91460)

(22)【出願日】2012年4月12日

(65)【公開番号】特開2013-222731(P2013-222731A)

(43)【公開日】2013年10月28日

【審査請求日】2015年3月19日

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】辻 崇

(72)【発明者】

【氏名】福田 憲司

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００２−３５９３７８（ＪＰ，Ａ）

【文献】 特開２００２−３１４０９９（ＪＰ，Ａ）

【文献】 特開平１０−３２１８７９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８６−９６

(57)【特許請求の範囲】

【請求項1】

第１導電型の高濃度のワイドバンドギャップ半導体により形成される半導体基板と、前記半導体基板表面上に形成された、第１導電型の前記半導体基板よりも低濃度のワイドバンドギャップ半導体により形成される半導体堆積膜と、前記半導体堆積膜上に形成された金属堆積膜と、前記半導体堆積膜の内部で前記金属堆積膜の付近に第２導電型領域が形成されているワイドバンドギャップ半導体装置において、
少なくとも前記金属堆積膜の深さ方向の下部位置の前記半導体堆積膜に、幅方向に所定間隔毎に複数の前記第２導電型領域を配置し、
前記半導体堆積膜の間隔を、深さ方向の上部位置から下部への深さにしたがい直線的に狭まった後に直線的に広くなる菱形の形状とすることで、当該半導体堆積膜が、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅が異なることを特徴とするワイドバンドギャップ半導体装置。

【請求項2】

前記第２導電型領域は、平面からみてストライプ状に配置されていることを特徴とする請求項１に記載のワイドバンドギャップ半導体装置。

【請求項3】

前記第２導電型領域は、深さ方向の不純物濃度分布が、任意の深さまで、当該任意の深さの不純物濃度の±９０％の範囲の不純物濃度とし、任意の深さより深い部分では深さが増すにしたがって不純物濃度を低くしたことを特徴とする請求項１または２に記載のワイドバンドギャップ半導体装置。

【請求項4】

一対の前記第２導電型領域間の前記半導体堆積膜の間隔は、最短部が１μｍ以上の幅を有することを特徴とする請求項１〜３のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項5】

一対の前記第２導電型領域間の前記半導体堆積膜の間隔は、最短部が４μｍ以下の幅を有することを特徴とする請求項１〜４のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項6】

前記半導体堆積膜が炭化珪素であることを特徴とする請求項１〜５のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項7】

前記半導体堆積膜が窒化ガリウムであることを特徴とする請求項１〜５のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項8】

前記金属堆積膜と前記半導体堆積膜との界面に形成されるショットキー障壁の高さが１．０ｅＶ以上であることを特徴とする請求項１〜７のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項9】

前記金属堆積膜と前記半導体堆積膜との界面に形成されるショットキー障壁の高さが０．５ｅＶ以上１．０ｅＶ未満であることを特徴とする請求項１〜７のいずれか一つに記載のワイドバンドギャップ半導体装置。

【請求項10】

第１導電型の高濃度のワイドバンドギャップ半導体により形成される半導体基板と、前記半導体基板表面上に形成された、第１導電型の前記半導体基板よりも低濃度のワイドバンドギャップ半導体により形成される半導体堆積膜と、前記半導体堆積膜上に形成された金属堆積膜と、前記半導体堆積膜の内部で前記金属堆積膜の付近に第２導電型領域が形成されているワイドバンドギャップ半導体装置において、
少なくとも前記金属堆積膜の深さ方向の下部位置の前記半導体堆積膜に、幅方向に所定間隔毎に複数の前記第２導電型領域を配置する工程と、
前記半導体堆積膜の間隔を、深さ方向の上部位置から下部への深さにしたがい直線的に狭まった後に直線的に広くなる菱形の形状とすることで、当該半導体堆積膜を、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅が異なるように形成する工程と、
を含むことを特徴とするワイドバンドギャップ半導体製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、ワイドバンドギャップ半導体上に形成された金属およびワイドバンドギャップ半導体界面を有する装置において、ワイドバンドギャップ半導体と金属堆積膜の界面の一部がショットキー界面とされたワイドバンドギャップ半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

高耐圧、大電流を制御するパワー半導体素子の材料としては、従来、シリコン単結晶が用いられている。パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは数十ｋＨｚ程度の周波数がその使用限界である。

【0003】

一方、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在では、ほぼ材料限界に近いところまで開発が進んでいる。パワー半導体素子の観点からの材料検討も行われ、炭化珪素（以下ＳｉＣと略す）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、注目を集めている（例えば、下記非特許文献１参照。）。

【0004】

ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きい。これは、またもう一つのワイドバンドギャップ半導体材料の窒化ガリウム（以下ＧａＮ）にもあてはまる。

【0005】

ワイドバンドギャップ半導体には、シリコンと同様に、金属を表面に堆積させることにより整流特性のあるショットキーバリアダイオードを製造できる。これらの理由から、ワイドバンドギャップ半導体を基板材料とした高耐圧で低オン抵抗のショットキーバリアダイオードが実現できる。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】「Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ」，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ（Ｖｏｌ．３６，ｐ．１８１１，１９８９）

【非特許文献2】「１２００−Ｖ ＶＢＳ Ｄｉｏｄｅ ｗｉｔｈ Ｌｏｗ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ａｎｄ Ｌｏｗ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ」，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．６００−６０３（２００９），ｐｐ９３９−９４２

【非特許文献3】「６．１．２ ＪＢＳ Ｒｅｃｔｉｆｉｅｒ Ｓｔｒｕｃｔｕｒｅ：Ｒｅｖｅｒｓｅ Ｌｅａｋａｇｅ Ｍｏｄｅｌ」，Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ：Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ，ｐ１０８

【非特許文献4】「４．３ ＤＥＰＬＥＴＩＯＮ ＲＥＧＩＯＮ」，ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ：Ｓ．Ｍ．Ｓｚｅ，ｐ９３−９９

【発明の概要】

【発明が解決しようとする課題】

【0007】

理想的な整流特性を有するダイオードは、逆方向電圧を印加したときに電流は流れず、順方向電圧の印加に対しては抵抗を有しない。しかし、一般的に製造されるダイオードは逆方向電圧を印加すると微量の電流（リーク電流）が流れ、順方向にはいくらかの抵抗（オン抵抗）を有する。ショットキー界面を有する装置、例えばショットキーバリアダイオードはショットキーバリアハイト（障壁高さ）が大きいとリーク電流を抑えて耐圧を上げることができるが、オン抵抗が大きくなる。

【0008】

逆に、ショットキーバリアハイトが小さいとオン抵抗が小さくなるが、リーク電流が大きくなる。このように、逆方向電気特性のリーク電流と順方向電気特性のオン抵抗にはトレードオフの関係がある。これらの理由から、ショットキーバリアダイオード製造には用途に応じた金属が選択されるが、製造されたショットキーバリアダイオードのショットキーバリアハイトは、半導体の電子親和力と金属の仕事関数によって特徴付けられるため、必ずしも用途に最適なショットキーバリアダイオードを製造することができない。

【0009】

前述したように、ワイドバンドギャップ半導体ショットキーバリアダイオードであってもショットキーバリアハイトが低ければリーク電流が多くなる。この問題を解決する手段としてジャンクションバリアショットキー構造（以下ＪＢＳ構造と略す）を採用したダイオードが利用されている。ＪＢＳ構造は、第１導電型半導体のショットキー電極を第２導電型の半導体で挟むことによりショットキー界面部の第１導電型半導体を空乏化することによりリーク電流を抑えている。また、空乏層の厚さ（ショットキー界面から半導体基板方向に広がった空乏層の幅）が広くなればなるほどリーク電流は抑えられる。

【0010】

一般的なＪＢＳ構造は、ショットキー界面を形成している第１導電型半導体と第２導電型半導体を交互にストライプ上に配置した構造（例えば、非特許文献２参照。）になっており、深さ方向に対して一定の幅であることが一般的とされる。しかし、深さ方向に一定の幅であると、深い部分で電界集中が起こり耐圧の低下が起こる。

【0011】

また、ＪＢＳ構造では第１導電型の領域を空乏化するときの電圧が低いほどリーク電流は低くなる（非特許文献３、ｐ．１０８参照）。第２導電型領域をストライプ状に配置したＪＢＳ構造では、一次元モデルで示されるように空乏層の広がり方が第１導電型半導体の不純物濃度と、第２導電型半導体の不純物濃度によって決まってしまう（非特許文献４、ｐ．９３参照）。

【0012】

本発明は、上記課題に鑑み、ワイドバンドギャップ半導体上のショットキー界面を有するＪＢＳ構造ダイオード装置において、オン抵抗を下げずにリーク電流を抑えることができることを目的とする。

【課題を解決するための手段】

【0013】

上記目的を達成するため、本発明のワイドバンドギャップ半導体装置は、第１導電型の高濃度のワイドバンドギャップ半導体により形成される半導体基板と、前記半導体基板表面上に形成された第１導電型の前記半導体基板よりも低濃度のワイドバンドギャップ半導体により形成される半導体堆積膜と、前記半導体堆積膜上に形成された金属堆積膜と、前記半導体堆積膜の内部で前記金属堆積膜の付近に第２導電型領域が形成されているワイドバンドギャップ半導体装置において、少なくとも前記金属堆積膜の深さ方向の下部位置の前記半導体堆積膜に、幅方向に所定間隔毎に複数の前記第２導電型領域を配置し、前記半導体堆積膜は、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅が異なることを特徴とする。

【0014】

また、前記第２導電型領域は、平面からみてストライプ状に配置されていることを特徴とする。

【0015】

また、前記半導体堆積膜の間隔は、深さ方向の上部位置から下部への深さにしたがい狭まった後に広くなる略菱形の形状とされたことを特徴とする。

【0016】

また、前記第２導電型領域は、深さ方向の不純物濃度分布が、任意の深さまで±９０％の範囲の不純物濃度とし、任意の深さより深い部分では深さにしたがって不純物濃度を低くしたことを特徴とする。

【0017】

また、一対の前記第２導電型領域間の前記半導体堆積膜の間隔は、最短部が１μｍ以上の幅を有することを特徴とする。

【0018】

また、一対の前記第２導電型領域間の前記半導体堆積膜の間隔は、最短部が４μｍ以下の幅を有することを特徴とする。

【0019】

また、前記半導体堆積膜が炭化珪素であることを特徴とする。

【0020】

また、前記半導体堆積膜が窒化ガリウムであることを特徴とする。

【0021】

また、上記構成において、前記金属堆積膜と前記半導体堆積膜との界面に形成されるショットキー障壁の高さが１．０ｅＶ以上であることを特徴とする。

【0022】

また、上記構成において、前記金属堆積膜と前記半導体堆積膜との界面に形成されるショットキー障壁の高さが０．５ｅＶ以上１．０ｅＶ未満であることを特徴とする。

【0023】

また、本発明のワイドバンドギャップ半導体製造方法は、第１導電型の高濃度のワイドバンドギャップ半導体により形成される半導体基板と、前記半導体基板表面上に形成された第１導電型の前記半導体基板よりも低濃度のワイドバンドギャップ半導体により形成される半導体堆積膜と、前記半導体堆積膜上に形成された金属堆積膜と、前記半導体堆積膜の内部で前記金属堆積膜の付近に第２導電型領域が形成されているワイドバンドギャップ半導体装置において、少なくとも前記金属堆積膜の深さ方向の下部位置の前記半導体堆積膜に、幅方向に所定間隔毎に複数の前記第２導電型領域を配置する工程と、前記半導体堆積膜を、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅が異なるように形成する工程と、を含むことを特徴とする。

【0024】

また、前記半導体堆積膜を、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅を広く形成したことを特徴とする。

【0025】

また、前記半導体堆積膜を、深さ方向の上部位置の幅に対して、深さ方向の内部側の幅を狭く形成したことを特徴とする。

【0026】

また、前記半導体堆積膜を、深さ方向の上部位置から下部への深さにしたがい狭まった後に広くなる略菱形の形状に形成することを特徴とする。

【0027】

上記構成によれば、ワイドバンドギャップ半導体基板上のショットキー界面を有するＪＢＳ構造ダイオード装置において、オン抵抗を低減させる第２導電型半導体の領域を低減させつつ、リーク電流を抑えることができる。

【0028】

そして、半導体堆積膜の間隔は、最短部が１μｍ以上の幅を有するとオン電圧を抑えることができる。また、半導体堆積膜の間隔が、深さ方向の上部位置から下部にしたがい狭まった後に広くなる略菱形の形状とすることで、最も狭まった箇所での効果が良好な特性として現れる。また、半導体堆積膜の間隔が深さ方向に一度狭まり、さらに深くなるにつれて広がる構造で、最も第１導電型の領域の狭い深さから深い部分での第２導電型の濃度が薄くなる箇所での効果が良好な特性として現れる。また、ワイドバンドギャップ半導体堆積膜の間隔が深さ方向に一度狭まり、さらに深くなるにつれて広がる構造で、最も第１導電型の領域の狭い幅は１μｍ以上であるとオン電圧を低く抑えることができる。

【0029】

また、半導体堆積膜として炭化珪素（ＳｉＣ）を利用すると上記効果が期待できる。また、半導体堆積膜として窒化ガリウム（ＧａＮ）を利用しても効果が期待できる。

【0030】

また、高耐圧ＪＢＳ構造ダイオードを作製するためには、ショットキーバリアハイトは高い必要がある。ショットキーバリアハイトは１ｅＶ以上あれば高耐圧ＪＢＳ構造ダイオードとしての動作が期待できる。

【0031】

また、電源で利用する程度の耐圧を持つＪＢＳ構造ダイオードを作製するためにはショットキーバリアハイトは適度の値である必要がある。ショットキーバリアハイトは０．５ｅＶ以上１ｅＶ未満であれば、例えば電源用ＪＢＳ構造ダイオードとしての動作が期待できる。

【発明の効果】

【0032】

本発明によれば、ワイドバンドギャップ半導体上のショットキー界面を有するＪＢＳ構造ダイオード装置において、オン抵抗を下げずにリーク電流を抑えることができるという効果を奏する。

【図面の簡単な説明】

【0033】

【図1】本発明の第１実施形態にかかる炭化珪素ＪＢＳダイオードの断面構造図である。

【図2】図１のＪＢＳ構造の一例を示す断面拡大図である。

【図3】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その１）。

【図4】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その２）。

【図5】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その３）。

【図6】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その４）。

【図7】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その５）。

【図8】本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である（その６）。

【図9】ショットキー電極下のＪＢＳ構造部分の表面部のｎ領域の幅に対して、低濃度ｎ型基板内の幅と耐圧、オン電圧の関係を示した図表である。

【図10】本発明の第２実施形態にかかる炭化珪素ＪＢＳダイオードの断面構造図である。

【発明を実施するための形態】

【0034】

以下に添付図面を参照して、この発明にかかるワイドバンドギャップ半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

【0035】

（第１実施形態）
図１は、本発明の第１実施形態にかかる炭化珪素ＪＢＳダイオードの断面構造図である。この炭化珪素ＪＢＳダイオードは、高濃度の窒素がドーピングされた厚さ３００μｍの（０００１）面を主面とする第１導電型（ｎ型）の高濃度の炭化珪素基板１主面（表面）上に、低濃度の窒素がドーピングされた第１導電型（ｎ型）の炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積膜）２が第１の領域として形成される。これら炭化珪素基板１と、炭化珪素エピタキシャル層２は、ワイドバンドギャップ半導体により形成される。

【0036】

また、ショットキーメタル端の電界集中を避けるための高濃度のアルミニウムがイオン注入によりドーピングされた第２導電型（ｐ型）の不純物領域３と、ジャンクションバリアショットキー（ＪＢＳ）構造を形成するためのアルミニウムがイオン注入によりドーピングされた第２導電型（ｐ型）の不純物領域４と、終端部でさらに電界を分散させるためのアルミニウムがイオン注入によりドーピングされたｐ型の不純物領域５とが炭化珪素エピタキシャル層２の内部に形成されており、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ（ＪＴＥ）構造となっている。

【0037】

ｐ型の不純物領域３は、ｐ型不純物領域５の内側に隣接して設けられ、金属堆積膜（ショットキー電極）９に接する。また、ｐ型の不純物領域４は、不純物領域３の幅方向の内部に設けられ、不純物領域３と形状が異なり、金属堆積膜９に接する。金属堆積膜９の深さ方向の下部位置には、不純物領域４が幅方向に所定間隔毎に複数配置される。不純物領域３，４は、金属堆積膜９に接する。

【0038】

また、層間絶縁膜として酸化膜６が形成され、不純物領域３の一部と第２導電型（ｐ型）半導体層で形成された不純物領域５の上部を覆うように形成されている。また、炭化珪素基板１の裏面に裏面電極７が形成され、高濃度のｎ型の炭化珪素基板１とオーミック接合８により接合している。ｎ型の炭化珪素エピタキシャル層２上のショットキー界面には、ショットキー電極９が第２の領域として形成される。そして、ショットキー電極９に接するようにアルミニウムで形成された電極パッド１０と、放電防止のためのポリイミド等の絶縁層１１が形成されており、以上の各部によるショットキーバリアダイオードが構成されている。

【0039】

図２は、図１のＪＢＳ構造の一例を示す断面拡大図である。第１導電型の炭化珪素エピタキシャル層２の上部には、第２導電型の不純物領域４が周期的に配置されている。図２に記載の第２導電型の不純物領域４は、深さ方向でみて下部の幅（ボトム幅）が広く、上部の幅（トップ幅）が狭く形成されており、断面は略台形状である。これにより、炭化珪素エピタキシャル層２は、第１電導型の深さ方向に対し、表面の幅ＬＵよりも、第１導電型の低濃度の炭化珪素エピタキシャル層２内部側の幅ＬＢの方が狭くなっている。

【0040】

これに限らず、表面の幅ＬＵよりも、半導体堆積膜２内部側の幅ＬＢの方を広く形成した逆台形状としてもよい（不図示）。また、表面の幅ＬＵと、第１導電型の低濃度の炭化珪素エピタキシャル層２内部側の幅ＬＢとの中間の深さ位置が最も幅広とされた略菱形状にすることもできる（不図示）。半導体装置の平面からみると、ｎ型の炭化珪素エピタキシャル層２にｐ型の不純物領域４が所定間隔毎にストライプ状に形成される。

【0041】

本実施形態では、（０００１）面を主面とする第１導電型（ｎ型）の高濃度の炭化珪素基板１主面上に炭化珪素にエピタキシャル層を設けたショットキーバリアダイオードの構造について説明したが、（０００−１）面基板にも同様に適用でき、例えば、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも同様に適用できる。また、炭化珪素基板１上に製造されたショットキーバリアダイオードのショットキー界面（ショットキー電極９）を形成する金属としてチタン（Ｔｉ）を用いることができる。また、チタンに限らずショットキー界面を形成する物質であれば同様に適用できる。

【0042】

また、電界緩和構造としてｐ型で形成された不純物領域３、ｐ型で形成された不純物領域５は、ＪＴＥ構造を構造例としてあげたが、フローティングリミッティングリング（ＦＬＲ）構造、フローティングプレート（ＦＰ）構造等のような電界緩和構造でも同様の効果を得ることができる。また、ｎ型の炭化珪素基板１にｐ型の電界緩和領域を形成した構造を構造例としてあげたが、ｐ型の炭化珪素基板にｎ型の電界緩和領域を形成した構造等のような異なる導電型を利用した構造でも同様の効果を得ることができる。

【0043】

（ＪＢＳ構造ダイオードの製造工程）
図３〜８は、本発明の第１実施形態にかかるＪＢＳ構造ダイオードの製造工程を示す断面構造図である。はじめに、図３に示すように、１×１０¹⁸ｃｍ^-3の窒素がドーピングされた厚さ３００μｍのエピタキシャル層のｎ型の炭化珪素基板１表面上に、１．８×１０¹⁶ｃｍ^-3の窒素がドーピングされた厚さ６μｍの低濃度のｎ型の炭化珪素エピタキシャル層（ｎ型ドリフト層）２を堆積する。

【0044】

つぎに、図４に示すように、炭化珪素基板１に、イオン注入により炭化珪素エピタキシャル層２に、例えばアルミニウムを３×１０¹⁹ｃｍ^-3の濃度でアルミニウムを注入する。そして、炭化珪素エピタキシャル層２の表面層に終端構造用のｐ型不純物領域３を形成する。

【0045】

つぎに、図５に示すように、炭化珪素基板１のおもて面に、ＪＢＳ構造を形成するためのイオン注入用酸化膜マスク１５を形成する。イオン注入用酸化膜マスク１５は、不純物領域４を形成する箇所に対応する開口部１５ａを有する。また、イオン注入による原子の分布が横方向に広がることを利用するために、イオン注入用酸化膜マスク１５の開口部１５ａにテーパーを形成することにより深さ方向の横の広がりを持たすことができる。例えば、ｎ型の炭化珪素エピタキシャル層２に接触するイオン注入用酸化膜マスク１５の開口部１５ａは、幅を２．５μｍとし、上部が広く開口された８７°のテーパー角を持つ形状にする。このイオン注入用酸化膜マスク１５をマスクとして、炭化珪素エピタキシャル層２に、イオン注入により例えばアルミニウムを注入する。

【0046】

例えば、注入する不純物としてのアルミニウムの加速エネルギーとドーズ量について、はじめに、３００ｋｅＶで５×１０¹⁴個／ｃｍ²、その後、２００ｋｅＶで３×１０¹⁴個／ｃｍ²、１５０ｋｅＶで３×１０¹⁴個／ｃｍ²、１００ｋｅＶで２×１０¹⁴個／ｃｍ²、５０ｋｅＶで３×１０¹⁴個／ｃｍ²注入する。これにより、不純物領域４は、深さ０．５μｍにおいて３×１０¹⁹ｃｍ^-3の濃度のボックスプロファイルで形成される。この不純物領域４は、深さ方向の濃度分布が、任意の深さ（例えば、０．５μｍまで）±９０％の範囲の濃度とし、任意の深さより深い部分では深さにしたがって濃度を低くする。

【0047】

また、イオン注入を行う角度を（０００１）面に垂直な方向から傾けてイオンを注入することにより、イオン注入時のランダムな散乱とチャンネリング効果により注入深さと濃度を調整することができる。例えば、（０００１）面に垂直な方向から１０°傾けて前記条件でアルミニウムを注入すると、不純物領域４は、ｎ型の炭化珪素エピタキシャル層２の表面から深さ０．５μｍまでは３×１０¹⁹ｃｍ^-3の濃度のボックスプロファイルとなり、０．５μｍより深い部分では指数単位で減少しながら１．０μｍまでの深さまでｐ型を形成する量のアルミニウムが分布する。

【0048】

結果として、ジャンクションバリアショットキー（ＪＢＳ）構造のｐ型で形成された不純物領域４が形成される。図６に示すように、ｎ型の炭化珪素エピタキシャル層２の表面側でｎ型領域の幅Ｌ１は幅２．５μｍとなり、深さ方向にしたがいｎ型領域の幅は狭くなり深さ０．５μｍの位置では幅Ｌ２は１．５μｍとなる、さらに深い領域ではｎ型領域の幅は広くなり深さ１．０μｍの位置でｐ型領域は無くなる。図６に示す例では、不純物領域４の断面が略菱形状に形成されている。一対の不純物領域４間の炭化珪素エピタキシャル層２の間隔は、最短部が１μｍ以上、４μｍ以下の幅とすることが望ましい。

【0049】

つぎに、図７に示すように、炭化珪素エピタキシャル層２に、イオン注入により、例えばアルミニウムを３×１０¹⁷ｃｍ^-3の濃度で注入し、炭化珪素エピタキシャル層２の表面層に終端構造用のｐ型の不純物領域５を形成する。その後、注入されたアルミニウムを活性化するために、Ａｒ雰囲気中において、例えば、１６５０℃で２４０秒間の熱活性化処理を行う。

【0050】

つぎに、図８に示すように、層間絶縁膜として、例えば、０．５μｍ厚の酸化膜６を不純物領域３の一部とｐ型で形成された不純物領域５の上部を覆うように形成する。また、炭化珪素基板１の裏面に、例えば、ニッケル（Ｎｉ）を５０ｎｍの厚さで堆積し、Ａｒ雰囲気中で１１００℃で２分間熱処理を行うことにより、裏面電極（オーミック電極）７が形成され、高濃度のｎ型の炭化珪素基板１とオーミック接合により接合する。

【0051】

また、ｎ型の炭化珪素エピタキシャル層２上に、例えばチタン（Ｔｉ）を１００ｎｍの厚さで堆積し、Ａｒ雰囲気中で５００℃で５分間の熱処理を行うことによりショットキー電極９を形成する。最後に、アルミニウム（Ａｌ）で形成された、例えば５μｍの厚さの電極パッド１０と、放電防止のための、例えば８μｍの厚さのポリイミドでできた絶縁層１１を形成することにより、ショットキーバリアダイオードが出来上がる。

【0052】

図９は、ショットキー電極下のＪＢＳ構造部分の表面部のｎ領域の幅に対して、低濃度ｎ型基板内の幅と耐圧、オン電圧（順方向電圧）の関係を示した図表である。ＪＢＳ構造では、一般的に第１導電型の炭化珪素エピタキシャル層２の領域を空乏化するときの電圧が低いほどリーク電流は低くなる。また、第２導電型の不純物領域４をストライプ状に配置したＪＢＳ構造では、一次元モデルで示されるように空乏層の広がり方が第１導電型の炭化珪素エピタキシャル層２の不純物濃度と、第２導電型の不純物濃度によって決まる。

【0053】

そして、第１導電型の炭化珪素エピタキシャル層２の深さ方向の幅を一定ではなく、深さ方向にしたがい狭くなる構造にすることにより、電界集中を緩和させることができる。このため、同じ面積の第１導電型の炭化珪素エピタキシャル層２の領域を空乏化するための電圧が低くなるため、リーク電流が抑えられる効果が得られる。また、炭化珪素エピタキシャル層２の深さ方向の幅を広くする構造にした場合には、耐圧は下がるがオン抵抗を低減する効果が期待できる。

【0054】

図９に示すシミュレーションのように、金属堆積膜９の下に形成された第１導電型の炭化珪素エピタキシャル層２の領域のトップ幅ＬＵを２μｍとし、ボトム幅ＬＢを変化させたときの耐圧と順方向に４００Ａ／ｃｍ²の電流を流したときの電圧（オン電圧）との関係を計算した結果、金属堆積膜９の下に形成された第２導電型の不純物領域４のボトム幅ＬＢが金属堆積膜９の下に形成された第２導電型の不純物領域４のトップ幅ＬＵよりも狭くなると耐圧は上がるが、オン電圧は抑えられることが示されている。

【0055】

高耐圧ＪＢＳ構造ダイオードを得るためには、前記金属堆積膜と前記半導体堆積膜との界面に形成されるショットキー障壁の高さ（ショットキーバリアハイト）は高い必要があり、この実施の形態におけるショットキーバリアハイトは１ｅＶ以上あれば高耐圧ＪＢＳ構造ダイオードとしての動作が期待できる。また、ショットキーバリアハイトが０．５ｅＶ以上１ｅＶ未満であれば、電源で利用する程度の耐圧を持ち、電源用ＪＢＳ構造ダイオードとしての動作が期待できる。

【0056】

また、１０００Ｖ以上の高耐圧ショットキーバリアダイオードのリーク電流を抑えつつ、オン抵抗を下げることができるため、チップ面積を小さくし、製品単価を下げることができる。また、定格の大きいダイオードの製造が可能となり、大電流を必要とする産業用電動機や新幹線電車などのインバータへの適用が可能になり、装置の高効率・小型化に寄与できる。

【0057】

（第２実施形態）
つぎに、本発明の第２実施形態について説明する。図１０は、本発明の第２実施形態にかかる炭化珪素ＪＢＳダイオードの断面構造図である。この第２実施形態は、ジャンクションバリアショットキー（ＪＢＳ）構造のためのｐ型半導体層からなる不純物領域４の形状の他の例であり、その他の構造に関しては、第１実施形態と同様である。このため、第１実施形態と同一箇所には同一符号を付してある。

【0058】

図１０において、不純物領域４の断面形状は、逆台形状とされ、ｎ型の炭化珪素エピタキシャル層２は、表面側のｎ型領域の幅は、例えば２．５μｍとなり、深さ方向にしたがいｎ型領域の幅は狭くなり１．０μｍの位置でｐ型領域は無くなる。

【0059】

このような形状では、ＪＢＳ構造部分の耐圧は低下するが、アバランシェ耐圧破壊を不純物領域５の耐圧構造部分より低い耐圧でショットキー電極９の下のＪＢＳ構造部で起こすことができるため、アバランシェ耐量を上げることができる効果を有する。このように、実施の形態２においても、実施の形態１同様の効果を得ることができる。

【0060】

以上説明した各実施形態では、ある終端構造を持つＪＢＳ構造のダイオードの断面図を用いて説明した。そして、本発明は、ワイドバンドギャップ半導体上に形成されたショットキー界面が存在する装置であれば、本発明の趣旨を逸脱しない範囲の構造、例えばショットキーバリアを利用するＤＭＴ（Ｄｅｐｌｅｔｉｏｎ Ｍｏｄｅ Ｔｈｙｒｉｓｔｏｒ）構造や、ＴＭＢＳ（Ｔｒｅｎｃｈ ＭＯＳ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造を持つダイオードのようなショットキー接合を利用する装置についても同様に適用できる。

【産業上の利用可能性】

【0061】

以上のように、本発明にかかるワイドバンドギャップ半導体装置およびその製造方法は、大電流を必要とする産業用電動機や新幹線車両などのインバータなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0062】

１ 第１導電型の炭化珪素基板（ワイドバンドギャップ半導体基板）
２ 第１導電型の炭化珪素エピタキシャル層（半導体堆積膜）
３ 第２導電型の不純物領域
４ 第２導電型の不純物領域
５ 第２導電型の不純物領域
６ 酸化膜
７ 裏面電極（オーミック電極）
９ ショットキー電極（金属堆積膜）
１０ 電極パッド
１１ 絶縁層
ＬＢ ボトム幅
ＬＵ トップ幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】