特許 6066219 低いソース抵抗を有する電界効果トランジスタデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6066219

(24)【登録日】2017年1月6日

(45)【発行日】2017年1月25日

(54)【発明の名称】低いソース抵抗を有する電界効果トランジスタデバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170116BHJP

   H01L 29/12 20060101ALI20170116BHJP

   H01L 29/739 20060101ALI20170116BHJP

【ＦＩ】

   H01L29/78 652B

   H01L29/78 652C

   H01L29/78 652F

   H01L29/78 652N

   H01L29/78 652T

   H01L29/78 655A

   H01L29/78 655B

【請求項の数】10

【全頁数】17

(21)【出願番号】特願2014-509288(P2014-509288)

(86)(22)【出願日】2012年3月1日

(65)【公表番号】特表2014-517513(P2014-517513A)

(43)【公表日】2014年7月17日

(86)【国際出願番号】US2012027255

(87)【国際公開番号】WO2012154288

(87)【国際公開日】20121115

【審査請求日】2013年12月27日

(31)【優先権主張番号】13/102,510

(32)【優先日】2011年5月6日

(33)【優先権主張国】US

(31)【優先権主張番号】13/108,440

(32)【優先日】2011年5月16日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】592054856

【氏名又は名称】クリー インコーポレイテッド

【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．

(74)【代理人】

【識別番号】100092093

【弁理士】

【氏名又は名称】辻居 幸一

(74)【代理人】

【識別番号】100082005

【弁理士】

【氏名又は名称】熊倉 禎男

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】リュ セイ−ヒュン

(72)【発明者】

【氏名】カペル ドイル クレイグ

(72)【発明者】

【氏名】チェン リン

(72)【発明者】

【氏名】ダール サリット

(72)【発明者】

【氏名】ジョナス シャーロット

(72)【発明者】

【氏名】アガルワル アナント

(72)【発明者】

【氏名】パーマー ジョン

【審査官】 工藤 一光

(56)【参考文献】

【文献】 国際公開第２０１０／００４７１５（ＷＯ，Ａ１）

【文献】 国際公開第２００７／１３５９４０（ＷＯ，Ａ１）

【文献】 特開２００１−３５２０６１（ＪＰ，Ａ）

【文献】 特開２０００−２９４７８４（ＪＰ，Ａ）

【文献】 特開平８−３４０１０３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１６３８８８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２９／１２

Ｈ０１Ｌ２９／７３９

Ｈ０１Ｌ２９／７８−２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１の導電型を有するドリフト層と、
前記ドリフト層において前記第１の導電型と反対の第２の導電型を有するウェル領域と、
前記ウェル領域において、前記第１の導電型を有して該ウェル領域にチャンネル領域を定め、該チャンネル領域に隣接する横方向ソース領域と該チャンネル領域の反対側で該横方向ソース領域から離れて延びる複数のソース接点領域とを含むソース領域と、
前記複数のソース接点領域のうちの少なくとも２つの間にあり、かつ前記ウェル領域と接触する前記第２の導電型を有する本体接点領域であって、少なくとも２つの前記ソース接点領域は前記本体接点領域と横方向に重なっていない、前記本体接点領域と、
前記ソース接点領域及び前記本体接点領域のうちの少なくとも一方の上にあり、かつ前記横方向ソース領域上にないソースオーミック接点と、
を含み、前記ソースオーミック接点は、ソース接点区域で少なくとも１つの前記ソース領域に重なり、かつ該ソースオーミック接点は、本体接点区域で前記本体接点領域に重なり、
前記本体接点区域と同一面上で前記ウェル領域の最小寸法ｗｌに対する前記本体接点区域の最小寸法ｐｌの比が、０．２よりも大きく、
前記本体接点領域は、前記ソース接点領域の間に散在し、前記ソースオーミック接点に接触する複数の本体接点領域を含み、前記複数の本体接点領域の１つは、前記複数の本体接点領域の他の１つと物理的に接触していない
ことを特徴とする半導体デバイス。

【請求項2】

前記本体接点領域は、前記ソース接点領域間に散在し、前記ソースオーミック接点に接触する複数の本体接点領域を含むことを特徴とする請求項１に記載の半導体デバイス。

【請求項3】

前記複数の本体接点領域は、前記横方向ソース領域によって前記チャンネル領域から離間されることを特徴とする請求項２に記載の半導体デバイス。

【請求項4】

前記ソースオーミック接点は、ソース接点区域で前記少なくとも１つのソース接点領域に重なり、かつ該ソースオーミック接点は、本体接点区域で前記本体接点領域に重なり、
前記ウェル領域の最小寸法ｗｌに対する前記ソース接点区域の最小寸法ｎｌの比が、０．２よりも大きい、
ことを特徴とする請求項１に記載の半導体デバイス。

【請求項5】

前記ウェル領域の前記最小寸法ｗｌに対する前記ソース接点区域の前記最小寸法ｎｌの前記比は、０．３と１の間であることを特徴とする請求項４に記載の半導体デバイス。

【請求項6】

前記ウェル領域の前記最小寸法ｗｌに対する前記ソース接点区域の前記最小寸法ｎｌの前記比は、０．５よりも大きいことを特徴とする請求項４に記載の半導体デバイス。

【請求項7】

前記ウェル領域の前記最小寸法ｗｌに対する前記本体接点区域の前記最小寸法ｐｌの前記比は、約０．３よりも大きいことを特徴とする請求項１に記載の半導体デバイス。

【請求項8】

前記ウェル領域の前記最小寸法ｗｌに対する前記本体接点区域の前記最小寸法ｐｌの前記比は、約０．５よりも大きいことを特徴とする請求項１に記載の半導体デバイス。

【請求項9】

前記ソース領域は、シート抵抗を有し、前記ソースオーミック接点は、接触抵抗を有し、
前記シート抵抗に対する前記接触抵抗の比が、１よりも大きい、
ことを特徴とする請求項１に記載の半導体デバイス。

【請求項10】

半導体デバイスのソース接点区域の最小寸法が、前記ソースオーミック接点と前記少なくとも１つのソース接点領域との間の重なりの区域によって定められることを特徴とする請求項１に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

〔米国政府利益の記載〕
本発明は、陸軍研究所によって与えられた契約第ＤＡＡＤ１９−０１−Ｃ−００６７号の下で政府支援によって行われたものである。政府は、本発明におけるある一定の権利を有する。

【0002】

本発明は、電子デバイス及び製作方法に関する。より具体的には、本発明は、高電力絶縁ゲートトランジスタ及び製作方法に関する。

【背景技術】

【0003】

シリコンカーバイド（ＳｉＣ）で製作された電力デバイスは、ＳｉＣの高臨界電界及び広バンドギャップにより、高速、高電力、及び／又は高温の用途に対してシリコンのものと比較して大きな利点を示すことが予想されている。約５ｋＶよりも大きい電圧のような高電圧を阻止することができるデバイスのためには、注入された少数キャリアに起因する導電率変調を通じてドリフト層抵抗を低下させるバイポーラ作動を有することが望ましい場合がある。しかし、シリコンカーバイドにおけるバイポーラデバイスのための１つの技術的課題は、シリコンカーバイドの単結晶内の「底面転位（ＢＰＤ）」の存在に起因する可能性がある経時的な順方向電圧降下である。すなわち、ＳｉＣショットキーダイオード及びＭＯＳＦＥＴのようなユニポーラデバイスが、例えば、１０ｋＶまで又はそれよりも高い高電力用途に典型的に使用される。

【0004】

１０ｋＶ阻止機能を有するＳｉＣ ＤＭＯＳＦＥＴデバイスは、約１００ｍΩ×ｃｍ²の固有オン抵抗を有して製作されている。ＤＭＯＳＦＥＴデバイスは、その多数キャリアの性質に起因して、例えば、１００ｎｓよりも短時間の非常に高速なスイッチング速度を示すことができる。しかし、デバイスの望ましい阻止電圧が、例えば、１５ｋＶまで又はそれよりも高くまで増大すると、ＭＯＳＦＥＴデバイスのオン抵抗は、ドリフト層の厚みの対応する増大のために大幅に上昇する場合がある。この問題は、バルク移動度低下のために高温で悪化することがあり、これは、過度の電力消散をもたらす場合がある。

【0005】

ＳｉＣ結晶材料成長の進歩と共に、ＢＰＤ関連の問題を軽減するいくつかの手法が開発されている。例えば、Ｂ．Ｈｕｌｌ、Ｍ．Ｄａｓ、Ｊ．Ｓｕｍａｋｅｒｉｓ、Ｊ．Ｒｉｃｈｍｏｎｄ、及びＳ．Ｋｒｉｓｈｉｎａｓｗａｍｉ著「ドリフトのない１０−ｋＶ、２０−Ａ ４Ｈ−ＳｉＣ ＰｉＮダイオード」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｍａｔｅｒｉａｌｓ、３４巻、第４号、２００５年を参照されたい。これらの開発は、サイリスタ、ＧＴＯなどのようなＳｉＣバイポーラデバイスの開発及び／又は潜在的応用を強化することができる。サイリスタ及び／又はＧＴＯは、低い順方向電圧降下を与える場合があるが、それらは、ゲート駆動及び保護のための嵩張る整流回路を要求することがある。従って、ＳｉＣバイポーラデバイスがゲートターンオフ機能を有することが望ましいと考えられる。それらの優れたオン状態特性、妥当なスイッチング速度、及び／又は卓越した安全作動領域（ＳＯＡ）により、４Ｈ−ＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、電力スイッチング用途により適切になってきている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許第５，９７２，８０１号明細書

【特許文献2】米国特許第６，００２，１５９号明細書

【非特許文献】

【0007】

【非特許文献1】Ｂ．Ｈｕｌｌ、Ｍ．Ｄａｓ、Ｊ．Ｓｕｍａｋｅｒｉｓ、Ｊ．Ｒｉｃｈｍｏｎｄ、及びＳ．Ｋｒｉｓｈｉｎａｓｗａｍｉ著「ドリフトのない１０−ｋＶ、２０−Ａ ４Ｈ−ＳｉＣ ＰｉＮダイオード」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｍａｔｅｒｉａｌｓ、３４巻、第４号、２００５年

【発明の概要】

【課題を解決するための手段】

【0008】

一部の実施形態による半導体デバイスは、第１の導電型を有するドリフト層と、ドリフト層内の第１の導電型と反対の第２の導電型を有するウェル領域と、ウェル領域内のソース領域とを含む。ソース領域は、第１の導電型を有し、かつウェル領域内のチャンネル領域を定める。ソース領域は、チャンネル領域に隣接する横方向ソース領域と、チャンネル領域の反対側で横方向ソース領域から離れて延びる複数のソース接点領域とを含む。第２の導電型を有する本体接点領域が、複数のソース接点領域のうちの少なくとも２つの間にあり、かつウェル領域と接触し、ソースオーミック接点が、ソース接点領域及び本体接点領域に接触する。

【0009】

本体接点領域は、ソース接点領域の間に散在する複数の本体接点領域を含むことができる。複数の本体接点領域は、横方向ソース領域によりチャンネル領域から離間することができる。

【0010】

ソースオーミック接点は、ソース接点区域内でソース領域と接触することができ、かつソースオーミック接点は、本体接点領域区域内で本体接点領域と接触することができる。

【0011】

一部の実施形態において、接点領域区域の最小寸法ｐｌのウェル領域の最小寸法ｗｌに対する比は、０．２よりも大きい場合がある。更に別の実施形態において、接点領域区域の最小寸法ｐｌのウェル領域の最小寸法ｗｌに対する比は、０．３よりも大きい場合がある。

【0012】

ドリフト領域は、シリコンカーバイドのような広バンドギャップ半導体材料を含むことができる。

【0013】

ソース領域は、シート抵抗を有し、ソースオーミック接点は、ソース領域の接触抵抗の７５％よりも大きく、一部の実施形態においてはソース領域の接触抵抗よりも大きいシート抵抗を有する。

【0014】

デバイスは、１０００ボルトを超える逆方向阻止電圧と、２００アンペア毎平方センチメートルよりも高い電流密度とを有することができる。

【0015】

本発明の更なる理解を提供するために含まれ、かつ本出願に組み込まれてその一部を構成する添付図面は、本発明のある一定の実施形態を例示するものである。

【図面の簡単な説明】

【0016】

【図1】金属酸化物半導体電界効果（ＭＯＳＦＥＴ）デバイスの回路図である。

【図2】ＭＯＳＦＥＴデバイスに関する仮想オン状態電流−電圧特性を示すグラフである。

【図3】ゲート電圧に対するソース抵抗の影響を示すグラフである。

【図4】従来の電力ＭＯＳＦＥＴデバイスのセルの部分断面図である。

【図5】従来の電力ＭＯＳＦＥＴデバイスのレイアウトを示す平面図である。

【図6】従来の電力ＭＯＳＦＥＴデバイスのレイアウトを示す平面図である。

【図7】一部の実施形態による電力ＭＯＳＦＥＴデバイスのレイアウトを示す平面図である。

【図8】一部の実施形態による電力ＭＯＳＦＥＴデバイスのレイアウトを示す平面図である。

【図9】一部の実施形態による電力ＭＯＳＦＥＴデバイスのセルの部分断面図である。

【図10】一部の実施形態による電力ＭＯＳＦＥＴデバイスのセルの部分断面図である。

【図11】一部の実施形態によるＭＯＳＦＥＴデバイスに関するオン状態電流−電圧特性を示すグラフである。

【図12】一部の実施形態による電力ＭＯＳＦＥＴデバイスのセルの断面図である。

【図13】一部の実施形態による絶縁ゲートバイポーラトランジスタデバイスのセルの断面図である。

【図14】一部の実施形態によるｐ型絶縁ゲートバイポーラトランジスタデバイスのセルの断面図である。

【図15】図１４のＰ−ＩＧＢＴデバイスの電流−電圧特性を示すグラフである。

【図16A】図１４のｐ−ＩＧＢＴの電圧阻止特性を示すグラフである。

【図16B】図１４のＰ−ＩＧＢＴのパルスオン状態電流−電圧特性を示すグラフである。

【図16C】室温から３００℃の範囲の温度に対する図１４のＰ−ＩＧＢＴの更に別のオン状態電流−電圧特性を示すグラフである。

【図16D】温度の関数として図１４のＰ−ＩＧＢＴのオン状態電流−電圧特性を示すグラフである。

【発明を実施するための形態】

【0017】

ここで、本発明の実施形態を示す添付図面を参照して、本発明の実施形態を以下でより完全に説明する。しかし、本発明は、多くの異なる形態に実施することができ、本明細書に説明する実施形態に制限されると解釈すべきではない。むしろ、これらの実施形態は、この開示が十分かつ完全であり、当業者に本発明の範囲を十分に伝えることになるように提供するものである。同じ数字は、全体を通じて同様な要素を意味する。

【0018】

第１、第２などの用語は、本明細書において様々な要素を説明するために使用することができるが、これらの要素は、これらの用語によって制限すべきでないことは理解されるであろう。これらの用語は、１つの要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用する時に、用語「及び／又は」は、関連付けられた列挙項目のうちの１つ又はそれよりも多くのいずれか又は全ての組合せを含む。

【0019】

本明細書に使用される術語は、特定の実施形態を説明する目的のみであり、本発明を制限するように想定されているものではない。本明細書で使用する時に、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈がそうでないと明確に示す場合を除いて複数形を同様に含むことを意図している。用語「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、及び／又は「ｉｎｃｌｕｄｉｎｇ」は、本明細書で使用する時に、説明する特徴、整数、段階、作動、要素、及び／又は構成要素の存在を指定するが、１つ又はそれよりも多くの他の特徴、整数、段階、作動、要素、構成要素、及び／又はその群の存在又は追加を除外しないことも更に理解されるであろう。

【0020】

特に明記しない限り、本明細書で使用する全ての用語（技術用語及び科学用語を含む）は、本発明が属する分野の業者によって一般的に理解されるのと同じ意味を有する。本明細書で使用する用語は、本明細書及び当業技術の関連でのその意味と適合する意味を有すると解釈されなければならず、本明細書で特にそのように定義されない限り、理想化されるか又は過度に形式的な意味に解釈されないことになることは更に理解されるであろう。

【0021】

層、領域、又は基板のような要素が別の要素「上」にある又はその「上に」延びると呼ばれる時に、この要素は、直接にその他の要素上にあり、又は直接にその上に延びることができ、又は介在要素が存在することもできることは理解されるであろう。逆に、要素が別の要素「上に直接に」ある又はその「上に直接に」延びると呼ばれる時に、介在要素は存在しない。要素が別の要素に「接続」している又は「結合」していると呼ばれる時に、この要素は、直接にその他の要素に接続又は結合することができ、又は介在要素が存在することができることも理解されるであろう。逆に、要素が別の要素に「直接に接続」している又は「直接に結合」していると呼ばれる時に、介在要素は存在しない。

【0022】

「下方」又は「上方」又は「上側」又は「下側」又は「水平方向」又は「横方向」又は「垂直方向」のような相対語は、図示する１つの要素、層、又は領域の別の要素、層、又は領域に対する関係を説明するために本明細書で使用することができる。これらの用語は、図で表された方向に加えて、デバイスの様々な方向を包含することを意図することは理解されるであろう。

【0023】

本発明の実施形態は、本発明の理想的な実施形態（及び中間構造）の模式図である断面図を参照して本明細書に説明する。図面における層及び領域の厚みは、明確にするために誇張されている場合がある。加えて、例えば、製作の技術及び／又は公差の結果としてこの図の形状からの変動が予想される。すなわち、本発明の実施形態は、本明細書に示す領域の特定の形状に制限されると解釈すべきではなく、例えば、製造に起因する形状の偏差を含むことになる。例えば、矩形として示される注入領域は、丸い又は湾曲した特徴部を典型的に有し、及び／又は注入領域から非注入領域への個別の変化でなく、そのエッジで注入濃度の勾配を典型的に有することになる。同様に、注入によって形成された埋め込み領域は、埋め込み領域とそれを通って注入が行われる表面との間の領域内に何らかの注入をもたらす場合がある。すなわち、図示の領域は、本質的に概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図せず、かつ本発明の範囲を制限することを意図しない。

【0024】

本発明の一部の実施形態は、層及び／又は領域内の多数キャリア濃度によるｎ型又はｐ型のような導電型を有するとして特徴付けられた半導体層及び／又は領域に関連して説明する。従って、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、それに対して、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。一部の材料は、「＋」又は「−」を付して示すことができ（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、又はｐ−−などにおけるように）、別の層又は領域と比べて多数キャリアの相対的により大きい（「＋」）又はより小さい（「−」）濃度が示されている。しかし、こうした表示は、層又は領域内の多数又は少数キャリアの特定の濃度の存在を意味しない。

【0025】

本発明の一部の実施形態は、高電力及び／又は高温の用途に適切なシリコンカーバイド（ＳｉＣ）絶縁ゲートデバイスを提供する。

【0026】

図１は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス１０の回路図である。図示のように、ＭＯＳＦＥＴデバイスは、一般的に、３つの端子、すなわち、ドレイン端子（Ｄ）、ソース端子（Ｓ）、及びゲート端子（Ｇ）を含む。デバイスのゲート・ツー・ソース電圧は、Ｖ_GSで示されており、一方、デバイスのドレイン・ツー・ソース電圧は、Ｖ_DSで示されている。デバイスは、デバイスの物理特性に基づいて、内臓ソース抵抗Ｒｓ及び内臓ドレイン抵抗Ｒ_Dを有する。内臓ソース抵抗Ｒ_Sにわたる電圧は、Ｖ_RSで示されている。

【0027】

ＭＯＳＦＥＴデバイスにおいて、ドレインからソースへのデバイスのチャンネルを通過する電流は、ゲートに電圧を印加することによって調節される。ゲートは、二酸化珪素のようなゲート絶縁体によってチャンネルから絶縁されている。ゲート端子の電圧が高まると、デバイスを通過する電流が増大する。

【0028】

図２は、所定のゲート・ツー・ソース電圧（Ｖ_GS)に対して、ＭＯＳＦＥＴデバイスの仮想（曲線１０２）及び実際（１０４）のオン状態電流−電圧特性を示すグラフである。図２に示すように、所定のゲート電圧に対してドレインとソースの間の電圧（Ｖ_DS）が高まると、デバイスを通過する電流（Ｉ_D）が飽和点まで増大する。実際のデバイスにおいては、トランジスタの実際の飽和電流は、理想的な飽和電流よりも典型的に少ない。この理由の一部は、デバイスのソース抵抗に関連する。

【0029】

特に、デバイスを通過するドレイン電流Ｉ_Dが増大すると、ソース抵抗Ｒ_Sにわたって低下する電圧の量は正比例して増大する。図３は、ゲート電圧に対するソース抵抗の影響を示すグラフである。図３において、ゲート端子からソース端子への電圧がＶ_GSで示されている。ゲート・ツー・ソース端子間でデバイスに印加されるゲート電圧の一部分は、デバイスの内部ソース抵抗Ｒ_Sにわたって低下する。ゲート電圧のその部分は、図３におけるＶ_Rsで示されている。ゲート・ツー・ソース電圧の残りの部分は、ゲート絶縁体の両端の電圧として現れ、図３におけるＶ_GS,intで示されている。すなわち、Ｖ_GSは、Ｖ_RsとＶ_GS,intの和に等しい。

【0030】

図３に示すように、ゲート・ツー・ソース電圧は、ドレイン電流が増加する時に一定のままとすることができる。しかし、デバイスの内部ソース抵抗によって低下するゲート電圧Ｖ_GSの部分Ｖ_Rsは、ドレイン電流Ｉ_Dが増加すると増加し、一方、ゲート絶縁体の両端の電圧として現れるゲート・ツー・ソース電圧の部分Ｖ_GS,intは、ドレイン電流Ｉ_Dが増加すると減少する。

【0031】

すなわち、ドレイン電流が増大すると、チャンネルを維持するのに使用されているゲート電圧の部分が低下し、これは、デバイスが、ドレイン・ツー・ソース電圧の低いレベルで飽和状態に入る原因になる場合がある。従って、高ソース抵抗は、ＭＯＳＦＥＴ又は他の絶縁ゲート制御デバイスの作動に悪影響を与える場合がある。

【0032】

一部の実施形態によるＭＯＳＦＥＴ構造のユニットセル１０が図４に示されている。図１のデバイス１０は、ｎ型８°軸外４Ｈ−ＳｉＣ基板１２上のｎドリフトエピタキシャル層１４を含む。ｎドリフト層１４は、約１０ｋＶの阻止機能のために約１００μｍから約１２０μｍの厚みを有することができ、約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度のｎ型ドーパントでドープすることができる。他のドーピング濃度／電圧阻止範囲も可能である。１２００Ｖ ＭＯＳＦＥＴデバイスに対して、基板は、４°軸外４Ｈ−ＳｉＣとすることができ、ドリフト層は、約１０μｍの厚みを有することができ、約６×１０¹⁵ｃｍ^-3のドーピング濃度のｎ型ドーパントでドープすることができる。

【0033】

この構造は、例えば、アルミニウムと窒素のそれぞれの選択的注入によって形成することができるｐ＋型ウェル領域１８及びｎ＋ソース領域２０を更に含む。ｐ＋ウェル領域１８の接合深さは、約０．５μｍとすることができるが、他の深さも可能である。構造１０は、ドリフト層１４の表面からｐ＋ウェル領域１８内に延びるｐ＋接点領域２２を更に含む。接合終端（図示せず）をデバイス周囲の周りに設けることができる。

【0034】

注入されたドーパントの全ては、シリコンが過圧されて及び／又はグラファイトフィルムのような封入層によって被覆されて約１６００℃の温度で焼き鈍しすることによって活性化することができる。これらの条件なしでは、高温アニールは、シリコンカーバイドエピタキシの表面を損傷する場合がある。シリコン過圧は、シランの存在によって与えることができ、又はシリコン過圧の所定量を与えるシリコンカーバイド被覆物体の近接によって与えることができる。代替的に又はシリコン過圧と組み合わせて、グラファイトコーティングをデバイスの表面上に形成することができる。注入イオンを活性化するためにデバイスをアニールする前に、アニール中に構造の表面を保護するためにグラファイトコーティングを構造の上側／前側に付加することができる。グラファイトコーティングは、従来のレジストコーティング方法によって付加することができ、約１μｍの厚みを有することができる。グラファイトコーティングは、ドリフト層１４上に結晶性のコーティングを形成するために加熱することができる。注入されたイオンは、例えば、約１６００℃又はそれよりも高い温度で不活性ガス内で行うことができる熱アニールによって活性化することができる。特に、熱アニールは、約１６００℃の温度でアルゴン中で５分間行うことができる。グラファイトコーティングは、高温アニール中にドリフト層１４の表面を保護することを助けることができる。

【0035】

次に、グラファイトコーティングは、例えば、灰化及び熱酸化によって除去することができる。

【0036】

注入焼き鈍しの後、約１μｍの厚みを有する二酸化珪素の電界酸化物（図示せず）を堆積させて、デバイスの活性領域を露出するようにパターン化することができる。

【0037】

ゲート酸化物層３６は、４００−６００Åの最終的なゲート酸化物厚を有してゲート酸化処理によって形成することができる。

【0038】

特に、ゲート酸化物は、例えば米国特許第５，９７２，８０１号明細書に説明するように、乾燥Ｏ₂中のバルク酸化物の成長に続く湿潤Ｏ₂中のバルク酸化物のアニールを含む乾燥−湿潤酸化処理によって成長させることができ、この特許は、その全体が本明細書において引用により組み込まれている。本明細書で用いる時に、湿潤Ｏ₂中の酸化物のアニールは、Ｏ₂及び気化Ｈ₂Ｏの両方を含有する雰囲気中の酸化物のアニールを指す。アニールは、乾燥酸化物成長と湿潤酸化物成長の間に行うことができる。乾燥Ｏ₂酸化物成長は、例えば、１２００℃までの温度で乾燥Ｏ₂中少なくとも約２．５時間にわたって石英管内で行うことができる。乾燥酸化物成長は、バルク酸化物層を望ましい厚みに成長させるために行われる。乾燥酸化物成長の温度は、酸化物成長速度に影響を及ぼす場合がある。例えば、より高い処理温度は、より高い酸化物成長速度をもたらすことができる。最大成長温度は、使用されるシステムに依存すると考えられる。

【0039】

一部の実施形態において、乾燥Ｏ₂酸化物成長は、約１１７５℃の温度及び乾燥Ｏ₂中で約３．５時間にわたって行うことができる。得られた酸化物層は、不活性雰囲気中で約１２００℃までの温度でアニールすることができる。特に、得られた酸化物層は、１１７５℃の温度でＡｒ中で約１時間にわたってアニールすることができる。湿潤Ｏ₂酸化物アニールは、約９５０℃又はそれ未満の温度で約１時間にわたって行うことができる。湿潤Ｏ₂アニールの温度は、付加的な界面状態を導入する場合があるＳｉＣ／ＳｉＯ₂界面での更なる熱酸化物成長を阻止するために制限することができる。特に、湿潤Ｏ₂アニールは、約９５０℃の温度及び湿潤Ｏ₂中で約３時間にわたって行うことができる。得られるゲート酸化物層は、約５００Åの厚みを有することができる。

【0040】

一部の実施形態において、乾燥Ｏ₂酸化物成長は、約１１７５℃の温度及び乾燥Ｏ₂中で約４時間にわたって行うことができる。得られた酸化物層は、不活性雰囲気中で約１１７５℃までの温度でアニールすることができる。特に、得られた酸化物層は、１１７５℃の温度でＡｒ中で３０分から２時間の持続時間にわたってアニールすることができる。次に、酸化物層は、１１７５℃から１３００の温度でＮＯ雰囲気中で３０分から３時間の持続時間にわたってアニールを受ける。得られるゲート酸化物層は、約５００Åの厚みを有することができる。

【0041】

ゲート酸化物３４の形成後に、ポリシリコンゲート３２を堆積させ、例えば、ホウ素でドープすることができ、ゲート抵抗を低下させるための金属化処理が続く。Ａｌ／Ｎｉ接点をｐ型オーミックソース接点金属２８として堆積させることができ、Ｎｉをｎ型ドレイン接点金属２６として堆積させることができる。全ての接点は、「急速熱焼き鈍し器（ＲＴＡ）」内で焼結させることができ、厚いＴｉ／Ａｕ層をパッド金属に使用することができる。

【0042】

図４を参照すると、ＭＯＳＦＥＴデバイスのソース抵抗は、２つの主要構成要素、すなわち、ソースオーミック接点３４とソース領域２０の間の接触抵抗Ｒ_Cと、ソースオーミック接点３４とチャンネルの間のソース領域２０内のシート抵抗Ｒ_sheetとを有する。すなわち、Ｒ_S＝Ｒ_C＋Ｒ_sheetである。従来のシリコンベースのＭＯＳＦＥＴデバイスでは、シリコン及び他の狭バンドギャップ半導体との非常に低抵抗のオーミック接点を形成することが可能であるので、シート抵抗Ｒ_sheetは、ソース抵抗を判断する際の支配的なファクタである。しかし、シリコンカーバイド及び窒化ガリウムのような化合物半導体、ダイヤモンド、及びＺｎＯを含む広バンドギャップ半導体（すなわち、約２．０Ｖよりも大きいバンドギャップを有する半導体）では、接触抵抗Ｒ_Cは、ソース抵抗に支配的に寄与する場合がある。特に、シリコンカーバイド及び他の広バンドギャップ材料との非常に低抵抗のオーミック接点を形成することは、こうした材料に伴う高いエネルギ障壁のために困難である。

【0043】

図５及び図６は、従来の電力ＭＯＳＦＥＴデバイスのレイアウトを示す平面図である。従来の電力ＭＯＳＦＥＴデバイスでは、接触抵抗がシート抵抗ほど重要でないという仮定の下で、シート抵抗を低減又は最小にするようにレイアウトが設計される。すなわち、図５を参照すると、従来の電力ＭＯＳＦＥＴデバイスは、ドリフト層１４内に形成されたｐウェル１８、ｐウェル１８内のｎ＋ソース領域２０、及びｎ＋ソース領域２０内のｐ＋接点領域２２を典型的に含む。図６を参照すると、ソース接点３４は、ｎ＋ソース領域２０及びｐ＋接点領域２２上に形成されている。ゲート３２は、ｐウェル１８上に形成され、ｎ＋ソース領域２０の周囲とドリフト層１４の隣接部分とに重なっている。ドレインからソースへの電流の流れは、図５に矢印４２で示されている。

【0044】

上述したように、広バンドギャップ半導体材料システムでは、ソース抵抗は、ソースオーミック接点の接触抵抗によってソース層のシート抵抗よりもより多く影響を受ける場合がある。従って、広バンドギャップ電力半導体デバイスのソース抵抗を低減するためには、ソースオーミック接点の接触抵抗を低減することが望ましい場合がある。一般的に、接触抵抗は、あらゆる方向の接点の最も小さい寸法である接点の最小寸法を増大させることによって低減することができる。しかし、電子デバイスのソースオーミック接点の最小寸法を単純に増大させることは、デバイスのセル対セル間隔又はピッチを望ましくなく増大させる場合がある。ＭＯＳＦＥＴデバイスのピッチは、デバイスのｐウェル領域の幅に比例すると考えられる。デバイスのピッチの増大は、単一基板上に形成することができるデバイスの密度を低下させ、生産されるデバイスを低減し、かつ製造コストを増大させる。

【0045】

一部の実施形態により、デバイスのピッチ及び／又はデバイスのｐ型ウェル領域の幅を増大させることなく、ソースオーミック接点の最小寸法を増大させる絶縁ゲート型デバイスのレイアウトを提供する。一部の実施形態によるデバイスレイアウトは、デバイスのシート抵抗を増大させる場合がある。こうした効果は、狭バンドギャップ半導体材料に基づくデバイスにおいては非常に望ましくない。しかし、シート抵抗は、広バンドギャップデバイスのソース抵抗を判断する際の支配的なファクタではないので、このようなトレードオフは、広バンドギャップデバイスにとって受容可能であると考えられる。一部の実施形態によるデバイスにおいて、ソース接点抵抗に対するソースシート抵抗の比は、０．７５よりも大きい場合がある（すなわち、Ｒ_sheet／Ｒ_C＞０．７５）。一部の実施形態において、デバイスは、ソースシート抵抗よりも小さいソース接点抵抗を有する場合がある。すなわち、一部の実施形態において、ソース接点抵抗に対するソースシート抵抗の比は、１よりも大きい場合があり（すなわち、Ｒ_sheet／Ｒ_C＞１）、更に別の実施形態において、ソース接点抵抗に対するソースシート抵抗の比は、５よりも大きい場合がある。

【0046】

図７及び図８は、一部の実施形態によるＭＯＳＦＥＴデバイスセル１００のレイアウトを示す平面図であり、図９及び図１０は、一部の実施形態によるＭＯＳＦＥＴデバイスのセルの部分断面図である。特に、図９は、図８のＡ−Ａ’線に沿った断面図であり、一方、図１０は、図８のＢ−Ｂ’線に沿った断面図である。

【0047】

図７から図１０に示すデバイス１００は、ｎ型８°軸外４Ｈ−ＳｉＣ基板１１２上のｎドリフトエピタキシャル層１１４を含む。ｎドリフト層１１４は、約１０ｋＶの阻止機能に関して約１００μｍから約１２０μｍの厚みを有することができ、から約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度のｎ型ドーパントでドープすることができる。１２００Ｖ ＭＯＳＦＥＴデバイスに関して、基板は、４°軸外４Ｈ−ＳｉＣとすることができ、ドリフト層は、約１０μｍの厚みを有することができ、から約６×１０¹⁵ｃｍ^-3のドーピング濃度のｎ型ドーパントでドープすることができる。

【0048】

この構造は、例えば、アルミニウム及び窒素のそれぞれの選択的注入によって形成することができるｐ＋型ウェル領域１１８及びｎ＋ソース領域１２０を更に含む。ｐ＋ウェル領域１１８の接合深さは、約０．５μｍとすることができる。構造１００は、ドリフト層１１４の表面からｐ＋領域１１８内に延びるｐ＋接点領域１２２を更に含む。接合終端（図示せず）をデバイス周囲に設けることができる。

【0049】

図７を参照すると、ｎ＋ソース領域１２０は、ｐウェル１１８の対向するチャンネル領域１２５に平行な１対の横方向ソース領域１２０Ａを含む。複数のソース接点領域１２０Ｂが、横方向ソース領域１２０Ａの間を延び、複数のｐ＋接点領域１２２が、ソース接点領域１２０Ｂの間に設けられる。

【0050】

図８を参照すると、ゲート接点１３２が、チャンネル領域１２５の上に形成され、かつ横方向ソース領域１２０Ａと重なる。ソースオーミック接点１３４は、ソース接点領域１２０Ｂ及びｐ＋接点領域１２２にわたって形成される。ソースオーミック接点１３４は、ｎ型接点領域１３６においてソース接点領域１２０Ｂと重なる。ソースオーミック接点１３４は、本体接点領域１３８においてｐ＋接点領域１２２と重なる。

【0051】

ソースオーミック接点１３４が接触するソース接点領域１２０Ｂの部分は、同様なピッチ／ｐウェルサイズに対して図５及び図６に示すレイアウトのような従来のレイアウトで得ることができる最小寸法よりも大きい最小寸法を有することができる。従って、デバイスピッチ／ｐウェルサイズを実質的に増大させることなくソース接点抵抗を低減することができる。特徴部の「最小寸法」とは、特徴部のあらゆる断面における特徴部の最小の幅を指す。例えば、本体接点領域１３８の最小寸法ｐｉ、ｎ型接点領域１３６の最小寸法ｎｌ、及びｐウェル領域の最小寸法ｗｌが図８に示されている。

【0052】

図７及び図８に示すようなレイアウトを有するデバイスにおいては、ソース接点への電流フローは、図７の矢印１４２によって示すようにソース接点領域１２０Ｂを通って流れる。ソース接点領域１２０Ｂは、図５及び図６に示すような従来のレイアウトを有するデバイスのソース領域と比較して高いシート抵抗を有する場合がある。しかし、シート抵抗における増大は接触抵抗の低下で補うことができるものよりも大きく、従って、ソース抵抗における全体的な低減を与える場合がある。

【0053】

図１１は、一部の実施形態による７ｍｍ×８ｍｍ１２００ VシリコンカーバイドＭＯＳＦＥＴデバイスに関するオン状態の電流−電圧特性を示すグラフである。図１１に示すデバイス特性において、３７７Ａのドレイン電流（Ｉ_D）が、３．８Ｖの順方向ドレイン・ツー・ソース電圧（ＶＤＳ）で測定された。活性領域に対して正規化された電流密度は、７５０Ａ／ｃｍ²を超えていた。

【0054】

ＭＯＳＦＥＴデバイスのオン抵抗は、デバイスのドレイン抵抗、チャンネル抵抗、及びソース抵抗によって影響を受ける。従って、デバイスのソース抵抗を低減することは、デバイスのオン抵抗も低減する。

【0055】

一部の実施形態によるレイアウトを有する広バンドギャップＭＯＳＦＥＴデバイスは、デバイスのより低いオン抵抗と、増大した電流レベルがゲート上に低い脱バイアス効果を有するという事実とより、実質的に増大した飽和電流が可能である場合がある。すなわち、より低いソース抵抗のために、ドレイン電流が増大する時にソース抵抗によってより低い電圧が発現する。従って、より大きいゲート・ツー・ソース電圧が、デバイスのチャンネルに印加される。

【0056】

図１２は、一部の実施形態によるレイアウトを有するデバイスの理想化された断面図である。特に、図１２は、一部の実施形態によるレイアウトを有するデバイスのいくつかの寸法を示している。例えば、図１２に示すように、注入したセル区域（すなわち、ｐウェル１１８）の最小寸法は、図１２での幅ｗｌとして表される。しかし、ｐウェル１１８の最小寸法は、図１２に示すデバイスの平面とは異なる方向で生じる場合があることは認められるであろう。例えば、ｐウェル１１８の最小寸法は、図１２に示すデバイスの平面に垂直な方向で生じる場合がある。

【0057】

ｎ型接点区域の最小寸法は、図１２で幅ｎｌとして表され、一方、ｐ型接点区域の最小寸法は、図１２で幅ｐｌとして表される。ｎ型接点区域は、ソースオーミック接点１３４とｎ＋ソース領域１２０の間の重なった区域として定義され、一方、ｐ型接点区域は、ソースオーミック接点１３４とｐ＋接点領域１２２の間の重なった区域として定義される。

【0058】

一部の実施形態による絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）デバイス２００が図１３に示されている。図示のように、ＩＧＢＴデバイスは、ｐ型エピタキシャル層２１２上にｎドリフトエピタキシャル層２１４を含む。ｐ型エピタキシャル層２１２は、高濃度ドープのｐ型８°軸外４Ｈ−ＳｉＣ基板又は層２１０上に形成される。ｎドリフト層２１４は、約１０ｋＶの阻止機能に関して約１００μｍから約１２０μｍの厚みを有することができ、かつ約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度でｐ型ドーパントをドープすることができる。

【0059】

ＩＧＢＴ構造２００は、例えば、アルミニウムと窒素をそれぞれ選択的に注入することによって形成することができるｐ＋型ウェル領域２１８及びｎ＋ソース領域２２０を更に含む。ｐ＋ウェル領域２１８の接合深さは、約０．５μｍとすることができる。構造２００は、ドリフト層２１４の表面からｐ＋領域２１８内に延びる複数のｐ＋本体接点領域２２２を更に含む。一部の実施形態において、導電型は、反転することができる。

【0060】

ゲート接点２３２は、ゲート絶縁体２３６上に存在し、ソース／エミッタ接点２３４は、ソース接点領域２２０及び本体接点領域２２２上に存在する。コレクター接点２２６は、基板２１０に接触する。

【0061】

一部の実施形態により、トランジスタデバイスは、０．２よりも大きいｗｌに対するｎｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．３よりも大きいｗｌに対するｎｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．２から１の範囲にあるｗｌに対するｎｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．３から１の範囲にあるｗｌに対するｎｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．５よりも大きいｗｌに対するｎｌの比を有することができる。例えば、一部の実施形態によるレイアウトを有するデバイスのｎ型接点区域の最小寸法は、６μｍの注入セル区域の最小寸法を有するデバイスに対して約２μｍとすることができる。

【0062】

一部の実施形態により、トランジスタデバイスは、０．２よりも大きいｗｌに対するｐｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．３よりも大きいｗｌに対するｐｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．５よりも大きいｗｌに対するｐｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．２から０．５の範囲にあるｗｌに対するｐｌの比を有することができる。更に別の実施形態において、トランジスタデバイスは、０．２から１の範囲にあるｗｌに対するｐｌの比を有することができる。

【0063】

一部の実施形態は、増大した電流密度を有するトランジスタデバイスを提供する。電流密度は、チップの面積で除した全電流として定義される。例えば、一部の実施形態による広バンドギャップトランジスタデバイスは、２００Ａ／ｃｍ²を超える電流密度及び１０００Ｖ又はそれよりも高い阻止電圧が可能である場合がある。更に別の実施形態による広バンドギャップトランジスタデバイスは、２００Ａ／ｃｍ²を超える電流密度の１００Ａの電流、５Ｖ未満の順方向電圧降下、及び１０００Ｖ又はそれよりも高い阻止電圧が可能である場合がある。更に別の実施形態による広バンドギャップトランジスタデバイスは、３００Ａ／ｃｍ²を超える電流密度の１００Ａの電流、５Ｖ未満の順方向電圧降下、及び１０００Ｖ又はそれよりも高い阻止電圧が可能である場合がある。

【0064】

一部の実施形態による半導体デバイスは、１０００ボルトを超える逆方向阻止電圧と、１００Ａよりも大きい電流での２００アンペア毎平方センチメートルよりも大きい電流密度とを有する。

【0065】

更に別の実施形態による半導体デバイスは、１０００Ｖ又はそれよりも高い逆方向阻止電圧と、５ボルト又はそれ未満の順方向電圧降下での１００Ａよりも大きい順方向電流機能とを有する。

【0066】

一部の実施形態による金属酸化物半導体電界効果トランジスタデバイスは、１２００ボルト又はそれよりも高い逆方向阻止電圧と、１００Ａよりも大きい順方向電流機能とを有する。

【0067】

一部の実施形態による金属酸化物半導体電界効果トランジスタデバイスは、１０００ボルト又はそれよりも高い逆方向阻止電圧と、８ミリオーム−ｃｍ²未満の差動オン抵抗とを有する。

【0068】

半導体デバイスは、１０００Ｖ未満の阻止電圧を有し、かつ５Ｖ又はそれ未満の順方向電圧降下で２００アンペア毎平方センチメートルよりも大きい電流密度の順方向電流を通過させるように構成される。

【0069】

一部の実施形態は、広バンドギャップトランジスタデバイスが、２０μｍ未満のセルピッチを有するデバイスにおいて４ボルト未満であるドレイン・ツー・ソース電圧で１００アンペア又はそれよりも大きいドレイン電流を達成することを可能にすることができる。一部の実施形態は、広バンドギャップトランジスタデバイスが、１０μｍ未満のセルピッチを有するデバイスにおいて４ボルト未満であるドレイン・ツー・ソース電圧で１００アンペア又はそれよりも大きいドレイン電流を達成することを可能にすることができる。一部の実施形態は、広バンドギャップトランジスタデバイスが、１０μｍ未満のセルピッチを有するデバイスにおいて５ボルト未満であるドレイン・ツー・ソース電圧で８０アンペア又はそれよりも大きいドレイン電流を達成することを可能にすることができる。

【0070】

１０ｋＶ又はそれよりも高い電圧阻止機能を有する一部の実施形態によるＩＧＢＴは、１００Ａ／ｃｍ²の電流密度で５．２Ｖ又はそれ未満の順方向電圧降下を伴って１４ミリオーム−ｃｍ²未満の差動固有オン抵抗を有することができる。

【0071】

一部の実施形態によるｐ型絶縁ゲートバイポーラトランジスタ（ｐ−ＩＧＢＴ）デバイス３００が図１４に示されている。図示のように、ＩＧＢＴデバイスは、ｎ型８°軸外４Ｈ−ＳｉＣ基板３１０上に形成されたｐ型フィールドストップバッファ層３１１上にｐ−ドリフトエピタキシャル層３１４を含む。ｐ−ドリフト層３１４は、約１００μｍから約２００μｍの厚みを有し、かつ約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度でｐ型ドーパントをドープすることができる。

【0072】

ｐ−ＩＧＰＴ構造３００は、例えば、アルミニウムと窒素のそれぞれの選択的注入によって形成することができるｎ＋型ウェル領域３１８及びｐ＋ソース／エミッタ領域３２０を含む。ｐ＋ウェル領域３１８の接合深さは、約０．５μｍとすることができるが、他の深さも可能である。構造３００は、ドリフト層３１４の表面からｎ＋ウェル領域３１８内に延びる複数のｎ＋本体接点領域３２２を更に含む。

【0073】

ゲート接点３３２は、ゲート絶縁体３３６上にあり、ソース／エミッタ接点３３４は、ソース接点領域３２０及び本体接点領域上にある。コレクター接点３２６は、基板３１０に接触する。

【0074】

図１４に示すような４Ｈ−ＳｉＣｐ−ＩＧＢＴは、ドリフト層３１４としての２×１０¹⁴ｃｍ^-3ドープの１４０μｍ厚ｐ型エピ層と、１×１０¹⁷ｃｍ^-3から５×１０¹⁷ｃｍ^-3の範囲のドーピング濃度を有する２μｍ厚ｐ型フィールドストップバッファ層３１１とを用いて製作された。マルチゾーンＪＴＥ（１５ゾーン）エッジ終端構造（図示せず）が、窒素イオン注入によって形成された。ＪＴＥ終端は、例えば、米国特許第６，００２，１５９号明細書に説明されており、この特許は引用によって本明細書に組み込まれている。ＭＯＳチャンネルが、注入されたｎ−ウェル３１８上に形成された。５０ｎｍ厚の熱成長酸化物層が、ゲート絶縁体３３６として使用された。

【0075】

図１５は、図１４に示すｐ−ＩＧＢＴデバイスの−５０ｍＶで固定したＶ_DSでのＩ_D−Ｖ_QS特性を示している。Ｉ_D−Ｖ_QS特性は、同じウェーハ上に製作された２００μｍ／２００μｍのＷ／Ｌを有する試験ＭＯＳＦＥＴから測定された。−１０Ｖの閾値電圧及び１０ｃｍ²／ＶｓのピークＭＯＳチャンネル移動度が、Ｉ_D−Ｖ_GS特性から抽出された。

【0076】

図１６Ａは、０．１６ｃｍ²の活性面積を有する６．７ｍｍ×６．７ｍｍ４Ｈ−ＳｉＣ Ｐ−ＩＧＢＴの室温での阻止機能（ＶＧＥ＝０Ｖ）を示している。プローブ機器の制約のために、測定電圧は、−１５ｋＶまでに制限された。デバイスは、０．６μＡの漏れ電流を示し、これは、−１５ｋＶのＶ_CEでの１．２μＡ／ｃｍ²の漏れ電流密度に対応する。これは、ＳｉＣ電力スイッチにおいてこれまで報告された最高の阻止電圧である。図１６Ｂは、Ｔｅｋｔｒｏｎｉｘ３７１曲線トレーサを用いて測定されたｐ−ＩＧＢＴのパルスオン状態Ｉ−Ｖ特性を示している。デバイスは、−１４５Ａのオン状態電流を示し、これは、−２２．５ＶのＶ_CE及び−２０ＶのＶ_GEでの９０６Ａ／ｃｍ²の電流密度を表している。寄生サイリスタのラッチアップの証拠は、この測定中に観察されなかった。図１６Ｃは、室温から３００℃の範囲の温度に関する４Ｈ−ＳｉＣ Ｐ−ＩＧＢＴのＩＣ−ＶＱＥ特性を示している。この測定に対しては、Ｖ_CEは、−１０Ｖに固定された。Ｉ−Ｖ特性は、上昇した温度でゼロに向けてシフトした。しかし、デバイスは、この温度範囲を通じて常時オフ特性を維持した。図１６Ｄは、オン状態Ｉ−Ｖ特性を温度の関数として示している。この測定に対しては、Ｖ_GEは、−２０Ｖに固定された。温度上昇に伴い、順方向電圧降下における単調な減少が観察された。これは、上昇した温度でのキャリア寿命の増大によって生じる少数キャリア（電子）拡散長の増大に起因すると考えられる。

【0077】

従って、一部の実施形態によるｐ−ＩＧＢＴは、約１０ｋＶよりも大きく、一部の実施形態において約１３ｋＶよりも大きい逆方向阻止電圧と、５アンペアよりも大きい順方向電流機能を有する逆方向阻止電圧とを有することができる。

【0078】

本発明の一部の実施形態は、ｎ型ドリフト層を有するシリコンカーバイドＩＧＢＴ及びＭＯＳＦＥＴデバイスに関連して説明したが、本発明は、これに制限されず、ｐ型基板及び／又はドリフト層を有するデバイスに具現化することができることは認められるであろう。更に、本発明は、以下に制限されるものではないが、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、絶縁ゲート整流サイリスタ（ＩＧＣＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などを含む多くの様々なタイプのデバイスに使用することができる。

【0079】

図面及び本明細書において、本発明の典型的な実施形態を開示し、特定の用語を使用したが、それらは、一般的及び説明的な意味のみで使用されて制限の目的では用いられず、本発明の範囲は、以下の特許請求の範囲に示されている。

【符号の説明】

【0080】

Ｄ ドレイン端子
Ｇ ゲート端子
Ｒｓ 内臓ソース抵抗
Ｓ ソース端子
Ｖ_DS ドレイン・ツー・ソース電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】