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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6096013
(24)【登録日】2017年2月24日
(45)【発行日】2017年3月15日
(54)【発明の名称】半導体装置の製造方法および半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20170306BHJP
H01L 27/04 20060101ALI20170306BHJP
H01L 21/3205 20060101ALI20170306BHJP
H01L 21/768 20060101ALI20170306BHJP
H01L 23/522 20060101ALI20170306BHJP
【ＦＩ】
H01L27/04 C
H01L21/88 S
【請求項の数】15
【全頁数】43
(21)【出願番号】特願2013-53862(P2013-53862)
(22)【出願日】2013年3月15日
(65)【公開番号】特開2014-179545(P2014-179545A)
(43)【公開日】2014年9月25日
【審査請求日】2015年12月10日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(72)【発明者】
【氏名】藤原 剛
(72)【発明者】
【氏名】佐藤 清彦
(72)【発明者】
【氏名】松本 大地
(72)【発明者】
【氏名】宮崎 努
【審査官】
市川 武宜
(56)【参考文献】
【文献】
特開２０１０−２２５９０７（ＪＰ，Ａ）
【文献】
特開平０５−１９０５４２（ＪＰ，Ａ）
【文献】
特開２００８−２１０９９６（ＪＰ，Ａ）
【文献】
国際公開第９８／０２６４５０（ＷＯ，Ａ１）
【文献】
特開２００６−１９０８８９（ＪＰ，Ａ）
【文献】
特開平１１−３３０２３６（ＪＰ，Ａ）
【文献】
特開２００５−０７２３４２（ＪＰ，Ａ）
【文献】
特開２０１２−０４９３６４（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記第１導体膜上に第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｆ）前記第２導体膜をパターニングし、前記第２導体膜からなる第１電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２絶縁膜および前記第１導体膜をパターニングし、前記第１電極の下に配置され、前記第２絶縁膜からなる容量膜と、前記容量膜の下に配置され、前記第１導体膜からなる第２電極とを形成する工程、
を有し、
前記（ｇ）工程において、前記第１電極と前記容量膜と前記第２電極とにより、容量素子を形成し、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁膜上にチタンを含む第１膜を成膜する工程、
（ｃ２）前記第１膜上にチタンおよび窒素を含む第２膜を成膜する工程、
（ｃ３）前記第２膜上にアルミニウムを含む第３膜を成膜する工程、
（ｃ４）前記第３膜上にチタンを含む第４膜を成膜する工程、
（ｃ５）前記第４膜上にチタンおよび窒素を含む第５膜を成膜する工程、
を含み、
前記（ｃ）工程において、前記（ｃ１）工程、前記（ｃ２）工程、前記（ｃ３）工程、前記（ｃ４）工程および前記（ｃ５）工程を行うことで、前記第１膜、前記第２膜、前記第３膜、前記第４膜および前記第５膜からなる前記第１導体膜を形成し、
前記（ｃ３）工程において、前記第３膜をスパッタ法により成膜し、前記第３膜の成膜速度が、１０００ｎｍ／分以上であり、
前記第２絶縁膜の膜厚に対する、前記第１導体膜の上面における表面粗さの比率が、１４％以下である、半導体装置の製造方法。
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記第１導体膜上に第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程、
（ｆ）前記第２導体膜をパターニングし、前記第２導体膜からなる第１電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第２絶縁膜および前記第１導体膜をパターニングし、前記第１電極の下に配置され、前記第２絶縁膜からなる容量膜と、前記容量膜の下に配置され、前記第１導体膜からなる第２電極とを形成する工程、
を有し、
前記（ｇ）工程において、前記第１電極と前記容量膜と前記第２電極とにより、容量素子を形成し、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁膜上にチタンを含む第１膜を成膜する工程、
（ｃ２）前記第１膜上にチタンおよび窒素を含む第２膜を成膜する工程、
（ｃ３）前記第２膜上にアルミニウムを含む第３膜を成膜する工程、
（ｃ４）前記第３膜上にチタンを含む第４膜を成膜する工程、
（ｃ５）前記第４膜上にチタンおよび窒素を含む第５膜を成膜する工程、
を含み、
前記（ｃ）工程において、前記（ｃ１）工程、前記（ｃ２）工程、前記（ｃ３）工程、前記（ｃ４）工程および前記（ｃ５）工程を行うことで、前記第１膜、前記第２膜、前記第３膜、前記第４膜および前記第５膜からなる前記第１導体膜を形成し、
前記（ｃ３）工程において、前記第３膜をスパッタ法により成膜し、前記第３膜の成膜速度が、１０００ｎｍ／分以上であり、
前記第２絶縁膜の膜厚に対する、前記第１導体膜の上面における表面粗さの比率が、１４％以下である、半導体装置の製造方法。
【請求項2】
請求項１記載の半導体装置の製造方法において、
前記（ｃ１）工程において、チタン膜からなる前記第１膜をスパッタ法により成膜し、
前記（ｃ２）工程において、窒化チタン膜からなる前記第２膜をスパッタ法により成膜する、半導体装置の製造方法。
前記（ｃ１）工程において、チタン膜からなる前記第１膜をスパッタ法により成膜し、
前記（ｃ２）工程において、窒化チタン膜からなる前記第２膜をスパッタ法により成膜する、半導体装置の製造方法。
【請求項3】
請求項２記載の半導体装置の製造方法において、
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である、半導体装置の製造方法。
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である、半導体装置の製造方法。
【請求項4】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程において、前記第１導体膜からなる配線を、前記第２電極から離して形成する、半導体装置の製造方法。
前記（ｇ）工程において、前記第１導体膜からなる配線を、前記第２電極から離して形成する、半導体装置の製造方法。
【請求項5】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第２絶縁膜を、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
前記（ｄ）工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第２絶縁膜を、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
【請求項6】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第２導体膜を形成する、半導体装置の製造方法。
前記（ｅ）工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第２導体膜を形成する、半導体装置の製造方法。
【請求項7】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記第１導体膜をパターニングし、前記第１導体膜からなる第１電極を形成する工程、
（ｅ）前記第１電極上に第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜を貫通して前記第１電極に達する開口部を形成する工程、
（ｇ）前記開口部に露出した前記第１電極上、および、前記第２絶縁膜上に、第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜上に第２導体膜を形成する工程、
（ｉ）前記第２導体膜および前記第３絶縁膜をパターニングし、前記第１電極上に配置され、前記第３絶縁膜からなる容量膜と、前記容量膜上に配置され、前記第２導体膜からなる第２電極とを形成する工程、
を有し、
前記（ｉ）工程において、前記第１電極と前記容量膜と前記第２電極とにより、容量素子を形成し、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁膜上にチタンを含む第１膜を成膜する工程、
（ｃ２）前記第１膜上にチタンおよび窒素を含む第２膜を成膜する工程、
（ｃ３）前記第２膜上にアルミニウムを含む第３膜を成膜する工程、
（ｃ４）前記第３膜上にチタンを含む第４膜を成膜する工程、
（ｃ５）前記第４膜上にチタンおよび窒素を含む第５膜を成膜する工程、
を含み、
前記（ｃ）工程において、前記（ｃ１）工程、前記（ｃ２）工程、前記（ｃ３）工程、前記（ｃ４）工程および前記（ｃ５）工程を行うことで、前記第１膜、前記第２膜、前記第３膜、前記第４膜および前記第５膜からなる前記第１導体膜を形成し、
前記（ｃ３）工程において、前記第３膜をスパッタ法により成膜し、前記第３膜の成膜速度が、１０００ｎｍ／分以上であり、
前記第３絶縁膜の膜厚に対する、前記第１導体膜の上面における表面粗さの比率が、１４％以下である、半導体装置の製造方法。
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記第１導体膜をパターニングし、前記第１導体膜からなる第１電極を形成する工程、
（ｅ）前記第１電極上に第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜を貫通して前記第１電極に達する開口部を形成する工程、
（ｇ）前記開口部に露出した前記第１電極上、および、前記第２絶縁膜上に、第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜上に第２導体膜を形成する工程、
（ｉ）前記第２導体膜および前記第３絶縁膜をパターニングし、前記第１電極上に配置され、前記第３絶縁膜からなる容量膜と、前記容量膜上に配置され、前記第２導体膜からなる第２電極とを形成する工程、
を有し、
前記（ｉ）工程において、前記第１電極と前記容量膜と前記第２電極とにより、容量素子を形成し、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁膜上にチタンを含む第１膜を成膜する工程、
（ｃ２）前記第１膜上にチタンおよび窒素を含む第２膜を成膜する工程、
（ｃ３）前記第２膜上にアルミニウムを含む第３膜を成膜する工程、
（ｃ４）前記第３膜上にチタンを含む第４膜を成膜する工程、
（ｃ５）前記第４膜上にチタンおよび窒素を含む第５膜を成膜する工程、
を含み、
前記（ｃ）工程において、前記（ｃ１）工程、前記（ｃ２）工程、前記（ｃ３）工程、前記（ｃ４）工程および前記（ｃ５）工程を行うことで、前記第１膜、前記第２膜、前記第３膜、前記第４膜および前記第５膜からなる前記第１導体膜を形成し、
前記（ｃ３）工程において、前記第３膜をスパッタ法により成膜し、前記第３膜の成膜速度が、１０００ｎｍ／分以上であり、
前記第３絶縁膜の膜厚に対する、前記第１導体膜の上面における表面粗さの比率が、１４％以下である、半導体装置の製造方法。
【請求項8】
請求項７記載の半導体装置の製造方法において、
前記（ｃ１）工程において、チタン膜からなる前記第１膜をスパッタ法により成膜し、
前記（ｃ２）工程において、窒化チタン膜からなる前記第２膜をスパッタ法により成膜する、半導体装置の製造方法。
前記（ｃ１）工程において、チタン膜からなる前記第１膜をスパッタ法により成膜し、
前記（ｃ２）工程において、窒化チタン膜からなる前記第２膜をスパッタ法により成膜する、半導体装置の製造方法。
【請求項9】
請求項８記載の半導体装置の製造方法において、
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である、半導体装置の製造方法。
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である、半導体装置の製造方法。
【請求項10】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第１導体膜からなる配線を、前記第１電極から離して形成し、
前記（ｅ）工程において、前記配線上に前記第２絶縁膜を形成する、半導体装置の製造方法。
前記（ｄ）工程において、前記第１導体膜からなる配線を、前記第１電極から離して形成し、
前記（ｅ）工程において、前記配線上に前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項11】
請求項７記載の半導体装置の製造方法において、
前記（ｇ）工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第３絶縁膜を、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
前記（ｇ）工程において、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなる前記第３絶縁膜を、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
【請求項12】
請求項１０記載の半導体装置の製造方法において、
前記（ｈ）工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第２導体膜を、前記配線よりも上層に形成する、半導体装置の製造方法。
前記（ｈ）工程において、チタン膜、窒化チタン膜、窒化タンタル膜またはアルミニウム膜からなる前記第２導体膜を、前記配線よりも上層に形成する、半導体装置の製造方法。
【請求項13】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１電極と、
前記第１電極上に形成された容量膜と、
前記容量膜上に形成された第２電極と、
を有し、
前記第１電極と前記容量膜と前記第２電極とにより、容量素子が形成されており、
前記第１電極は、
前記第１絶縁膜上に形成され、チタンを含む第１膜と、
前記第１膜上に形成され、チタンおよび窒素を含む第２膜と、
前記第２膜上に形成され、アルミニウムを含む第３膜と、
前記第３膜上に形成され、チタンを含む第４膜と、
前記第４膜上に形成され、チタンおよび窒素を含む第５膜と、
からなり、
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上であり、
前記容量膜の膜厚に対する、前記第１電極の上面における表面粗さの比率が、１４％以下である、半導体装置。
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１電極と、
前記第１電極上に形成された容量膜と、
前記容量膜上に形成された第２電極と、
を有し、
前記第１電極と前記容量膜と前記第２電極とにより、容量素子が形成されており、
前記第１電極は、
前記第１絶縁膜上に形成され、チタンを含む第１膜と、
前記第１膜上に形成され、チタンおよび窒素を含む第２膜と、
前記第２膜上に形成され、アルミニウムを含む第３膜と、
前記第３膜上に形成され、チタンを含む第４膜と、
前記第４膜上に形成され、チタンおよび窒素を含む第５膜と、
からなり、
前記第３膜における（１１１）面のＸ線回折強度を前記第３膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上であり、
前記容量膜の膜厚に対する、前記第１電極の上面における表面粗さの比率が、１４％以下である、半導体装置。
【請求項14】
請求項１３記載の半導体装置において、
前記第１膜は、チタン膜からなり、
前記第２膜は、窒化チタン膜からなり、
前記第３膜は、アルミニウムを主成分とする合金膜からなる、半導体装置。
前記第１膜は、チタン膜からなり、
前記第２膜は、窒化チタン膜からなり、
前記第３膜は、アルミニウムを主成分とする合金膜からなる、半導体装置。
【請求項15】
請求項１３記載の半導体装置において、
前記第１絶縁膜上に、前記第１電極から離れて形成され、前記第１電極と同層の膜からなる配線を有する、半導体装置。
前記第１絶縁膜上に、前記第１電極から離れて形成され、前記第１電極と同層の膜からなる配線を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造技術に関し、容量素子を備えた半導体装置およびその製造技術に関する。
【背景技術】
【0002】
ＬＳＩ（Large Scale Integrated circuit）に含まれる静電容量素子すなわち容量素子として、半導体基板上に形成された下部電極と上部電極との間に容量膜が配置された、いわゆるＭＩＭ（Metal Insulator Metal）キャパシタが知られている。
【0003】
ＭＩＭキャパシタは、例えばＭＩＳ（Metal-Insulator-Silicon）キャパシタなど、他の容量素子に比べ、容量値を精度よく形成することができ、例えば半導体素子よりも上層の配線に形成することで半導体装置の面積を小さくすることができる。そのため、ＭＩＭキャパシタは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）およびバイポーラトランジスタを備えた各種の半導体装置において、広く用いられている。
【0004】
ＭＩＭキャパシタでは、印加される電圧がある電圧以上になると、急激にリーク電流が増大する電圧が存在し、これを耐圧と称する。また、急激にリーク電流が増大する電圧値を耐圧値と称する。耐圧値は、容量膜の膜質、例えば容量膜中の欠陥等に依存して変化する場合があり、また、下部電極の表面粗さに依存して変化する場合がある。
【0005】
例えば特開２０１２−４９３６４号公報（特許文献１）には、ＭＩＭキャパシタの下部電極として、下から順に、第１のバリア層、第１のアルミニウム層、第２のバリア層が積層され、第１のアルミニウム層の表面粗さが所定値未満である、半導体装置が記載されている。この特許文献１では、第１のアルミニウム層での表面の平坦性が向上すると、ＭＩＭキャパシタの耐圧のばらつきが抑制されることが記載されている。
【0006】
また、特開２００４−２１４５１４号公報（特許文献２）には、下から順に、窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、下部金属膜、誘電体膜および上部金属膜が形成され、下部金属膜の表面が粗面化された、ＭＩＭキャパシタが記載されている。この特許文献２では、下部金属膜の表面を粗面化することで、ＭＩＭキャパシタの容量を増加させることが記載されている。
【0007】
さらに、特開２００３−１７４０９６号公報（特許文献３）には、半導体装置の製造工程において、ＭＩＭキャパシタの下部電極となる導体膜を形成した後、導体膜の形成温度より高い温度で熱処理を行い、導体膜に含まれるＡｌ結晶粒を再配向させる技術が記載されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０１２−４９３６４号公報
【特許文献2】特開２００４−２１４５１４号公報
【特許文献3】特開２００３−１７４０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明者の検討によれば、ＭＩＭキャパシタの下部電極における主導体膜の膜厚の増加に伴って、下部電極の上面における表面粗さが増大し、下部電極の表面の平坦性が低下することが分かった。そして、主導体膜の膜厚の増加に伴って、ＭＩＭキャパシタの耐圧値が低下し、耐圧値のばらつきが増大することが分かった。したがって、ＭＩＭキャパシタの耐圧値を増加させ、耐圧値のばらつきを低減するためには、耐圧値に対する主導体膜の膜厚依存性を考慮する必要がある。
【0010】
しかし、上記特許文献１記載の半導体装置では、ＭＩＭキャパシタの耐圧値に対する第１のアルミニウム層の膜厚の依存性が考慮されていない。そのため、上記特許文献１記載の半導体装置では、主導体膜の膜厚が厚くなると、耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。
【0011】
また、上記特許文献２記載のＭＩＭキャパシタは、ＭＩＭキャパシタの容量を増加させることはできるものの、主導体膜の膜厚が厚くなると、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。
【0012】
さらに、上記特許文献３記載の半導体装置の製造工程は、容量膜に加わる局所的なストレスを低減することはできるものの、主導体膜の膜厚が厚くなると、耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。
【0013】
そこで、本発明は、容量素子を備えた半導体装置において、下部電極の主導体膜の膜厚が厚くなっても、容量素子の耐圧値の低下を抑制し、容量素子の耐圧値のばらつきを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0014】
代表的な実施の形態による半導体装置の製造方法では、ＭＩＭキャパシタの下部電極となる積層膜を形成する工程と、積層膜上に、ＭＩＭキャパシタの容量膜となる絶縁膜を形成する工程と、絶縁膜および積層膜をパターニングする工程とを行う。積層膜を形成する工程において、下から順に、チタンを含む膜、チタンおよび窒素を含む膜、アルミニウムを含む主導体膜、チタンを含む膜、および、チタンおよび窒素を含む膜を成膜する。そして、アルミニウムを含む主導体膜はスパッタ法により成膜し、アルミニウムを含む主導体膜の成膜速度が、１０００ｎｍ／分以上であり、絶縁膜の膜厚に対する、積層膜の上面における表面粗さの比率が、１４％以下である。
【0015】
また、代表的な実施の形態による半導体装置の製造方法では、ＭＩＭキャパシタの下部電極となる積層膜を形成する工程と、積層膜をパターニングし、積層膜からなる下部電極を形成する工程とを行う。次に、下部電極上に形成した層間絶縁膜に開口部を形成し、開口部に露出した下部電極上に容量膜となる絶縁膜を形成する工程を行う。積層膜を形成する工程において、下から順に、チタンを含む膜、チタンおよび窒素を含む膜、アルミニウムを含む主導体膜、チタンを含む膜、および、チタンおよび窒素を含む膜を成膜する。そして、アルミニウムを含む主導体膜はスパッタ法により成膜し、アルミニウムを含む主導体膜の成膜速度が、１０００ｎｍ／分以上であり、絶縁膜の膜厚に対する、積層膜の上面における表面粗さの比率が、１４％以下である。
【0016】
さらに、代表的な実施の形態による半導体装置は、下部電極と、下部電極上に形成された容量膜とを有する。下部電極は、下から順に、チタンを含む膜、チタンおよび窒素を含む膜、アルミニウムを含む主導体膜、チタンを含む膜、および、チタンおよび窒素を含む膜が積層された積層膜からなる。そして、アルミニウムを含む主導体膜における（１１１）面のＸ線回折強度をアルミニウムを含む主導体膜の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上であり、容量膜の膜厚に対する、下部電極の上面における表面粗さの比率が、１４％以下である。
【発明の効果】
【0017】
代表的な実施の形態によれば、容量素子を備えた半導体装置において、下部電極の主導体膜の膜厚が厚くなっても、容量素子の耐圧値の低下を抑制し、容量素子の耐圧値のばらつきを抑制することができる。
【図面の簡単な説明】
【0018】
【図1】実施の形態１の半導体装置の要部断面図である。
【図2】実施の形態１の半導体装置の要部断面図である。
【図3】実施の形態１の半導体装置の要部断面図である。
【図4】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図5】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図6】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図7】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図8】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図9】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図10】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図11】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図12】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図13】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図14】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図15】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図16】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図17】比較例１において、下部電極となる積層膜の上面における表面粗さに対する主導体膜の膜厚依存性を示すグラフである。
【図18】積分散乱計による表面粗さの測定方法を説明するための図である。
【図19】比較例１における、ＭＩＭキャパシタの耐圧値の累積度数分布を示すグラフである。
【図20】実施例１において、下部電極となる積層膜の上面における表面粗さに対する主導体膜の膜厚依存性を、比較例１における膜厚依存性とともに示すグラフである。
【図21】実施例１における、ＭＩＭキャパシタの耐圧値の累積度数分布を、比較例１における耐圧値の累積度数分布とともに示すグラフである。
【図22】容量膜となる絶縁膜の膜厚に対する、下部電極となる積層膜の表面粗さの比率と、ＭＩＭキャパシタの良品率との関係を示すグラフである。
【図23】主導体膜の成膜速度と、下部電極となる積層膜の表面粗さ、および、主導体膜における（１１１）面のＸ線回折強度との関係を示すグラフである。
【図24】実施の形態２の半導体装置の要部断面図である。
【図25】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図26】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図27】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図28】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図29】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図30】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図31】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図32】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図33】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図34】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図35】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図36】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図37】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0019】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0020】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0021】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0023】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【0024】
なお、以下に説明する各実施の形態では、容量素子としてのＭＩＭキャパシタを備えた半導体装置を、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effective Transistor）を備えた半導体装置に適用した場合を例に挙げて説明を行う。しかし、各実施の形態は、ＣＭＯＳ、ＢｉＣＭＯＳおよびバイポーラトランジスタを備えた各種の半導体装置に適用可能である。また、各実施の形態の半導体装置におけるＭＩＭキャパシタは、例えば、ＡＤＣ（Analog-to-digital converter）、ＤＡＣ（Digital-to-analog converter）におけるフィルタやアナログキャパシタとして、用いることが可能である。また、各実施の形態の半導体装置におけるＭＩＭキャパシタは、例えば、ＲＦ（Radio Frequency）回路におけるオシレータや共振回路、マッチングネットワークにおけるＲＦカップリングやＲＦバイパス用キャパシタとして、用いることが可能である。
【0025】
また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【0026】
（実施の形態１）＜半導体装置の構成＞
一実施の形態である半導体装置を、図面を参照して説明する。前述したように、以下では、半導体装置を、静電容量素子すなわち容量素子としてＭＩＭキャパシタを備えた半導体装置に適用した例について説明する。
【0027】
図１および図２は、実施の形態１の半導体装置の要部断面図である。図１は、半導体基板に形成されたトランジスタなどの半導体素子が図示されていないが、図２では、半導体素子の一例としてトランジスタが図示されている。
【0028】
図１に示すように、本実施の形態１の半導体装置は、半導体基板ＳＢ上に形成された第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３および第４層配線Ｍ４を有する。また、本実施の形態１の半導体装置は、下部電極ＢＥ１、容量膜ＣＩＦ１および上部電極ＴＥ１からなり、容量素子としてのＭＩＭキャパシタＭＣ１を有する。半導体基板ＳＢは、例えばシリコン単結晶基板からなる。
【0029】
図１では図示を省略するが、半導体基板ＳＢにはトランジスタなどの半導体素子が形成されている。半導体素子として、例えばｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effective Transistor）Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された場合を、図２に示す。図２に示す例では、ｎチャネル型ＭＩＳＦＥＴＱｎ上およびｐチャネル型ＭＩＳＦＥＴＱｐ上には、絶縁膜ＩＦが形成されている。絶縁膜ＩＦ上には、絶縁膜ＩＦを貫通して半導体基板ＳＢに達する開口部ＣＨが形成されている。開口部ＣＨ内には、開口部ＣＨに露出した半導体基板ＳＢ上に、開口部ＣＨを埋め込むように、導体膜からなるプラグＰＧが形成されている。
【0031】
図２に示すように、プラグＰＧが形成された絶縁膜ＩＦ上には、第１層配線Ｍ１が形成されている。すなわち、図１に示すように、第１層配線Ｍ１は、半導体基板ＳＢ上に、形成されている。第１層配線Ｍ１は、半導体基板ＳＢと電気的に接続されている。
【0032】
図１に示すように、第１層配線Ｍ１は、バリア導体膜１１、主導体膜１２およびバリア導体膜１３が積層された導体膜としての積層膜１４からなる。
【0033】
バリア導体膜１１は、プラグＰＧ上および絶縁膜ＩＦ上に形成されている。バリア導体膜１１として、下から順に、チタン（Ｔｉ）を含む膜、Ｔｉおよび窒素（Ｎ）を含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するチタン（Ｔｉ）膜、例えば３０ｎｍの膜厚を有する窒化チタン（ＴｉＮ）膜が積層されたものとすることができる。
【0034】
主導体膜１２は、バリア導体膜１１上に形成されている。主導体膜１２として、アルミニウム（Ａｌ）を含む膜からなるものとすることができ、具体的には、例えば４００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなるものとすることができる。
【0035】
バリア導体膜１３は、主導体膜１２上に形成されている。バリア導体膜１３として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜が積層されたものとすることができる。バリア導体膜１１およびバリア導体膜１３は、主導体膜１２中のＡｌなどの拡散を防止または抑制するためのものである。
【0036】
すなわち、第１層配線Ｍ１は、プラグＰＧ上および絶縁膜ＩＦ上に、順次、例えばＴｉ膜、ＴｉＮ膜、Ａｌ合金膜、Ｔｉ膜、ＴｉＮ膜が積層された積層膜１４からなる。
【0037】
絶縁膜ＩＦ（図２参照）上には、第１層配線Ｍ１を覆うように、第１層間絶縁膜１５が形成されている。すなわち、絶縁膜ＩＦ上および第１層配線Ｍ１上には、第１層間絶縁膜１５が形成されている。第１層間絶縁膜１５のうち第１層配線Ｍ１上の部分には、第１層間絶縁膜１５を貫通して第１層配線Ｍ１に達する開口部１６が形成されている。開口部１６内には、開口部１６の底部に露出した第１層配線Ｍ１上に、開口部１６を埋め込むように、導体膜からなるプラグ１７が形成されている。
【0038】
プラグ１７が埋め込まれた第１層間絶縁膜１５上には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２は、プラグ１７を介して、第１層配線Ｍ１と電気的に接続されている。
【0039】
第２層配線Ｍ２は、第１層配線Ｍ１と同様に、バリア導体膜２１、主導体膜２２およびバリア導体膜２３が積層された導体膜としての積層膜２４からなる。
【0040】
バリア導体膜２１は、プラグ１７上および第１層間絶縁膜１５上に形成されている。バリア導体膜２１として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば３０ｎｍの膜厚を有するＴｉＮ膜が積層されたものとすることができる。
【0041】
主導体膜２２は、バリア導体膜２１上に形成されている。主導体膜２２として、Ａｌを含む膜からなるものとすることができ、具体的には、例えば４００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなるものとすることができる。
【0042】
バリア導体膜２３は、主導体膜２２上に形成されている。バリア導体膜２３として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜が積層されたものとすることができる。バリア導体膜２１およびバリア導体膜２３は、主導体膜２２中のＡｌなどの拡散を防止または抑制するためのものである。
【0043】
すなわち、第２層配線Ｍ２は、プラグ１７上および第１層間絶縁膜１５上に、順次、例えばＴｉ膜、ＴｉＮ膜、Ａｌ合金膜、Ｔｉ膜、ＴｉＮ膜が積層された積層膜２４からなる。
【0044】
第１層間絶縁膜１５上には、第２層配線Ｍ２を覆うように、第２層間絶縁膜２５が形成されている。すなわち、第１層間絶縁膜１５上および第２層配線Ｍ２上には、第２層間絶縁膜２５が形成されている。第２層間絶縁膜２５のうち第２層配線Ｍ２上の部分には、第２層間絶縁膜２５を貫通して第２層配線Ｍ２に達する開口部２６が形成されている。開口部２６内には、開口部２６の底部に露出した第２層配線Ｍ２上に、開口部２６を埋め込むように、導体膜からなるプラグ２７が形成されている。
【0045】
なお、第１層配線Ｍ１の主導体膜１２および第２層配線Ｍ２の主導体膜２２として、Ａｌ合金膜からなる導体膜に代え、例えばＡｌからなる導体膜または銅（Ｃｕ）からなる導体膜を用いることができる。
【0046】
プラグ２７が埋め込まれた第２層間絶縁膜２５上には、下部電極ＢＥ１および第３層配線Ｍ３が互いに離れて形成されている。下部電極ＢＥ１は、ＭＩＭキャパシタＭＣ１の下部電極として用いられるものである。第３層配線Ｍ３は、プラグ２７を介して、第２層配線Ｍ２と電気的に接続されている。
【0049】
バリア導体膜３１は、第２層間絶縁膜２５上に形成されている。バリア導体膜３１として、図３に示すように、下から順に、Ｔｉを含む膜３１ａ、ＴｉおよびＮを含む膜３１ｂが積層されたものとすることができる。具体的には、バリア導体膜３１として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜からなる膜３１ａ、例えば３０ｎｍの膜厚を有するＴｉＮ膜からなる膜３１ｂが積層されたものとすることができる。
【0050】
主導体膜３２は、バリア導体膜３１上に形成されている。主導体膜３２として、Ａｌを含む膜からなるものとすることができ、具体的には、例えば６００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなるものとすることができる。
【0051】
バリア導体膜３３は、主導体膜３２上に形成されている。バリア導体膜３３として、図３に示すように、下から順に、Ｔｉを含む膜３３ａ、ＴｉおよびＮを含む膜３３ｂが積層されたものとすることができる。具体的には、バリア導体膜３３として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜からなる膜３３ａ、例えば６０ｎｍの膜厚を有するＴｉＮ膜からなる膜３３ｂが積層されたものとすることができる。バリア導体膜３１およびバリア導体膜３３は、主導体膜３２中のＡｌなどの拡散を防止または抑制するためのものである。
【0052】
すなわち、下部電極ＢＥ１は、第２層間絶縁膜２５上に、順次、例えばＴｉ膜からなる膜３１ａ、ＴｉＮ膜からなる膜３１ｂ、Ａｌ合金膜からなる主導体膜３２、Ｔｉ膜からなる膜３３ａ、ＴｉＮ膜からなる膜３３ｂが積層されたものとすることができる。
【0053】
第３層配線Ｍ３は、平面視において、下部電極ＢＥ１が形成される領域と異なる領域に形成されており、下部電極ＢＥ１から離れて形成されているが、下部電極ＢＥ１と同層の積層膜３４からなるものとすることができる。すなわち、第３層配線Ｍ３は、下部電極ＢＥ１と同様に、バリア導体膜３１、主導体膜３２およびバリア導体膜３３が積層された導体膜としての積層膜３４からなる。
【0054】
第３層配線Ｍ３は、下部電極ＢＥ１と同様に、プラグ２７上および第２層間絶縁膜２５上に、順次、Ｔｉを含む膜３１ａ、ＴｉおよびＮを含む膜３１ｂ、Ａｌを含む膜からなる主導体膜３２、Ｔｉを含む膜３３ａ、ＴｉおよびＮを含む膜３３ｂが積層されたものとすることができる。すなわち、第３層配線Ｍ３は、下部電極ＢＥ１と同様に、順次、例えばＴｉ膜からなる膜３１ａ、ＴｉＮ膜からなる膜３１ｂ、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなる主導体膜３２、Ｔｉ膜からなる膜３３ａ、ＴｉＮ膜からなる膜３３ｂが積層されたものとすることができる。
【0055】
そして、第３層配線Ｍ３のバリア導体膜３１は、下部電極ＢＥ１のバリア導体膜３１と同層の膜からなるものとすることができる。また、第３層配線Ｍ３の主導体膜３２は、下部電極ＢＥ１の主導体膜３２と同層の膜からなるものとすることができる。さらに、第３層配線Ｍ３のバリア導体膜３３は、下部電極ＢＥ１のバリア導体膜３３と同層の膜からなるものとすることができる。これにより、下部電極ＢＥ１と第３層配線Ｍ３とを、同一の工程により形成することができ、工程を簡略化することができる。
【0056】
なお、バリア導体膜３１の膜厚については、好適には、下部電極ＢＥ１および第３層配線Ｍ３の電気抵抗を低減する観点、または、下部電極ＢＥ１および第３層配線Ｍ３においてエレクトロマイグレーション等に対する信頼性を確保する観点等から決定される。このうち、バリア導体膜３１として、Ｔｉ膜およびＴｉＮ膜からなる積層膜を用いる場合には、バリア導体膜３１の全体としての膜厚は、好適には、２０〜１００ｎｍ程度の範囲内である。また、バリア導体膜３１として、タンタル（Ｔａ）、モリブデン（Ｍｏ）もしくはタングステン（Ｗ）、または、Ｔａ、ＭｏもしくはＷの窒化物を主成分とする導体膜を用いることができる。
【0057】
一方、主導体膜３２の膜厚については、下部電極ＢＥ１により形成されるＭＩＭキャパシタＭＣ１の高周波特性を向上させるために下部電極ＢＥ１の電気抵抗を低減する観点、および、第３層配線Ｍ３の電気抵抗を低減する観点等から決定される。主導体膜３２の膜厚が１００ｎｍ未満の場合、下部電極ＢＥ１の電気抵抗および第３層配線Ｍ３の電気抵抗を容易に低減できないおそれがある。さらに、主導体膜３２の膜厚が３０００ｎｍを超える場合、第３層配線Ｍ３が厚くなりすぎるおそれがある。したがって、主導体膜３２の膜厚は、好適には、１００〜３０００ｎｍの範囲内である。
【0058】
また、主導体膜３２の膜厚は、さらに好適には、２００〜１２００ｎｍの範囲内である。これにより、下部電極ＢＥ１および第３層配線Ｍ３の電気抵抗を容易に低減しつつ、下部電極ＢＥ１の上面における表面粗さＲＭＳをも容易に低減することができる。
【0059】
さらに、バリア導体膜３３として、Ｔａ、ＭｏもしくはＷ、または、Ｔａ、ＭｏもしくはＷの窒化物を主成分とする導体膜を用いることができる。これにより、バリア導体膜３３におけるクラックの発生を防止または抑制することができる。
【0060】
下部電極ＢＥ１上には、絶縁膜３８からなる容量膜ＣＩＦ１が形成されている。容量膜ＣＩＦ１は、絶縁膜３８がパターニングすなわち加工されたものである。容量膜ＣＩＦ１は、ＭＩＭキャパシタＭＣ１の容量膜として用いられるものである。容量膜ＣＩＦ１となる絶縁膜３８として、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜などの各種の絶縁膜を用いることができる。これにより、各種の成膜方法を用いて絶縁膜３８を容易に形成することができる。また、容量膜ＣＩＦ１の膜厚ＦＴ１（図３参照）は、ＭＩＭキャパシタＭＣ１の容量に応じて決定される。
【0061】
本実施の形態１の半導体装置では、容量膜ＣＩＦ１の膜厚ＦＴ１に対し、下部電極ＢＥ１の上面３４ａ（図３参照）における二乗平均粗さとしての表面粗さＲＭＳの比率が、１４％以下である。これにより、図２２を用いて後述するように、良品率が９０％以上となる製品を製造することができる。
【0062】
なお、半導体装置が製造された後においても、容量膜ＣＩＦ１など、下部電極ＢＥ１よりも上方の部分を除去して下部電極ＢＥ１の上面３４ａが露出した試料を作製することができる。そして、作製された試料について、露出した下部電極ＢＥ１の上面３４ａにおける表面粗さを、例えば積分散乱計を用いて測定することができる。あるいは、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を含む断面が観察可能な断面観察用試料を、例えばＦＩＢ（Focused Ion Beam）加工により作製することができる。そして、作製された断面観察用試料について、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を、例えばＳＥＭ（Scanning Electron Microscope）により観察することで、下部電極ＢＥ１の上面３４ａにおける表面粗さを測定することができる。
【0063】
また、本実施の形態１の半導体装置では、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が、２００ｃｐｓ（カウント毎秒）／ｎｍ以上である。このとき、図２３を用いて後述するように、下部電極ＢＥ１の上面３４ａおける表面粗さＲＭＳが２５Å以下となり、容量膜ＣＩＦ１の膜厚ＦＴ１（図３参照）に対する、下部電極ＢＥ１の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0064】
なお、半導体装置が製造された後においても、容量膜ＣＩＦ１など、下部電極ＢＥ１よりも上方の部分を除去して下部電極ＢＥ１の上面３４ａが露出した試料を作製し、主導体膜３２における（１１１）面のＸ線回折強度をＸ線回折法により測定することができる。あるいは、下部電極ＢＥ１よりも上方の部分を除去しない場合であっても、Ｘ線の照射条件を調整することにより、主導体膜３２における（１１１）面のＸ線回折強度をＸ線回折法により測定することができる。
【0065】
容量膜ＣＩＦ１上には、導体膜ＰＦ１が形成されている。導体膜ＰＦ１は、導体膜３９がパターニングすなわち加工されたものである。導体膜ＰＦ１は、ＭＩＭキャパシタＭＣ１の上部電極の一部として用いられるものであるが、容量膜ＣＩＦ１と接触する部分であり、容量膜ＣＩＦ１の上面を保護する保護膜としても用いられるものである。導体膜ＰＦ１として、ＴｉおよびＮを含む導体膜を用いることができ、例えば８０ｎｍの膜厚を有するＴｉＮ膜を用いることができる。また、導体膜ＰＦ１として、ＴｉＮ膜に代え、Ｔｉ膜、窒化タンタル（ＴａＮ）膜またはＡｌ膜等の導体膜を用いることができ、これらの導体膜を用いた場合にも、導体膜ＰＦ１は、上部電極の一部となるとともに、容量膜ＣＩＦ１の上面を保護することができる。
【0066】
このように、下部電極ＢＥ１と容量膜ＣＩＦ１と導体膜ＰＦ１とにより、容量素子としてのＭＩＭキャパシタＭＣ１が形成されている。
【0067】
なお、図１に示すように、第３層配線Ｍ３上に、絶縁膜３８が形成されていてもよい。
【0068】
第２層間絶縁膜２５上には、下部電極ＢＥ１、容量膜ＣＩＦ１、導体膜ＰＦ１および第３層配線Ｍ３を覆うように、第３層間絶縁膜３５が形成されている。すなわち、下部電極ＢＥ１上、容量膜ＣＩＦ１上、導体膜ＰＦ１上および第３層配線Ｍ３上には、第３層間絶縁膜３５が形成されている。
【0069】
第３層間絶縁膜３５のうち導体膜ＰＦ１上の部分には、第３層間絶縁膜３５を貫通して導体膜ＰＦ１に達する開口部３６ａが形成されている。開口部３６ａ内には、開口部３６ａに露出した導体膜ＰＦ１上に、開口部３６ａを埋め込むように、導体膜からなるプラグ３７ａが形成されている。プラグ３７ａは、導体膜ＰＦ１と電気的に接続されている。
【0070】
下部電極ＢＥ１上には、第３層間絶縁膜３５および容量膜ＣＩＦ１を貫通して下部電極ＢＥ１に達する開口部３６ｂが形成されている。開口部３６ｂ内には、開口部３６ｂに露出した下部電極ＢＥ１上に、開口部３６ｂを埋め込むように、導体膜からなるプラグ３７ｂが形成されている。プラグ３７ｂは、下部電極ＢＥ１と電気的に接続されている。
【0071】
第３層配線Ｍ３上には、第３層間絶縁膜３５および容量膜ＣＩＦ１を貫通して第３層配線Ｍ３に達する開口部３６ｃが形成されている。開口部３６ｃ内には、開口部３６ｃに露出した第３層配線Ｍ３上に、開口部３６ｃを埋め込むように、導体膜からなるプラグ３７ｃが形成されている。プラグ３７ｃは、第３層配線Ｍ３と電気的に接続されている。
【0072】
プラグ３７ａが埋め込まれた第３層間絶縁膜３５上には、上部電極ＴＥ１が形成されている。上部電極ＴＥ１は、プラグ３７ａを介して、導体膜ＰＦ１と電気的に接続されており、導体膜ＰＦ１とともにＭＩＭキャパシタＭＣ１の上部電極として用いられるものである。
【0073】
上部電極ＴＥ１は、バリア導体膜４１、主導体膜４２およびバリア導体膜４３が積層された導体膜としての積層膜４４からなる。
【0074】
バリア導体膜４１は、プラグ３７ａ上および第３層間絶縁膜３５上に形成されている。バリア導体膜４１として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば３０ｎｍの膜厚を有するＴｉＮ膜が積層されたものとすることができる。
【0075】
主導体膜４２は、バリア導体膜４１上に形成されている。主導体膜４２として、Ａｌを含む膜からなるものとすることができ、具体的には、例えば６００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなるものとすることができる。
【0076】
バリア導体膜４３は、主導体膜４２上に形成されている。バリア導体膜４３として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜が積層されたものとすることができる。バリア導体膜４１およびバリア導体膜４３は、主導体膜４２中のＡｌなどの拡散を防止または抑制するためのものである。
【0077】
すなわち、上部電極ＴＥ１は、プラグ３７ａ上および第３層間絶縁膜３５上に、順次、例えばＴｉ膜、ＴｉＮ膜、Ａｌ合金膜、Ｔｉ膜、ＴｉＮ膜が積層されたものとすることができる。
【0078】
また、プラグ３７ｂ、３７ｃが埋め込まれた第３層間絶縁膜３５上には、複数の第４層配線Ｍ４が、互いに離れて形成されている。第４層配線Ｍ４のうちある配線は、プラグ３７ｂを介して、下部電極ＢＥ１と電気的に接続されており、第４層配線Ｍ４のうち別の配線は、プラグ３７ｃを介して、第３層配線Ｍ３と電気的に接続されている。
【0079】
第４層配線Ｍ４は、平面視において、上部電極ＴＥ１が形成される領域と異なる領域に形成されており、上部電極ＴＥ１から離れて形成されているが、上部電極ＴＥ１と同層の積層膜４４からなるものとすることができる。すなわち、第４層配線Ｍ４は、上部電極ＴＥ１と同様に、バリア導体膜４１、主導体膜４２およびバリア導体膜４３が積層された導体膜としての積層膜４４からなる。
【0080】
第４層配線Ｍ４は、上部電極ＴＥ１と同様に、プラグ３７ｂ上、プラグ３７ｃ上および第３層間絶縁膜３５上に、順次、Ｔｉを含む膜、ＴｉおよびＮを含む膜、Ａｌを含む膜、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができる。すなわち、第４層配線Ｍ４は、上部電極ＴＥ１と同様に、プラグ３７ｂ上、プラグ３７ｃ上および第３層間絶縁膜３５上に、順次、例えばＴｉ膜、ＴｉＮ膜、Ａｌ合金膜、Ｔｉ膜、ＴｉＮ膜が積層されたものとすることができる。
【0081】
そして、第４層配線Ｍ４のバリア導体膜４１は、上部電極ＴＥ１のバリア導体膜４１と同層の膜からなるものとすることができる。また、第４層配線Ｍ４の主導体膜４２は、上部電極ＴＥ１の主導体膜４２と同層の膜からなるものとすることができる。さらに、第４層配線Ｍ４のバリア導体膜４３は、上部電極ＴＥ１のバリア導体膜４３と同層の膜からなるものとすることができる。これにより、上部電極ＴＥ１と第４層配線Ｍ４とを、同一の工程により形成することができ、工程を簡略化することができる。
【0083】
なお、図４〜図１６では、図１と同様に、図２に示した半導体素子であるｎチャネル型ＭＩＳＦＥＴＱｎ上、ｐチャネル型ＭＩＳＦＥＴＱｐ、絶縁膜ＩＦ、開口部ＣＨおよびプラグＰＧの図示を省略する。また、図２に示したｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する工程は、公知の方法により行うことができるので、ここではその説明を省略する。
【0084】
まず、図４に示すように、半導体基板ＳＢを準備する（ステップＳ１１）。このステップＳ１１では、半導体基板ＳＢ上に、第１層配線Ｍ１および第２層配線Ｍ２の２層の配線が形成された半導体基板ＳＢを準備する。
【0085】
まず、プラグＰＧ（図示は省略）および絶縁膜ＩＦ（図示は省略）が形成された半導体基板ＳＢ上に、下から順に、バリア導体膜１１、主導体膜１２およびバリア導体膜１３からなる積層膜１４を成膜する。バリア導体膜１１として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば３０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。主導体膜１２として、例えば４００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜を、スパッタ法により成膜することができる。バリア導体膜１３として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。このようにして成膜された積層膜１４を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第１層配線Ｍ１を形成する。
【0086】
次に、半導体基板ＳＢ上および第１層配線Ｍ１上に、第１層間絶縁膜１５を形成する。例えば１３００ｎｍの膜厚を有するＳｉＯ２膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法により成膜した後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により研磨して平坦化し、第１層間絶縁膜１５を形成する。このようにして形成された第１層間絶縁膜１５を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第１層間絶縁膜１５のうち第１層配線Ｍ１上の部分に、第１層間絶縁膜１５を貫通して第１層配線Ｍ１に達する開口部１６を形成する。
【0087】
次に、開口部１６の底部に露出した第１層配線Ｍ１上、開口部１６の側壁、および第１層間絶縁膜１５上に、例えばＴｉＮ膜からなるバリア導体膜を、スパッタ法により成膜する。そして、成膜されたバリア導体膜上に、開口部１６を埋め込むように、例えばＷ膜からなる主導体膜をＣＶＤ法により成膜する。その後、主導体膜およびバリア導体膜のうち開口部１６内以外の部分、すなわち、第１層間絶縁膜１５上の主導体膜およびバリア導体膜をＣＭＰ法により研磨して除去し、開口部１６内にプラグ１７を形成する。
【0088】
次に、プラグ１７上および第１層間絶縁膜１５上に、下から順に、バリア導体膜２１、主導体膜２２およびバリア導体膜２３からなる積層膜２４を成膜する。バリア導体膜２１として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば３０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。主導体膜２２として、例えば４００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜を、スパッタ法により成膜することができる。バリア導体膜２３として、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。このようにして成膜された積層膜２４を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第２層配線Ｍ２を形成する。
【0089】
次に、第１層間絶縁膜１５上および第２層配線Ｍ２上に、第２層間絶縁膜２５を形成する。例えば１３００ｎｍの膜厚を有するＳｉＯ２膜を、プラズマＣＶＤ法により成膜した後、ＣＭＰ法により研磨して平坦化し、第２層間絶縁膜２５を形成する。このようにして形成された第２層間絶縁膜２５を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第２層間絶縁膜２５のうち第２層配線Ｍ２上の部分に、第２層間絶縁膜２５を貫通して第２層配線Ｍ２に達する開口部２６を形成する。
【0090】
次に、開口部２６の底部に露出した第２層配線Ｍ２上、開口部２６の側壁、および第２層間絶縁膜２５上に、例えばＴｉＮ膜からなるバリア導体膜を、スパッタ法により成膜する。そして、成膜されたバリア導体膜上に、開口部２６を埋め込むように、例えばＷ膜からなる主導体膜をＣＶＤ法により成膜する。その後、主導体膜およびバリア導体膜のうち開口部２６内以外の部分、すなわち、第２層間絶縁膜２５上の主導体膜およびバリア導体膜をＣＭＰ法により研磨して除去し、開口部２６内にプラグ２７を形成する。
【0091】
なお、第１層配線Ｍ１の主導体膜１２および第２層配線Ｍ２の主導体膜２２として、Ａｌ合金膜からなる導体膜をスパッタ法により形成することに代え、例えばＡｌ膜からなる導体膜またはＣｕ膜からなる導体膜をダマシン法により形成することができる。
【0092】
次に、図５に示すように、下部電極ＢＥ１（図１０参照）および第３層配線Ｍ３（図１０参照）となる積層膜３４を成膜する（ステップＳ１２）。このステップＳ１２では、プラグ２７上および第２層間絶縁膜２５上に、下から順に、バリア導体膜３１、主導体膜３２およびバリア導体膜３３からなる積層膜３４を成膜する。
【0093】
図３に示したように、バリア導体膜３１として、下から順に、Ｔｉを含む膜３１ａ、ＴｉおよびＮを含む膜３１ｂを成膜することができる。具体的には、バリア導体膜３１として、例えば１０ｎｍの膜厚を有するＴｉ膜からなる膜３１ａを、窒素を含まない雰囲気でスパッタ法により成膜した後、例えば３０ｎｍの膜厚を有するＴｉＮ膜からなる膜３１ｂを、スパッタ法により成膜することができる。主導体膜３２として、Ａｌを含む膜を成膜することができ、具体的には、例えば６００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜を、スパッタ法により成膜することができる。バリア導体膜３３として、下から順に、Ｔｉを含む膜３３ａ、ＴｉおよびＮを含む膜３３ｂを成膜することができる。具体的には、バリア導体膜３３として、例えば１０ｎｍの膜厚を有するＴｉ膜からなる膜３３ａを、窒素を含まない雰囲気でスパッタ法により成膜した後、例えば６０ｎｍの膜厚を有するＴｉＮ膜からなる膜３３ｂを、スパッタ法により成膜することができる。
【0094】
なお、窒素を含まない雰囲気でスパッタ法により成膜するとは、スパッタ法により成膜する際に、スパッタ装置の成膜室の内部を真空排気した後、成膜室の内部に窒素ガスまたは窒素を含むガスを供給しない状態で、成膜することを意味する。
【0095】
なお、前述したように、バリア導体膜３１の膜厚については、積層膜３４からなる下部電極ＢＥ１（図１０参照）および第３層配線Ｍ３（図１０参照）の電気抵抗を低減する観点から決定される。または、バリア導体膜３１の膜厚については、積層膜３４により形成される下部電極ＢＥ１および第３層配線Ｍ３においてエレクトロマイグレーション等に対する信頼性を確保する観点等から決定される。このうち、バリア導体膜３１として、Ｔｉ膜およびＴｉＮ膜からなる積層膜を用いる場合には、バリア導体膜３１の全体としての膜厚は、好適には、２０〜１００ｎｍ程度の範囲内である。また、バリア導体膜３１として、Ｔａ、ＭｏもしくはＷ、または、Ｔａ、ＭｏもしくはＷの窒化物を主成分とする導体膜を用いることができる。
【0096】
一方、前述したように、主導体膜３２の膜厚については、積層膜３４からなる下部電極ＢＥ１により形成されるＭＩＭキャパシタＭＣ１（図１０参照）の高周波特性を向上させるために積層膜３４の電気抵抗を低減する観点から決定される。または、主導体膜３２の膜厚については、積層膜３４からなる第３層配線Ｍ３の電気抵抗を低減する観点等から決定される。前述したように、主導体膜３２の膜厚は、好適には、１００〜３０００ｎｍの範囲内である。また、前述したように、主導体膜３２の膜厚は、さらに好適には、２００〜１２００ｎｍの範囲内である。これにより、下部電極ＢＥ１および第３層配線Ｍ３の電気抵抗を容易に低減しつつ、下部電極ＢＥ１の上面における表面粗さＲＭＳをも容易に低減することができる。
【0097】
さらに、前述したように、バリア導体膜３３として、Ｔａ、ＭｏもしくはＷ、または、Ｔａ、ＭｏもしくはＷの窒化物を主成分とする導体膜を用いることができる。これにより、バリア導体膜３３におけるクラックの発生を防止または抑制することができる。
【0098】
次に、図６に示すように、容量膜ＣＩＦ１（図１０参照）となる絶縁膜３８および導体膜ＰＦ１（図８参照）となる導体膜３９を成膜する（ステップＳ１３）。このステップＳ１３では、バリア導体膜３１、主導体膜３２およびバリア導体膜３３からなる積層膜３４上に、容量膜ＣＩＦ１となる絶縁膜３８、および、導体膜ＰＦ１となる導体膜３９を成膜する。
【0099】
まず、バリア導体膜３３上に、例えばＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜などの各種の絶縁膜からなる絶縁膜３８を、プラズマＣＶＤ法により成膜する。また、絶縁膜３８の膜厚ＦＴ１（図３参照）は、ＭＩＭキャパシタＭＣ１（図１０参照）の容量に応じて決定される。
【0100】
次に、絶縁膜３８上に、例えば８０ｎｍの膜厚を有するＴｉＮ膜からなる導体膜３９を、スパッタ法により成膜する。導体膜３９は、ＭＩＭキャパシタＭＣ１の上部電極の一部として形成されるものであるが、絶縁膜３８と接触する部分であり、その後の工程、例えばレジストを除去する工程において、絶縁膜３８の上面を保護する保護膜としても形成されるものである。導体膜３９として、ＴｉＮ膜に代え、Ｔｉ膜、ＴａＮ膜またはＡｌ膜等の導体膜を形成することができ、これらの導体膜を形成した場合にも、導体膜３９が上部電極の一部となるとともに、絶縁膜３８の上面を保護することができる。
【0101】
このとき、導体膜３９を、積層膜３４よりも上層に形成することになる。これにより、導体膜３９からなる導体膜ＰＦ１（図１０参照）と、積層膜３４からなる第３層配線Ｍ３（図１０参照）とを異なる高さ位置に形成することができるので、配線レイアウトの自由度を向上させ、半導体装置の面積を小さくすることができる。
【0102】
本実施の形態１の半導体装置の製造工程では、ステップＳ１３において成膜される絶縁膜３８の膜厚ＦＴ１（図３参照）に対し、ステップＳ１２において成膜される積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％以下である。これにより、図２２を用いて後述するように、良品率が９０％以上となる製品を製造することができる。
【0103】
また、好適には、本実施の形態１の半導体装置の製造工程では、ステップＳ１２において、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなる主導体膜３２の成膜速度が、１０００ｎｍ／分以上である。このとき、図２３を用いて後述するように、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0104】
さらに好適には、本実施の形態１の半導体装置の製造工程では、ステップＳ１２において成膜される主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である。このとき、図２３を用いて後述するように、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0105】
次に、図７に示すように、レジストマスクＲＭ１を形成する（ステップＳ１４）。このステップＳ１４では、フォトリソグラフィ技術を用い、導体膜３９上に塗布したフォトレジスト膜を露光し、現像することで、導体膜３９のうち導体膜ＰＦ１（図８参照）となる部分が覆われるように、フォトレジスト膜を残す。すなわち、フォトレジスト膜のうち、導体膜ＰＦ１が形成される領域における部分を残し、レジストマスクＲＭ１を形成する。
【0106】
次に、図８に示すように、導体膜ＰＦ１を形成する（ステップＳ１５）。このステップＳ１５では、レジストマスクＲＭ１をマスクとしてドライエッチング技術を用い、導体膜３９をパターニングすなわち加工した後、レジストマスクＲＭ１を除去する。これにより、導体膜３９からなる導体膜ＰＦ１が形成される。
【0107】
次に、図９に示すように、レジストマスクＲＭ２を形成する（ステップＳ１６）。このステップＳ１６では、フォトリソグラフィ技術を用い、導体膜ＰＦ１上および絶縁膜３８上に塗布したフォトレジスト膜を露光し、現像することで、積層膜３４のうち下部電極ＢＥ１および第３層配線Ｍ３となる部分が覆われるように、フォトレジスト膜を残す。すなわち、フォトレジスト膜のうち、下部電極ＢＥ１および第３層配線Ｍ３が形成される領域における部分を残し、レジストマスクＲＭ２を形成する。
【0108】
次に、図１０に示すように、容量膜ＣＩＦ１、下部電極ＢＥ１および第３層配線Ｍ３を形成する（ステップＳ１７）。このステップＳ１７では、レジストマスクＲＭ２をマスクとしてドライエッチング技術を用い、絶縁膜３８、バリア導体膜３３、主導体膜３２およびバリア導体膜３１をパターニングすなわち加工した後、レジストマスクＲＭ２を除去する。
【0109】
これにより、上部電極の一部となる導体膜ＰＦ１の下に配置され、絶縁膜３８からなる容量膜ＣＩＦ１と、容量膜ＣＩＦ１の下に配置され、積層膜３４からなる下部電極ＢＥ１とが形成される。すなわち、第２層間絶縁膜２５上に下部電極ＢＥ１が形成され、下部電極ＢＥ１上に容量膜ＣＩＦ１が形成され、容量膜ＣＩＦ１上に導体膜ＰＦ１が形成される。このとき、下部電極ＢＥ１と容量膜ＣＩＦ１と導体膜ＰＦ１とにより、容量素子としてのＭＩＭキャパシタＭＣ１が形成される。
【0110】
また、積層膜３４からなる第３層配線Ｍ３が、下部電極ＢＥ１から離れて形成される。すなわち、平面視において、下部電極ＢＥ１が形成される領域と異なる領域において、積層膜３４からなる第３層配線Ｍ３が形成される。なお、図１０に示すように、第３層配線Ｍ３上に、絶縁膜３８を残してもよい。
【0111】
次に、図１１に示すように、第３層間絶縁膜３５を形成する（ステップＳ１８）。このステップＳ１８では、下部電極ＢＥ１上、容量膜ＣＩＦ１上、導体膜ＰＦ１上および第３層配線Ｍ３上に、例えば１３００ｎｍの膜厚を有するＳｉＯ２膜を、プラズマＣＶＤ法により成膜した後、ＣＭＰ法により研磨して平坦化し、第３層間絶縁膜３５を形成する。
【0112】
次に、図１２に示すように、開口部３６ａ、３６ｂ、３６ｃを形成する（ステップＳ１９）。このステップＳ１９では、第３層間絶縁膜３５を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第３層間絶縁膜３５を貫通して導体膜ＰＦ１に達する開口部３６ａを形成する。また、ステップＳ１９では、第３層間絶縁膜３５および容量膜ＣＩＦ１を貫通して下部電極ＢＥ１に達する開口部３６ｂを形成する。さらに、ステップＳ１９では、第３層間絶縁膜３５を貫通して第３層配線Ｍ３に達する開口部３６ｃを形成する。
【0113】
次に、図１３に示すように、プラグ３７ａ、３７ｂ、３７ｃを形成する（ステップＳ２０）。このステップＳ２０では、開口部３６ａに露出した導体膜ＰＦ１上、開口部３６ｂに露出した下部電極ＢＥ１上、開口部３６ｃに露出した第３層配線Ｍ３上、開口部３６ａ、３６ｂ、３６ｃの側壁、および第３層間絶縁膜３５上に、例えばＴｉＮ膜からなるバリア導体膜をスパッタ法により成膜する。そして、成膜されたバリア導体膜上に、開口部３６ａ、３６ｂ、３６ｃを埋め込むように、例えばＷ膜からなる主導体膜をＣＶＤ法により成膜する。その後、主導体膜およびバリア導体膜のうち開口部３６ａ、３６ｂ、３６ｃ内以外の部分、すなわち、第３層間絶縁膜３５上の主導体膜およびバリア導体膜をＣＭＰ法により研磨して除去する。
【0114】
これにより、開口部３６ａ内に、開口部３６ａを埋め込み、導体膜ＰＦ１と電気的に接続されたプラグ３７ａを形成する。また、開口部３６ｂ内に、開口部３６ｂを埋め込み、下部電極ＢＥ１と電気的に接続されたプラグ３７ｂを形成し、開口部３６ｃ内に、開口部３６ｃを埋め込み、第３層配線Ｍ３と電気的に接続されたプラグ３７ｃを形成する。
【0115】
次に、図１４に示すように、上部電極ＴＥ１（図１参照）および第４層配線Ｍ４（図１参照）となる積層膜４４を成膜する（ステップＳ２１）。このステップＳ２１では、プラグ３７ａ、３７ｂ、３７ｃ上および第３層間絶縁膜３５上に、下から順に、バリア導体膜４１、主導体膜４２およびバリア導体膜４３からなる積層膜４４を成膜する。
【0116】
バリア導体膜４１として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜を成膜することができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば３０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。主導体膜４２として、Ａｌを含む膜を成膜することができ、具体的には、例えば６００ｎｍの膜厚を有し、Ａｌを主成分とする合金膜すなわちＡｌ合金膜を、スパッタ法により成膜することができる。バリア導体膜４３として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜を成膜することができ、具体的には、下から順に、例えば１０ｎｍの膜厚を有するＴｉ膜、例えば２０ｎｍの膜厚を有するＴｉＮ膜を、スパッタ法により成膜することができる。
【0117】
次に、図１５に示すように、レジストマスクＲＭ３を形成する（ステップＳ２２）。このステップＳ２２では、フォトリソグラフィ技術を用い、積層膜４４上に塗布したフォトレジスト膜を露光し、現像することで、フォトレジスト膜のうち、上部電極ＴＥ１および第４層配線Ｍ４が形成される領域における部分を残し、レジストマスクＲＭ３を形成する。
【0118】
その後、レジストマスクＲＭ３をマスクとしてドライエッチング技術を用い、バリア導体膜４３、主導体膜４２およびバリア導体膜４１をパターニングすなわち加工した後、レジストマスクＲＭ３を除去する。これにより、積層膜４４からなり、プラグ３７ａと電気的に接続された上部電極ＴＥ１が形成され、積層膜４４からなり、プラグ３７ｂ、３７ｃと電気的に接続された第４層配線Ｍ４が形成される。ここまでの工程により、図１に示した半導体装置が製造される。
【0119】
さらに、図１６に示すように、半導体装置内において、互いに異なる複数の層にそれぞれＭＩＭキャパシタを形成してもよい。
【0120】
例えば、ステップＳ２１の工程を行った後、積層膜４４上に、容量膜ＣＩＦ２となる絶縁膜および導体膜ＰＦ２となる導体膜を成膜する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いて、導体膜ＰＦ２、容量膜ＣＩＦ２、ならびに、積層膜４４からなる第４層配線Ｍ４および下部電極ＢＥ２を形成する。このとき、下部電極ＢＥ２と容量膜ＣＩＦ２と導体膜ＰＦ２とにより、容量素子としてのＭＩＭキャパシタＭＣ２が形成される。
【0121】
次に、第４層間絶縁膜４５を形成する。そして、第４層間絶縁膜４５を貫通して導体膜ＰＦ２に達する開口部４６ａを形成し、第４層間絶縁膜４５および容量膜ＣＩＦ２を貫通して下部電極ＢＥ２に達する開口部４６ｂを形成し、第４層間絶縁膜４５を貫通して第４層配線Ｍ４に達する開口部４６ｃを形成する。次に、開口部４６ａ、４６ｂ、４６ｃに、それぞれプラグ４７ａ、４７ｂ、４７ｃを形成する。その後、プラグ４７ａ上、プラグ４７ｂ上、プラグ４７ｃ上および第４層間絶縁膜４５上に、バリア導体膜５１、主導体膜５２およびバリア導体膜５３が積層された積層膜５４からなる第５層配線Ｍ５を形成する。ここまでの工程により、図１６に示すように、２つのＭＩＭキャパシタＭＣ１、ＭＣ２を備えた半導体装置が製造される。
【0122】
＜表面粗さと欠陥密度について＞次に、比較例を参照し、下部電極ＢＥ１となる積層膜３４の上面３４ａにおける表面粗さと欠陥密度との関係について説明する。比較例としては、前述した半導体装置の製造工程のステップＳ１３において成膜される絶縁膜３８の膜厚ＦＴ１に対し、ステップＳ１２において成膜される積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％を超える場合を、比較例１と称して説明する。
【0123】
なお、以下では、積層膜３４の上面３４ａにおける表面粗さを、単に、積層膜３４の表面粗さとも称する。
【0124】
図１７は、比較例１において、下部電極となる積層膜の上面における表面粗さに対する主導体膜の膜厚依存性を示すグラフである。図１８は、積分散乱計による表面粗さの測定方法を説明するための図である。
【0125】
比較例１においても、実施の形態１と同様に、積層膜３４は、図３に示したように、下から順に、Ｔｉ膜からなる膜３１ａ、ＴｉＮ膜からなる膜３１ｂ、Ａｌ膜からなる主導体膜３２、Ｔｉ膜からなる膜３３ａ、ＴｉＮ膜からなる膜３３ｂが積層されたものである。膜３１ａ、膜３１ｂ、主導体膜３２、膜３３ａおよび膜３３ｂは、それぞれスパッタ法により成膜されたものである。そして、比較例１では、主導体膜３２の膜厚を変更しながら、それぞれの膜厚を有する半導体装置を製造した。また、比較例１において、絶縁膜３８は、プラズマＣＶＤ法により成膜されたＳｉＯ２膜からなる。
【0126】
表面粗さとは、前述したように、二乗平均粗さとしての表面粗さＲＭＳである。ここでは、表面粗さＲＭＳとして、積分散乱計により測定した測定値を用いた。図１８に示すように、積分散乱計は、被測定試料である半導体基板ＳＢ上に形成された下部電極ＢＥ１の表面にレーザ光６１を照射し、照射されたレーザ光６１が正反射された正反射光６２と異なる方向に散乱された散乱光６３の強度を検出器６４により検出するものである。検出器６４は、例えばレーザ光６１が照射される位置を中心として回転可能に設けられており、検出器６４の回転角度を変更しながら検出器６４により散乱光６３の強度を測定することで、散乱光６３の強度の回転角度依存性のデータを取得する。そして、取得したデータを解析することで、表面粗さを測定することができる。
【0127】
なお、前述したように、半導体装置が製造された後においても、容量膜ＣＩＦ１など、下部電極ＢＥ１よりも上方の部分を除去して下部電極ＢＥ１の上面３４ａが露出された試料を作製することができる。そして、作製された試料について、露出した下部電極ＢＥ１の上面３４ａにおける表面粗さを、例えば積分散乱計を用いて測定することができる。あるいは、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を含む断面が観察可能な断面観察用試料を、例えばＦＩＢ加工により作製することができる。そして、作製された断面観察用試料について、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を、例えばＳＥＭにより観察することで、下部電極ＢＥ１の上面３４ａにおける表面粗さを測定することができる。
【0128】
また、表面粗さとして、積分散乱計に代え、例えばＡＦＭ（Atomic Force Microscope）など、各種の測定装置により測定した測定値を用いることができる。
【0129】
図１７に示すように、比較例１において、主導体膜３２の膜厚が４００ｎｍ以上の範囲では、主導体膜３２の膜厚の増加に伴って、積層膜３４の上面３４ａにおける表面粗さＲＭＳが増大し、積層膜３４の表面の平坦性が低下することが分かった。また、図１７中の破線は、測定点を最小二乗法により線形近似して求めたものであるが、破線と測定点とが近接しているため、主導体膜３２の膜厚に対して、積層膜３４の上面３４ａにおける表面粗さが線形に増大することが分かった。
【0130】
なお、積層膜３４の上面３４ａは、バリア導体膜３３の上面であるが、主導体膜３２の膜厚に比べ、バリア導体膜３３の膜厚が小さいため、バリア導体膜３３の上面における表面粗さは、主導体膜３２の上面における表面粗さに略等しいものと考えられる。すなわち、積層膜３４の上面３４ａにおける表面粗さは、主導体膜３２の上面における表面粗さに略等しいものと考えられる。
【0131】
図１９は、比較例１における、ＭＩＭキャパシタの耐圧値の累積度数分布を示すグラフである。
【0132】
図１９は、比較例１の半導体装置のうち、Ａｌ膜からなる主導体膜３２の膜厚が４００ｎｍ、６００ｎｍおよび７００ｎｍである場合において、半導体基板ＳＢの面内に形成された多数のＭＩＭキャパシタＭＣ１について、耐圧値の測定を行い、測定された耐圧値の累積度数分布を示したものである。前述したように、耐圧値とは、急激にリーク電流が増大する電圧値である。図１９では、横軸に耐圧値をプロットし、縦軸に耐圧欠陥密度をプロットしている。例えば耐圧値が５Ｖのときに耐圧欠陥密度が１０個／ｃｍ２であるとは、ＭＩＭキャパシタＭＣ１のうち耐圧値が５Ｖ以下であるものが、１ｃｍ２当たりに１０個あることを意味する。
【0133】
図１９に示すように、比較例１では、主導体膜３２の膜厚の増加に伴って、ＭＩＭキャパシタＭＣ１の耐圧値が低下し、ＭＩＭキャパシタＭＣ１の耐圧値のばらつきが増大する。これは、主導体膜３２の膜厚の増加に伴って、主導体膜３２の上面における表面粗さが増大し、主導体膜３２の表面の平坦性が低下して、下部電極ＢＥ１と導体膜ＰＦ１との間でリーク電流が流れやすくなるためと考えられる。つまり、主導体膜３２の膜厚の増加に伴って、積層膜３４の上面３４ａにおける表面粗さが増大し、積層膜３４の表面の平坦性が低下することで、ＭＩＭキャパシタＭＣ１の耐圧値が低下し、ＭＩＭキャパシタＭＣ１の耐圧値のばらつきが増大するものと考えられる。
【0134】
上記特許文献１記載の半導体装置では、ＭＩＭキャパシタの下部電極として、下から順に、第１のバリア層、第１のアルミニウム層、第２のバリア層が積層され、第１のアルミニウム層の表面粗さが所定値未満である。上記特許文献１記載の半導体装置では、第１のアルミニウム層での表面の平坦性が向上すると、ＭＩＭキャパシタの耐圧のばらつきが抑制される。したがって、上記特許文献１記載の半導体装置では、ＭＩＭキャパシタの耐圧のばらつきを抑制するために、第１のアルミニウム層の表面粗さを所定値よりも小さくする。また、上記特許文献１記載の半導体装置では、第１のバリア層の成膜方法を変更することで、第１のバリア層上に成膜され、１５０ｎｍの膜厚を有する第１のアルミニウム層についてＡＦＭにより測定した表面粗さが変化する。
【0135】
主導体膜３２の電気抵抗を低減するためには、主導体膜３２の膜厚を厚くすることが好ましい。しかし、図１７および図１９に示したように、主導体膜３２の膜厚が厚くなると、積層膜３４の上面３４ａにおける表面粗さＲＭＳが増大し、積層膜３４の表面の平坦性が低下することで、ＭＩＭキャパシタＭＣ１の耐圧値が低下し、耐圧値のばらつきが増大することが分かった。したがって、ＭＩＭキャパシタの耐圧値を増加させ、耐圧値のばらつきを抑制するためには、ＭＩＭキャパシタの耐圧値に対する主導体膜の膜厚依存性を考慮する必要がある。
【0136】
しかし、上記特許文献１記載の半導体装置では、ＭＩＭキャパシタの耐圧値に対する第１のアルミニウム層の膜厚の依存性が考慮されていない。そのため、上記特許文献１記載の半導体装置では、主導体膜の膜厚が厚くなると、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。例えば主導体膜の膜厚が４００ｎｍ以上の範囲では、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。
【0137】
一方、上記特許文献２記載のＭＩＭキャパシタでは、下から順に、ＴｉＮ膜、Ｔｉ膜、下部金属膜、誘電体膜および上部金属膜が形成され、下部金属膜の表面が粗面化されている。上記特許文献２記載のＭＩＭキャパシタでは、下部金属膜の表面を粗面化することで、ＭＩＭキャパシタの容量を増加させる。
【0138】
しかし、上記特許文献２記載のＭＩＭキャパシタは、ＭＩＭキャパシタの容量を増加させることはできるものの、主導体膜の膜厚が厚くなると、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。また、上記特許文献２記載のＭＩＭキャパシタでは、下部金属膜の表面が粗面化されている。そのため、容量膜となる絶縁膜を成膜する際に、例えばＡＬＤ（Atomic Layer Deposition）法など、段差被覆性に優れた成膜方法を用いる必要があり、製造コストが増大するおそれがある。
【0139】
さらに、上記特許文献３記載の半導体装置の製造工程では、ＭＩＭキャパシタの下部電極となる導体膜を形成した後、導体膜の形成温度より高い温度で熱処理を行い、導体膜に含まれるＡｌ結晶粒を再配向させる。
【0140】
しかし、上記特許文献３記載の半導体装置の製造工程は、容量膜に加わる局所的なストレスを低減することはできるものの、主導体膜の膜厚が厚くなると、耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができず、半導体装置の性能を向上させることができない。
【0141】
＜本実施の形態の主要な特徴と効果＞一方、本実施の形態１では、容量膜ＣＩＦ１となる絶縁膜３８の膜厚ＦＴ１に対する、下部電極ＢＥ１となる積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％以下である。
【0142】
ここで、本実施の形態１についての実施例を参照し、積層膜３４の上面３４ａにおける表面粗さと欠陥密度との関係について説明する。実施例としては、前述した半導体装置の製造工程のステップＳ１３において成膜される絶縁膜３８の膜厚ＦＴ１に対し、ステップＳ１２において成膜される積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％以下である場合を、実施例１と称して説明する。
【0143】
図２０は、実施例１において、下部電極となる積層膜の上面における表面粗さに対する主導体膜の膜厚依存性を、比較例１における膜厚依存性とともに示すグラフである。
【0144】
実施例１において、積層膜３４は、図３に示したように、下から順に、Ｔｉ膜からなる膜３１ａ、ＴｉＮ膜からなる膜３１ｂ、Ａｌ膜からなる主導体膜３２、Ｔｉ膜からなる膜３３ａ、ＴｉＮ膜からなる膜３３ｂが積層されたものである。膜３１ａ、膜３１ｂ、主導体膜３２、膜３３ａおよび膜３３ｂは、それぞれスパッタ法により成膜されたものである。そして、実施例１では、主導体膜３２の膜厚を変更しながら、それぞれの膜厚を有する半導体装置を製造した。また、実施例１において、絶縁膜３８は、プラズマＣＶＤ法により成膜されたＳｉＯ２膜からなる。
【0145】
図２０に示すように、実施例１においても、比較例１と同様に、主導体膜３２の膜厚が４００ｎｍ以上の範囲では、主導体膜３２の膜厚の増加に伴って、積層膜３４の上面３４ａにおける表面粗さＲＭＳが増大し、積層膜３４の表面の平坦性が低下する。また、図２０中の実線は、測定値を最小二乗法により線形近似して求めたものであるが、実線と測定値とが近接しているため、実施例１についても、比較例１と同様に、主導体膜３２の膜厚に対して、積層膜３４の上面３４ａにおける表面粗さが線形に増大する。
【0146】
しかし、図２０に示すように、主導体膜３２の膜厚が等しい場合、実施例１では、比較例１に比べ、積層膜３４の表面粗さが低減されることが確認された。具体的には、実施例１において、４００ｎｍおよび６００ｎｍのいずれの膜厚を有する主導体膜３２を備えた積層膜３４の表面粗さも、比較例１において、４００ｎｍの膜厚を有する主導体膜３２を備えた積層膜３４の表面粗さ、すなわち２５Å程度の表面粗さよりも著しく低減されることが確認された。つまり、実施例１では、比較例１に比べ、主導体膜３２の膜厚が厚くなっても、積層膜３４の表面粗さが低減されることが確認された。
【0147】
図２１は、実施例１における、ＭＩＭキャパシタの耐圧値の累積度数分布を、比較例１における耐圧値の累積度数分布とともに示すグラフである。
【0148】
図２１は、実施例１の半導体装置のうち、Ａｌ膜からなる主導体膜３２の膜厚が６００ｎｍである場合において、半導体基板ＳＢの面内に形成された多数のＭＩＭキャパシタＭＣ１について、耐圧値の測定を行い、測定された耐圧値の累積度数分布を示したものである。また、図２１では、比較例１の半導体装置のうち、主導体膜３２の膜厚が６００ｎｍである場合について、測定された耐圧値の累積度数分布を示している。
【0149】
図２１に示すように、実施例１では、比較例１に比べ、ＭＩＭキャパシタＭＣ１の耐圧値が著しく増大し、かつ、ＭＩＭキャパシタＭＣ１の耐圧値のばらつきが抑制されることが確認された。これは、実施例１では、比較例１に比べ、主導体膜３２の上面における表面粗さが低減され、主導体膜３２の表面の平坦性が向上して、下部電極ＢＥ１と導体膜ＰＦ１との間でリーク電流が流れにくくなるためと考えられる。つまり、実施例１では、比較例１に比べ、積層膜３４の上面３４ａにおける表面粗さが低減され、積層膜３４の表面の平坦性が向上することで、ＭＩＭキャパシタＭＣ１の耐圧値が増加し、ＭＩＭキャパシタＭＣ１の耐圧値のばらつきが抑制されるものと考えられる。
【0150】
図２２は、容量膜となる絶縁膜の膜厚に対する、下部電極となる積層膜の表面粗さの比率と、ＭＩＭキャパシタの良品率との関係を示すグラフである。なお、ＭＩＭキャパシタの良品率とは、半導体基板の面内に形成された多数のＭＩＭキャパシタのうち、耐圧値が最大となるＭＩＭキャパシタの耐圧値、すなわち最大耐圧値の８５％以上の耐圧値を有するＭＩＭキャパシタの比率を意味する。また、絶縁膜３８の膜厚ＦＴ１（図３参照）に対する積層膜３４の表面粗さの比率が１４％以下のものは、実施例１の半導体装置に相当し、絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％を超えるものは、比較例１の半導体装置に相当する。さらに、図２２においては、測定値と測定値との間が直線により繋がれている。
【0151】
図２２に示すように、絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％を超える場合、すなわち比較例１の半導体装置では、ＭＩＭキャパシタの良品率は、９０％未満である。一方、絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％以下の場合、すなわち実施例１の半導体装置では、ＭＩＭキャパシタの良品率は、９０％以上である。換言すれば、実施例１では、絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％以下であることにより、ＭＩＭキャパシタの良品率を９０％以上にすることができる。これは、図２０および図２１に示したように、実施例１では、比較例１に比べ、積層膜３４の表面粗さを低減することができ、ＭＩＭキャパシタの耐圧値を増加させ、耐圧値のばらつきを抑制することができるためである。
【0152】
すなわち、本実施の形態１では、絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％以下であることにより、下部電極ＢＥ１の表面粗さを低減することができ、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができる。その結果、ＭＩＭキャパシタの良品率を９０％以上にすることができる。
【0153】
次に、このような絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％以下になるための、主導体膜３２の好適な成膜条件について説明する。
【0154】
図２３は、主導体膜の成膜速度と、下部電極となる積層膜の表面粗さ、および、主導体膜における（１１１）面のＸ線回折強度との関係を示すグラフである。図２３では、横軸はＡｌ膜からなる主導体膜３２の成膜速度を表し、左側の縦軸は積層膜３４の上面３４ａにおける二乗平均の表面粗さＲＭＳを表し、右側の縦軸はＡｌ膜からなる主導体膜３２におけるＡｌ（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値を表している。図２３においては、測定値と測定値との間が直線により繋がれている。
【0155】
図２３に示すように、主導体膜３２の成膜速度の増加に伴って、積層膜３４の上面３４ａにおける表面粗さＲＭＳは低減され、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値は増加する。すなわち、Ａｌ膜からなる主導体膜３２の成膜速度の増加に伴って、積層膜３４の上面３４ａにおける平坦性が向上し、Ａｌ膜からなる主導体膜３２の（１１１）配向性が向上する。
【0156】
スパッタ法によりＡｌ膜を成膜する際に、Ａｌ膜の成膜速度を増加させるためには、供給される電力を増加させる、ターゲットと半導体基板との間の距離を短縮する、半導体基板の温度を調整する、など各種の成膜条件を調整する方法が考えられる。
【0157】
このうち、供給される電力を増加させる場合には、電力の増加に伴って、半導体基板に供給される原子の供給速度が増加するため、Ａｌ膜の成膜速度が増加するものと考えられる。また、電力の増加に伴って、半導体基板に供給される原子が有するエネルギーが増加するため、半導体基板の表面に到達した原子がエネルギー的に安定な位置まで移動しやすくなって、Ａｌ膜の（１１１）配向性が向上するものと考えられる。また、Ａｌが面心立方格子の結晶構造を有し、Ａｌ（１１１）面が、面内で原子が最も緻密に詰まった面、すなわち最密充填面であることから、Ａｌ膜が（１１１）配向するときには、平坦性が向上しやすい。そのため、Ａｌ膜の（１１１）配向性の向上に伴って、Ａｌ膜の表面の平坦性が向上する。
【0158】
図２０に示した結果から、実施例１の半導体装置における積層膜３４の上面３４ａにおける表面粗さＲＭＳは、比較例１の半導体装置における積層膜３４の上面３４ａにおける表面粗さＲＭＳのうち最小値である２５Å以下の範囲にある。また、図２３に示した結果から、積層膜３４の上面３４ａにおける表面粗さが２５Å以下になるのは、Ａｌ膜からなる主導体膜３２の成膜速度が１０００ｎｍ／分以上である場合である。つまり、Ａｌ膜からなる主導体膜３２の成膜速度が１０００ｎｍ／分以上であるときに、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、絶縁膜３８の膜厚ＦＴ１（図３参照）に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0159】
したがって、本実施の形態１では、好適には、主導体膜３２の成膜速度は、１０００ｎｍ／分以上である。これにより、主導体膜３２の膜厚が厚くなっても、主導体膜３２の（１１１）配向性を向上させることで、積層膜３４からなる下部電極ＢＥ１の表面粗さを低減することができ、耐圧値の低下をさらに抑制し、耐圧値のばらつきをさらに抑制することができる。
【0160】
また、図２３に示した結果から、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下になるのは、Ａｌ膜からなる主導体膜３２におけるＡｌ（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が２００ｃｐｓ／ｎｍ以上の場合である。つまり、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が２００ｃｐｓ／ｎｍ以上であるときに、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となる。その結果、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0161】
したがって、本実施の形態１では、好適には、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値は、２００ｃｐｓ／ｎｍ以上である。これにより、主導体膜３２の膜厚が厚くなっても、主導体膜３２の（１１１）配向性を向上させることで、積層膜３４からなる下部電極ＢＥ１の表面粗さを低減することができ、耐圧値の低下をさらに抑制し、耐圧値のばらつきをさらに抑制することができる。
【0162】
なお、図２３に示すＸ線回折強度は、Ｘ線回折装置において、Ｘ線源に印加する電圧を５０ｋＶとし、Ｘ線源に流れる電流を３００ｍＡとすることにより、Ｘ線源に供給される電力を１．５ｋＷとしたときに、測定された値である。すなわち、好適には、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値は、Ｘ線回折装置のＸ線源に供給される電力を１．５ｋＷとしたときに、２００ｃｐｓ／ｎｍ以上である。
【0163】
また、主導体膜３２の成膜速度が１０００ｎｍ／分であるときに、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値は、２００ｃｐｓ／ｎｍである。一方、主導体膜３２の成膜速度が７００ｎｍ／分であるときに、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値は、１７０ｃｐｓ／ｎｍである。したがって、好適には、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値は、主導体膜３２の成膜速度が７００ｎｍ／分であるときに、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚ＦＴ１で除した値の、２００／１７０＝１．１８倍以上である。
【0164】
さらに、図２３に示すＸ線回折強度は、半導体基板上にＸ線が照射される面積を５ｍｍ×１５ｍｍ＝７５ｍｍ２としたときに、測定された値である。
【0165】
なお、前述したように、スパッタ法による主導体膜３２の成膜速度を増加させるためには、供給される電力を増加させる方法以外にも、ターゲットと半導体基板との間の距離を短縮する、半導体基板の温度を調整する、など各種の成膜条件を調整する方法が考えられる。このような各種の成膜条件を調整することでも、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さの比率を１４％以下にすることができ、積層膜３４からなる下部電極ＢＥ１の表面粗さを低減し、耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができる。
【0166】
さらに、本実施の形態１では、下部電極ＢＥ１となる積層膜３４の表面が粗面化されていない。そのため、容量膜ＣＩＦ１となる絶縁膜３８を成膜する際に、例えばＡＬＤ法など、段差被覆性に優れた成膜方法を用いる必要がなく、製造コストが増大することを防止または抑制することができる。
【0167】
（実施の形態２）次に、実施の形態２の半導体装置について説明する。本実施の形態２の半導体装置は、下部電極を覆うように形成された層間絶縁膜に開口部を形成し、開口部に露出する下部電極上に、容量膜および導体膜が形成されたものである。
【0169】
図２４に示すように、本実施の形態２の半導体装置は、半導体基板ＳＢ上に形成された第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３および第４層配線Ｍ４を有する。また、本実施の形態２の半導体装置は、下部電極ＢＥ１、容量膜ＣＩＦ１および上部電極ＴＥ１からなり、容量素子としてのＭＩＭキャパシタＭＣ１を有する。半導体基板ＳＢは、例えばシリコン単結晶基板からなる。
【0170】
図２４では、半導体基板ＳＢに形成されたトランジスタなどの半導体素子が図示されていない。しかし、実施の形態１で図２を用いて説明したように、半導体基板ＳＢには、半導体素子として、例えばｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成されていてもよい。
【0171】
また、本実施の形態２の半導体装置のうち、下部電極ＢＥ１の上方の部分以外の各部分については、実施の形態１の半導体装置における各部分と同一である。そのため、第１層配線Ｍ１から第２層間絶縁膜２５までの部分については、その説明を省略する。
【0172】
本実施の形態２でも、実施の形態１と同様に、プラグ２７が埋め込まれた第２層間絶縁膜２５上には、下部電極ＢＥ１および第３層配線Ｍ３が互いに離れて形成されている。下部電極ＢＥ１は、ＭＩＭキャパシタＭＣ１の下部電極として用いられるものである。第３層配線Ｍ３は、プラグ２７を介して、第２層配線Ｍ２と電気的に接続されている。
【0174】
下部電極ＢＥ１は、バリア導体膜３１、主導体膜３２およびバリア導体膜３３が積層された導体膜としての積層膜３４からなる。バリア導体膜３１は、第２層間絶縁膜２５上に形成されている。バリア導体膜３１として、図３に示すように、下から順に、Ｔｉを含む膜３１ａ、ＴｉおよびＮを含む膜３１ｂが積層されたものとすることができる。主導体膜３２は、バリア導体膜３１上に形成されている。主導体膜３２として、Ａｌを含む膜からなるものとすることができる。バリア導体膜３３は、主導体膜３２上に形成されている。バリア導体膜３３として、下から順に、Ｔｉを含む膜３３ａ、ＴｉおよびＮを含む膜３３ｂが積層されたものとすることができる。バリア導体膜３１およびバリア導体膜３３は、主導体膜３２中のＡｌなどの拡散を防止または抑制するためのものである。
【0175】
第３層配線Ｍ３は、平面視において、下部電極ＢＥ１が形成される領域と異なる領域に形成されており、下部電極ＢＥ１から離して形成されているが、下部電極ＢＥ１と同層の積層膜３４からなるものとすることができる。すなわち、第３層配線Ｍ３は、下部電極ＢＥ１と同様に、バリア導体膜３１、主導体膜３２およびバリア導体膜３３からなる導体膜としての積層膜３４からなる。
【0176】
第３層配線Ｍ３は、下部電極ＢＥ１と同様に、プラグ２７上および第２層間絶縁膜２５上に、順次、Ｔｉを含む膜３１ａ、ＴｉおよびＮを含む膜３１ｂ、Ａｌを含む膜からなる主導体膜３２、Ｔｉを含む膜３３ａ、ＴｉおよびＮを含む膜３３ｂが積層されたものとすることができる。そして、第３層配線Ｍ３のバリア導体膜３１は、下部電極ＢＥ１のバリア導体膜３１と同層の膜からなるものとすることができる。また、第３層配線Ｍ３の主導体膜３２は、下部電極ＢＥ１の主導体膜３２と同層の膜からなるものとすることができる。さらに、第３層配線Ｍ３のバリア導体膜３３は、下部電極ＢＥ１のバリア導体膜３３と同層の膜からなるものとすることができる。これにより、下部電極ＢＥ１と第３層配線Ｍ３とを、同一の工程により形成することができ、工程を簡略化することができる。
【0177】
なお、本実施の形態２の半導体装置におけるバリア導体膜３１、膜３１ａ、膜３１ｂの膜厚および材料については、実施の形態１の半導体装置におけるバリア導体膜３１、膜３１ａ、膜３１ｂの膜厚および材料と同様とすることができる。また、本実施の形態２の半導体装置における主導体膜３２の膜厚および材料については、実施の形態１の半導体装置における主導体膜３２の膜厚および材料と同様とすることができる。さらに、本実施の形態２の半導体装置におけるバリア導体膜３３、膜３３ａ、膜３３ｂの膜厚および材料については、実施の形態１の半導体装置におけるバリア導体膜３３、膜３３ａ、膜３３ｂの膜厚および材料と同様とすることができる。
【0178】
第２層間絶縁膜２５上には、下部電極ＢＥ１および第３層配線Ｍ３を覆うように、第３層間絶縁膜３５が形成されている。すなわち、下部電極ＢＥ１上および第３層配線Ｍ３上には、第３層間絶縁膜３５が形成されている。
【0179】
第３層間絶縁膜３５のうち下部電極ＢＥ１上の部分には、第３層間絶縁膜３５を貫通して下部電極ＢＥ１に達する開口部３６ａが形成されている。開口部３６ａの底部に露出した下部電極ＢＥ１上、開口部３６ａの側壁、および第３層間絶縁膜３５上には、容量膜ＣＩＦ１が形成されている。容量膜ＣＩＦ１は、絶縁膜３８がパターニングすなわち加工されたものである。容量膜ＣＩＦ１は、ＭＩＭキャパシタＭＣ１の容量膜として用いられるものである。容量膜ＣＩＦ１となる絶縁膜３８として、実施の形態１と同様に、ＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜などの各種の絶縁膜を用いることができる。これにより、各種の成膜方法を用いて絶縁膜３８を容易に形成することができる。また、容量膜ＣＩＦ１の膜厚ＦＴ１（図３参照）は、ＭＩＭキャパシタＭＣ１の容量に応じて決定される。
【0180】
本実施の形態２の半導体装置でも、実施の形態１の半導体装置と同様に、容量膜ＣＩＦ１の膜厚ＦＴ１に対し、下部電極ＢＥ１の上面３４ａ（図３参照）における二乗平均粗さとしての表面粗さＲＭＳの比率が、１４％以下である。これにより、実施の形態１において図２２を用いて前述したように、良品率が９０％以上となる製品を製造することができる。
【0181】
なお、実施の形態１と同様に、半導体装置が製造された後においても、容量膜ＣＩＦ１など、下部電極ＢＥ１よりも上方の部分を除去して下部電極ＢＥ１の上面３４ａが露出した試料を作製することができる。そして、作製された試料について、露出した下部電極ＢＥ１の上面３４ａにおける表面粗さを、例えば積分散乱計を用いて測定することができる。あるいは、実施の形態１と同様に、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を含む断面が観察可能な断面観察用試料を、例えばＦＩＢ加工により作製することができる。そして、作製された断面観察用試料について、下部電極ＢＥ１と容量膜ＣＩＦ１との界面を、例えばＳＥＭにより観察することで、下部電極ＢＥ１の上面３４ａにおける表面粗さを測定することができる。
【0182】
また、本実施の形態２の半導体装置でも、実施の形態１の半導体装置と同様に、主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である。このとき、実施の形態１において図２３を用いて前述したように、下部電極ＢＥ１の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、容量膜ＣＩＦ１の膜厚ＦＴ１に対する、下部電極ＢＥ１の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0183】
なお、実施の形態１と同様に、半導体装置が製造された後においても、容量膜ＣＩＦ１など、下部電極ＢＥ１よりも上方の部分を除去して下部電極ＢＥ１の上面３４ａが露出した試料を作製し、主導体膜３２における（１１１）面のＸ線回折強度をＸ線回折法により測定することができる。あるいは、下部電極ＢＥ１よりも上方の部分を除去しない場合であっても、Ｘ線の照射条件を調整することにより、主導体膜３２における（１１１）面のＸ線回折強度をＸ線回折法により測定することができる。
【0184】
容量膜ＣＩＦ１上には、導体膜ＰＦ１が形成されている。導体膜ＰＦ１は、導体膜３９がパターニングすなわち加工されたものである。導体膜ＰＦ１は、ＭＩＭキャパシタＭＣ１の上部電極の一部として用いられるものであるが、容量膜ＣＩＦ１と接触する部分であり、容量膜ＣＩＦ１の上面を保護する保護膜としても用いられるものである。導体膜ＰＦ１として、ＴｉおよびＮを含む導体膜を用いることができ、例えば８０ｎｍの膜厚を有するＴｉＮ膜を用いることができる。また、導体膜ＰＦ１として、ＴｉＮ膜に代え、Ｔｉ膜、ＴａＮ膜またはＡｌ膜等の導体膜を用いることができ、これらの導体膜を用いた場合にも、導体膜ＰＦ１は、上部電極の一部となるとともに、容量膜ＣＩＦ１の上面を保護することができる。
【0185】
このように、下部電極ＢＥ１と容量膜ＣＩＦ１と導体膜ＰＦ１とにより、容量素子としてのＭＩＭキャパシタＭＣ１が形成されている。
【0186】
第３層間絶縁膜３５のうち下部電極ＢＥ１上の部分には、第３層間絶縁膜３５を貫通して下部電極ＢＥ１に達する開口部３６ｂが形成されている。開口部３６ｂ内には、開口部３６ｂに露出した下部電極ＢＥ１上に、開口部３６ｂを埋め込むように、導体膜からなるプラグ３７ｂが形成されている。プラグ３７ｂは、下部電極ＢＥ１と電気的に接続されている。
【0187】
第３層間絶縁膜３５のうち第３層配線Ｍ３上の部分には、第３層間絶縁膜３５を貫通して第３層配線Ｍ３に達する開口部３６ｃが形成されている。開口部３６ｃ内には、開口部３６ｃに露出した第３層配線Ｍ３上に、開口部３６ｃを埋め込むように、導体膜からなるプラグ３７ｃが形成されている。プラグ３７ｃは、第３層配線Ｍ３と電気的に接続されている。
【0188】
導体膜ＰＦ１上には、上部電極ＴＥ１が形成されている。上部電極ＴＥ１は、導体膜ＰＦ１と電気的に接続されており、導体膜ＰＦ１とともにＭＩＭキャパシタＭＣ１の上部電極として用いられるものである。
【0189】
上部電極ＴＥ１は、バリア導体膜４１、主導体膜４２およびバリア導体膜４３が積層された導体膜としての積層膜４４からなる。バリア導体膜４１は、導体膜ＰＦ１上に形成されている。バリア導体膜４１として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができる。主導体膜４２は、バリア導体膜４１上に形成されている。主導体膜４２として、Ａｌを含む膜からなるものとすることができる。バリア導体膜４３は、主導体膜４２上に形成されている。バリア導体膜４３として、下から順に、Ｔｉを含む膜、ＴｉおよびＮを含む膜が積層されたものとすることができる。バリア導体膜４１およびバリア導体膜４３は、主導体膜４２中のＡｌなどの拡散を防止または抑制するためのものである。
【0190】
また、プラグ３７ｂ、３７ｃが埋め込まれた第３層間絶縁膜３５上には、第４層配線Ｍ４が形成されている。第４層配線Ｍ４は、プラグ３７ｂを介して、下部電極ＢＥ１と電気的に接続されており、プラグ３７ｃを介して、第３層配線Ｍ３と電気的に接続されている。
【0191】
第４層配線Ｍ４は、平面視において、上部電極ＴＥ１が形成される領域と異なる領域に形成されており、上部電極ＴＥ１から離して形成されているが、上部電極ＴＥ１と同層の積層膜４４からなるものとすることができる。すなわち、第４層配線Ｍ４は、上部電極ＴＥ１と同様に、バリア導体膜４１、主導体膜４２およびバリア導体膜４３からなる導体膜としての積層膜４４からなる。
【0192】
第４層配線Ｍ４のバリア導体膜４１は、上部電極ＴＥ１のバリア導体膜４１と同層の膜からなり、第４層配線Ｍ４の主導体膜４２は、上部電極ＴＥ１の主導体膜４２と同層の膜からなり、第４層配線Ｍ４のバリア導体膜４３は、上部電極ＴＥ１のバリア導体膜４３と同層の膜からなる。これにより、上部電極ＴＥ１と第４層配線Ｍ４とを、同一の工程により形成することができ、工程を簡略化することができる。
【0193】
なお、本実施の形態２の半導体装置におけるバリア導体膜４１の膜厚および材料については、実施の形態１の半導体装置におけるバリア導体膜４１の膜厚および材料と同様とすることができる。また、本実施の形態２の半導体装置における主導体膜４２の膜厚および材料については、実施の形態１の半導体装置における主導体膜４２の膜厚および材料と同様とすることができる。さらに、本実施の形態２の半導体装置におけるバリア導体膜４３の膜厚および材料については、実施の形態１の半導体装置におけるバリア導体膜４３の膜厚および材料と同様とすることができる。
【0195】
なお、図２５〜図３７では、図２４と同様に、半導体基板に形成されたトランジスタなどの半導体素子の図示を省略する。また、半導体素子を形成する工程は、公知の方法により行うことができるので、ここではその説明を省略する。
【0196】
まず、図２５に示すように、半導体基板ＳＢを準備する（ステップＳ３１）。このステップＳ３１の工程は、実施の形態１におけるステップＳ１１の工程と同様の工程とすることができる。
【0197】
次に、図２６に示すように、下部電極ＢＥ１および第３層配線Ｍ３となる積層膜３４を成膜する（ステップＳ３２）。このステップＳ３２の工程は、実施の形態１におけるステップＳ１２の工程と同様の工程とすることができる。
【0198】
次に、図２７に示すように、レジストマスクＲＭ２を形成する（ステップＳ３３）。このステップＳ３３の工程は、積層膜３４上に絶縁膜３８および導体膜３９が形成されていない点を除き、実施の形態１におけるステップＳ１６の工程と同様の工程とすることができる。
【0199】
次に、図２８に示すように、下部電極ＢＥ１および第３層配線Ｍ３を形成する（ステップＳ３４）。このステップＳ３４の工程は、積層膜３４上に絶縁膜３８および導体膜３９が形成されていない点を除き、実施の形態１におけるステップＳ１７の工程と同様の工程とすることができる。
【0200】
これにより、第２層間絶縁膜２５上に、積層膜３４からなる下部電極ＢＥ１が形成される。また、積層膜３４からなる第３層配線Ｍ３が、下部電極ＢＥ１から離れて形成される。すなわち、平面視において、下部電極ＢＥ１が形成される領域と異なる領域において、積層膜３４からなる第３層配線Ｍ３が形成される。
【0201】
次に、図２９に示すように、第３層間絶縁膜３５を形成する（ステップＳ３５）。このステップＳ３５の工程は、積層膜３４上に絶縁膜３８および導体膜３９が形成されていない点を除き、実施の形態１におけるステップＳ１８の工程と同様の工程とすることができる。
【0202】
次に、図３０に示すように、開口部３６ｂ、３６ｃを形成する（ステップＳ３６）。このステップＳ３６では、第３層間絶縁膜３５を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第３層間絶縁膜３５を貫通して下部電極ＢＥ１に達する開口部３６ｂを形成する。また、ステップＳ３６では、第３層間絶縁膜３５を貫通して第３層配線Ｍ３に達する開口部３６ｃを形成する。
【0203】
次に、図３１に示すように、プラグ３７ｂ、３７ｃを形成する（ステップＳ３７）。このステップＳ３７では、開口部３６ｂの底部に露出した下部電極ＢＥ１上、開口部３６ｃの底部に露出した第３層配線Ｍ３上、開口部３６ｂ、３６ｃの側壁、および、第３層間絶縁膜３５上に、例えばＴｉＮ膜からなるバリア導体膜を、スパッタ法により成膜する。そして、成膜されたバリア導体膜上に、開口部３６ｂ、３６ｃを埋め込むように、例えばＷ膜からなる主導体膜をＣＶＤ法により成膜する。その後、主導体膜およびバリア導体膜のうち開口部３６ｂ、３６ｃ内以外の部分、すなわち、第３層間絶縁膜３５上の主導体膜およびバリア導体膜をＣＭＰ法により研磨して除去する。
【0204】
これにより、開口部３６ｂ内に、開口部３６ｂを埋め込み、下部電極ＢＥ１と電気的に接続されたプラグ３７ｂを形成し、開口部３６ｃ内に、開口部３６ｃを埋め込み、第３層配線Ｍ３と電気的に接続されたプラグ３７ｃを形成する。
【0205】
次に、図３２に示すように、開口部３６ａを形成する（ステップＳ３８）。このステップＳ３８では、第３層間絶縁膜３５を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすなわち加工し、第３層間絶縁膜３５を貫通して下部電極ＢＥ１に達する開口部３６ａを形成する。
【0206】
次に、図３３に示すように、容量膜ＣＩＦ１（図３５参照）となる絶縁膜３８および導体膜ＰＦ１（図３５参照）となる導体膜３９を成膜する（ステップＳ３９）。このステップＳ３９では、開口部３６ａの底部に露出した下部電極ＢＥ１上、開口部３６ａの側壁、および、第３層間絶縁膜３５上に、容量膜ＣＩＦ１となる絶縁膜３８、および、導体膜ＰＦ１となる導体膜３９を、順次成膜する。このステップＳ３９の工程は、開口部３６ａの側壁および第３層間絶縁膜３５上に絶縁膜３８および導体膜３９を成膜する点を除き、実施の形態１におけるステップＳ１３の工程と同様の工程とすることができる。
【0207】
本実施の形態２では、ステップＳ３９において、導体膜３９を、第３層配線Ｍ３よりも上層に形成することになる。これにより、導体膜３９からなる導体膜ＰＦ１と第３層配線Ｍ３とを異なる高さ位置に形成することができるので、配線レイアウトの自由度を向上させ、半導体装置の面積を小さくすることができる。
【0208】
次に、図３４に示すように、レジストマスクＲＭ４を形成する（ステップＳ４０）。このステップＳ４０では、フォトリソグラフィ技術を用い、導体膜３９上に塗布したフォトレジスト膜を露光し、現像することで、導体膜３９のうち導体膜ＰＦ１（図３５参照）となる部分が覆われるように、フォトレジスト膜を残す。すなわち、フォトレジスト膜のうち、導体膜ＰＦ１および容量膜ＣＩＦ１が形成される領域における部分を残し、レジストマスクＲＭ４を形成する。
【0209】
次に、図３５に示すように、導体膜ＰＦ１および容量膜ＣＩＦ１を形成する（ステップＳ４１）。このステップＳ４１では、レジストマスクＲＭ４をマスクとしてドライエッチング技術を用い、導体膜３９および絶縁膜３８をパターニングすなわち加工した後、レジストマスクＲＭ４を除去する。
【0210】
これにより、開口部３６ａの底部に露出した下部電極ＢＥ１上に、絶縁膜３８からなる容量膜ＣＩＦ１が形成され、容量膜ＣＩＦ１上に、導体膜３９からなる導体膜ＰＦ１が形成される。このとき、下部電極ＢＥ１と容量膜ＣＩＦ１と導体膜ＰＦ１とにより、容量素子としてのＭＩＭキャパシタＭＣ１が形成される。
【0211】
本実施の形態２の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、ステップＳ３９において成膜される絶縁膜３８の膜厚ＦＴ１（図３参照）に対し、ステップＳ３２において成膜される積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％以下である。これにより、実施の形態１において図２２を用いて前述したように、良品率が９０％以上となる製品を製造することができる。
【0212】
また、好適には、本実施の形態２の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、ステップＳ３２において、Ａｌを主成分とする合金膜すなわちＡｌ合金膜からなる主導体膜３２の成膜速度が、１０００ｎｍ／分以上である。このとき、実施の形態１において図２３を用いて前述したように、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0213】
さらに好適には、本実施の形態２の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、ステップＳ３２において成膜される主導体膜３２における（１１１）面のＸ線回折強度を主導体膜３２の膜厚で除した値が、２００ｃｐｓ／ｎｍ以上である。このとき、実施の形態１において図２３を用いて前述したように、積層膜３４の上面３４ａにおける表面粗さＲＭＳが２５Å以下となり、絶縁膜３８の膜厚ＦＴ１に対する、積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率を１４％以下にすることができる。
【0214】
次に、図３６に示すように、上部電極ＴＥ１（図２４参照）および第４層配線Ｍ４（図２４参照）となる積層膜４４を成膜する（ステップＳ４２）。このステップＳ４２では、導体膜ＰＦ１上、プラグ３７ｂ、３７ｃ上および第３層間絶縁膜３５上に、下から順に、バリア導体膜４１、主導体膜４２およびバリア導体膜４３からなる積層膜４４を成膜する。このステップＳ４２の工程は、導体膜ＰＦ１上に積層膜４４を成膜する点を除き、実施の形態１におけるステップＳ２１の工程と同様の工程とすることができる。また、積層膜４４の膜厚は、積層膜４４が開口部３６ａ内を埋め込むような膜厚とすることができる。
【0215】
次に、図３７に示すように、レジストマスクＲＭ５を形成する（ステップＳ４３）。このステップＳ４３では、フォトリソグラフィ技術を用い、積層膜４４上に塗布したフォトレジスト膜を露光し、現像することで、フォトレジスト膜のうち、上部電極ＴＥ１および第３層配線Ｍ３が形成される領域における部分を残し、レジストマスクＲＭ５を形成する。
【0216】
その後、レジストマスクＲＭ５をマスクとしてドライエッチング技術を用い、バリア導体膜４３、主導体膜４２およびバリア導体膜４１をパターニングすなわち加工した後、レジストマスクＲＭ５を除去する。これにより、積層膜４４からなり、導体膜ＰＦ１と電気的に接続された上部電極ＴＥ１が形成され、積層膜４４からなり、プラグ３７ｂ、３７ｃと電気的に接続された第４層配線Ｍ４が形成される。ここまでの工程により、図２４に示した半導体装置が製造される。
【0217】
＜本実施の形態の主要な特徴と効果＞本実施の形態２でも、実施の形態１と同様に、容量膜ＣＩＦ１となる絶縁膜３８の膜厚ＦＴ１に対する、下部電極ＢＥ１となる積層膜３４の上面３４ａにおける表面粗さＲＭＳの比率が、１４％以下である。絶縁膜３８の膜厚ＦＴ１に対する積層膜３４の表面粗さの比率が１４％以下であることにより、下部電極ＢＥ１の表面粗さを低減することができ、ＭＩＭキャパシタの耐圧値の低下を抑制し、耐圧値のばらつきを抑制することができる。その結果、ＭＩＭキャパシタの良品率を９０％以上にすることができる。
【0218】
また、本実施の形態２でも、実施の形態１と同様に、好適には、主導体膜３２の成膜速度は、１０００ｎｍ／分以上である。これにより、主導体膜３２の膜厚が厚くなっても、主導体膜３２の（１１１）配向性を向上させることで、積層膜３４からなる下部電極ＢＥ１の表面粗さを低減することができ、耐圧値の低下をさらに抑制し、耐圧値のばらつきをさらに抑制することができる。
【0219】
さらに、本実施の形態２でも、実施の形態１と同様に、下部電極ＢＥ１となる積層膜３４の表面が粗面化されていない。そのため、容量膜ＣＩＦ１となる絶縁膜３８を成膜する際に、例えばＡＬＤ法など、段差被覆性に優れた成膜方法を用いる必要がなく、製造コストが増大することを防止または抑制することができる。
【0220】
実施の形態１では、絶縁膜３８のうち容量膜ＣＩＦ１の端部となる部分が、下部電極ＢＥ１と接している。そのため、絶縁膜３８の膜厚ＦＴ１が薄くなると、導体膜３９をエッチングする際に、オーバーエッチングにより絶縁膜３８および積層膜３４がエッチングされるおそれがある。したがって、積層膜３４中のＴｉまたはＡｌなどの金属が容量膜ＣＩＦ１の側面に付着し、導体膜ＰＦ１と下部電極ＢＥ１とが電気的に短絡するおそれがある。
【0221】
一方、本実施の形態２では、絶縁膜３８のうち容量膜ＣＩＦ１の端部となる部分が、第３層間絶縁膜３５上にあり、下部電極ＢＥ１と接していない。そのため、絶縁膜３８の膜厚ＦＴ１が薄くなっても、導体膜３９および絶縁膜３８をエッチングする際に、オーバーエッチングにより下部電極ＢＥ１がエッチングされることを防止することができる。したがって、導体膜ＰＦ１と下部電極ＢＥ１とが電気的に短絡することを防止することができる。
【0222】
実施の形態１では、積層膜３４をエッチングして下部電極ＢＥ１を形成する際に、積層膜３４とともに絶縁膜３８をエッチングする。積層膜３４と絶縁膜３８とでは、エッチング条件が異なるため、エッチング条件を容易に最適化することができず、積層膜３４を容易に微細加工することができない。
【0223】
一方、本実施の形態２では、積層膜３４をエッチングして下部電極ＢＥ１を形成する際に、積層膜３４とともに絶縁膜３８をエッチングすることがない。そのため、エッチング条件を容易に最適化することができ、積層膜３４を容易に微細加工することができる。
【0224】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0225】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【0226】
１１、２１、３１、４１、５１ バリア導体膜１２、２２、３２、４２、５２ 主導体膜
１３、２３、３３、４３、５３ バリア導体膜
１４、２４、３４、４４、５４ 積層膜
１５ 第１層間絶縁膜
１６、２６、３６ａ〜３６ｃ、４６ａ〜４６ｃ 開口部
１７、２７、３７ａ〜３７ｃ、４７ａ〜４７ｃ プラグ
２５ 第２層間絶縁膜
３１ａ、３１ｂ、３３ａ、３３ｂ 膜
３４ａ 上面
３５ 第３層間絶縁膜
３８ 絶縁膜
３９ 導体膜
４５ 第４層間絶縁膜
６１ レーザ光
６２ 正反射光
６３ 散乱光
６４ 検出器
ＡＲ１、ＡＲ２ 領域
ＢＥ１、ＢＥ２ 下部電極
ＣＨ 開口部
ＣＩＦ１、ＣＩＦ２ 容量膜
ＦＴ１ 膜厚
ＩＦ 絶縁膜
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５ 第５層配線
ＭＣ１、ＭＣ２ ＭＩＭキャパシタ
ＰＦ１、ＰＦ２ 導体膜
ＰＧ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＲＭ１〜ＲＭ５ レジストマスク
ＳＢ 半導体基板
ＴＥ１ 上部電極