特許 6108330 炭化珪素半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6108330

(24)【登録日】2017年3月17日

(45)【発行日】2017年4月5日

(54)【発明の名称】炭化珪素半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/12 20060101AFI20170327BHJP

   H01L 29/78 20060101ALI20170327BHJP

   H01L 21/336 20060101ALI20170327BHJP

【ＦＩ】

   H01L29/78 652T

   H01L29/78 652E

   H01L29/78 652C

   H01L29/78 658E

【請求項の数】1

【全頁数】8

(21)【出願番号】特願2011-246096(P2011-246096)

(22)【出願日】2011年11月10日

(65)【公開番号】特開2013-102106(P2013-102106A)

(43)【公開日】2013年5月23日

【審査請求日】2014年11月7日

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】俵 武志

(72)【発明者】

【氏名】原田 信介

【審査官】 早川 朋一

(56)【参考文献】

【文献】 特開２０１０−０４０６５２（ＪＰ，Ａ）

【文献】 特開２００８−０５３３４３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００５９００３（ＵＳ，Ａ１）

【文献】 国際公開第２００４／０３６６５５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／２０５

(57)【特許請求の範囲】

【請求項1】

炭化珪素半導体装置であって、
炭化珪素基板と、
前記炭化珪素基板上に形成された第１の炭化珪素エピタキシャル層と、
前記第１の炭化珪素エピタキシャル層に選択的に形成された第１のベース領域と、
前記第１の炭化珪素エピタキシャル層および前記第１のベース領域の上に形成された、炭素の原子空孔が導入されたＭＯＳＦＥＴのチャネル領域となる第２の炭化珪素エピタキシャル層と、
前記第２の炭化珪素エピタキシャル層に選択的に形成されたソース領域と、
前記第２の炭化珪素エピタキシャル層を貫通して、前記第１の炭化珪素エピタキシャル層および前記第１のベース領域に接する第２のベース領域と、
前記第２の炭化珪素エピタキシャル層、前記ソース領域および前記第２のベース領域に接するように形成されたゲート絶縁膜と、
を有し、
前記第２の炭化珪素エピタキシャル層の炭素の原子空孔に起因するトラップ準位密度が５×１０¹³ｃｍ^-3以上１×１０¹⁴ｃｍ^-3以下であることを特徴とする炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素半導体からなるＭＯＳＦＥＴの低抵抗化を実現する炭化珪素半導体装置の製造方法、及び該製造方法で製造された炭化珪素半導体装置に関する。

【背景技術】

【0002】

炭化珪素（以下ＳｉＣ）を材料に用いた半導体は、シリコン（以下Ｓｉ）の次の世代の半導体素子として期待されている。ＳｉＣ半導体は、Ｓｉを材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減できること、また、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく、絶縁破壊電界強度がＳｉより１桁近く大きいという材料自体の特性による。

【0003】

ＳｉＣデバイスとしては、現在までに、ショットキーバリアダイオード、プレーナー型縦型ＭＯＳＦＥＴが製品化されている。

【0004】

ＳｉＣのＭＯＳＦＥＴでは、高耐圧で低いオン抵抗が期待されるものの、現在実現できていない。ＳｉＣ−ＭＯＳＦＥＴに関して、例えば特許文献１〜５がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開２００４−０３６６５５

【特許文献2】特開２００３−８６７９２号公報

【特許文献3】特表２００４−５１１１０１号公報

【特許文献4】特開平１１−１２１７４８号公報

【特許文献5】特開平１１−２５１５９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ＳｉＣ−ＭＯＳＦＥＴは、主としてチャネル移動度が低いため、チャネル抵抗が高く、期待される低いオン抵抗が得られていない。その理由は、次のように考えられる。第一には、ＳｉＣは不純物の拡散係数が小さいため、チャネル領域をイオン注入で作らざるを得ず、イオン注入によって誘起される結晶欠陥や、活性化しない格子間の不純物が、チャネル移動度を下げている。第二には、ＳｉＣでは、酸化の際に、炭素が酸化膜／ＳｉＣ界面に残留してしまい、その残留炭素が界面準位を増大させ、チャネル移動度を低下させている。

【0007】

第一の問題については、チャネル領域をエピタキシャル成長で作成したＭＯＳＦＥＴが知られている（特許文献１参照）。第二の問題については、ゲート酸化後に水素やＮ₂Ｏ雰囲気のアニール（ＰＯＡ：Ｐｏｓｔ−Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を行って、残留炭素による界面準位をパッシベートする技術が知られている（特許文献２、３参照）。

【0008】

一方、残留炭素の発生を抑える方法がある。例えば、ＳｉＣ上にＳｉチャネル層を形成し、その表面にゲート酸化膜を形成する方法（特許文献４参照）、Ｓｉ原子でＳｉＣ表面をパッシベートしてからその上にＬＴＯ膜（Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ膜）を堆積し、熱処理してＳｉのみ酸化する方法（特許文献５参照）が提案されている。しかし前者は、Ｓｉを用いているため、Ｓｉの部分で絶縁破壊電界強度が低くなりＳｉＣの利点が失われるという問題がある。また後者はパッシベートした表面Ｓｉ層のみ酸化する必要があるため、熱処理温度を低く抑える必要があり、酸化膜の品質が低下して耐圧が低くなるという問題がある。

【0009】

本発明は、これらの問題を解決しようとするものであり、ＳｉＣ−ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴのチャネル移動度を上昇させることを目的とするものである。また、本発明は、酸化時の残留炭素を低減し、ＭＯＳＦＥＴのチャネル移動度を上昇させるための手法を提供することを目的とするものである。

【課題を解決するための手段】

【0010】

本発明は、ＳｉＣ−ＭＯＳＦＥＴのチャネル層を形成する際に炭素の原子空孔（炭素空孔ともいう）を意図的に導入するものである。ここで炭素の原子空孔とはエピタキシャル膜を構成するＳｉＣの単結晶の格子点で炭素原子のあるべき位置に炭素原子が存在しないことをいう。

【0011】

本発明のＳｉＣ−ＭＯＳＦＥＴの構造及びその製造方法を、図１及び図２を参照して説明する。図１はＭＯＳＦＥＴの製造工程途中の断面図である。図２はＭＯＳＦＥＴの断面図である。ｎ＋型ＳｉＣ基板１の上にｎ−型エピタキシャル層２を形成する。その後、ｎ−型エピタキシャル層２の上に酸化膜のマスクを形成し、Ａｌを選択的にイオン注入してｐ＋型ベース領域３を形成し、酸化膜を除去する。その上にチャネル領域としてｐ−型エピタキシャル層４を成長させる。該エピタキシャル層４の成長において、本発明では、エピタキシャル成長条件を調整し、ｐ−型エピタキシャル層４中に炭素空孔を導入する（図１参照）。

【0012】

その後、酸化膜マスクの形成とイオン注入により、ｎ＋型ソース領域５、ｐ＋型コンタクト領域（図示せず）、低濃度ｎ−型ベース領域６を形成する。続いて、活性化熱処理を行い、注入イオンを活性化させる。その後、ゲート絶縁膜７を形成し、続いてゲート電極８、層間絶縁膜９、ソース電極１０を形成するとともに、ｎ＋型ＳｉＣ基板１の裏面にドレイン電極１１の形成を行うことにより、ＭＯＳＦＥＴを作製する（図２参照）。

【0013】

本発明は、ＳｉＣ−ＭＯＳＦＥＴにおいて、チャネル層を形成する際に炭素空孔を意図的に導入することにより、ＳｉＣ層中から予め炭素を除いておくことができ、酸化した際に、酸化膜／ＳｉＣ界面の残留炭素を減らすことができる。しかも、チャネル層表面だけでなく、チャネル層全体に渡って炭素空孔が存在するため、酸化によって酸化膜／ＳｉＣ界面がチャネル層表面から内部に移動しても、効果が得られる。

【0014】

本発明の製造方法は、従来提案されてきた水素やＮ₂Ｏ雰囲気のＰＯＡによる界面準位をパッシベートしてチャネル移動度を向上させる方法と組み合わせて用いることで、さらにチャネル移動度を上昇させることが可能である。

【0015】

炭素空孔を導入するには、チャネル領域のエピタキシャル成長時に、Ｓｉ種を含むガスとＣ種を含むガスの流量比率（以下、Ｃ／Ｓｉ比）を、低いＣ／Ｓｉ比に制御してエピタキシャル成長させることで実現することができる。ただし、Ｃ／Ｓｉ比を下げていくにつれて成長速度が低下するため、プロセス効率に影響しない程度の成長速度３μｍ／ｈ以上に抑える必要がある。

【0016】

導入された炭素空孔を確認する方法としては、チャネル層がｎ型エピタキシャル層の場合についてはＺ_1/2、ｐ型エピタキシャル層の場合についてはＨＫ４に代表される炭素空孔に起因したトラップ準位密度を、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法で評価する方法がある。Ｚ_1/2派伝導帯から０.６５ｅＶの位置にある電子トラップ準位、ＨＫ４は価電子帯から１.４４ｅＶの位置にあるホールトラップ準位である。

【0017】

トラップ準位密度は、平均的なエピタキシャル層では２×１０¹³ｃｍ^-3以下であるが、本発明のように意図的に炭素空孔を導入した場合、概ね５×１０¹³ｃｍ^-3以上の高い密度となる。またトラップ準位密度が高すぎると結晶の不完全性により素子のリーク電流が大きくなるため、１×１０¹⁴ｃｍ^-3以下に抑えるのが良い。炭素空孔に起因するトラップ準位密度はＣ／Ｓｉ比と負の相関を持つので、Ｃ／Ｓｉ比を調整することでトラップ準位密度を所定値以下に抑えることができる。

【0018】

本発明は、前記目的を達成するために、以下の特徴を有するものである。本発明は、チャネル層をエピタキシャル成長により形成し、成長の際にＣ／Ｓｉ比を意図的に小さく制御することにより、エピタキシャル膜中に炭素空孔を多数導入することを特徴とする。

【0019】

本発明は、炭化半珪素半導体装置において、ＭＯＳＦＥＴのチャネル領域となる炭化珪素エピタキシャル膜に炭素の原子空孔が導入されて、炭素の原子空孔に起因するトラップ準位密度が５×１０¹³ｃｍ^-3以上１×１０¹⁴ｃｍ^-3以下であることを特徴とする。本発明は、炭化珪素半導体装置の製造方法において、ＭＯＳＦＥＴのチャネル領域となる炭化珪素エピタキシャル膜を作成する際に、炭素の原子空孔を導入する工程を有し、炭素の原子空孔に起因するトラップ準位密度が５×１０¹³ｃｍ^-3以上１×１０¹⁴ｃｍ^-3以下とすることを特徴とする。本発明の炭素の原子空孔を導入する工程は、Ｓｉ種を含むガスとＣ種を含むガスの流量比率を、Ｃ／Ｓｉ比が０.４以上０.８以下となるように制御して、前記炭化珪素エピタキシャル膜をエピタキシャル成長させることが望ましい。

【発明の効果】

【0020】

本発明の装置は、ＳｉＣ−ＭＯＳＦＥＴのチャネル領域のエピタキシャル成長時に低いＣ／Ｓｉ比で成長させることで、炭素空孔をエピタキシャル膜に導入することができ、ＭＯＳＦＥＴとして、高いチャネル移動度を得ることができ、素子を低抵抗化することができる。

【0021】

本発明によれば、炭素の原子空孔が炭化珪素エピタキシャル層に導入され、Ｃ／Ｓｉ比が０.４以上０.８以下の範囲で、トラップ準位密度が５×１０¹³ｃｍ^-3以上の高い密度が得られる。また、本発明において、トラップ準位密度は、１×１０¹⁴ｃｍ^-3以下に抑えるので、結晶の不完全性による素子のリーク電流が増大することはない。

【0022】

本発明によれば、Ｃ／Ｓｉ比を０.４以上０.８以下の範囲となるよう制御してエピタキシャル成長させることにより、成膜速度を３μｍ／ｈ以上に維持しつつ、従来のＣ／Ｓｉ比１.４と比べて界面準位密度を低減することができ、その結果チャンネル移動度を向上させることができる。

【図面の簡単な説明】

【0023】

【図1】本発明の実施例１の製造方法を示す図。

【図2】本発明及び従来のＳｉＣ−ＭＯＳＦＥＴを示す概略図。

【図3】Ｃ／Ｓｉ比と界面準位密度及び成膜速度の関係を示す図。

【発明を実施するための形態】

【0024】

本発明の、ＳｉＣ−ＭＯＳＦＥＴのチャネル層を形成する際に炭素の原子空孔を意図的に導入する方法及び該方法により製造されたＳｉＣ−ＭＯＳＦＥＴについて、以下詳細に説明する。

【0025】

（実施の形態１）
本実施の形態は、炭化珪素エピタキシャル膜をエピタキシャル成長させる工程で、炭素空孔を意図的に導入する方法である。

【0026】

まず予備実験として、エピタキシャル層を成膜する際の反応ガスのＣ／Ｓｉ比が異なる複数の場合について、作成されたエピタキシャル層を調べた。エピタキシャル成長炉内に４Ｈ−ＳｉＣ（０００−１）面４°オフのｎ＋型ＳｉＣ基板を設置し、温度１６７０℃、圧力１００００Ｐａに保持しつつ、キャリアガスとして水素１００ｓｌｍ、反応ガスとしてモノシラン５０ｓｃｃｍ及びプロパン２３．３〜６．７ｓｃｃｍ（Ｃ／Ｓｉ比で１.４〜０.４に相当する。）、ドーパントガスとして窒素０.１ｓｃｃｍを流して、およそ５μｍ厚さ、ドーピング濃度１×１０¹⁶ｃｍ^-3のｎ−型エピタキシャル層を成膜した。その後、Ｗｅｔ酸化により酸化膜を５０ｎｍ形成し、その上にＡｌ電極を付けてパターンニングし、酸化膜評価用テストデバイスを作成し、容量−電圧（Ｃ−Ｖ）法測定によりＳｉＣと酸化膜界面の界面準位密度を評価した。

【0027】

評価の結果を図３に示す。図３は、Ｃ／Ｓｉ比と、界面準位密度及び成膜速度の関係を示す図である。ＳｉＣと酸化膜界面の界面準位密度を半導体エネルギーバンドの伝導帯端（Ｃ−Ｖ法の評価条件である。）から０.１−０.２ｅＶの深さで比較した結果、Ｃ／Ｓｉ比を０.８以下に下げていくと界面準位密度が低減していくことが分かった。また成膜速度について調べたところ、Ｃ／Ｓｉ比を下げるにつれて徐々に低下し、Ｃ／Ｓｉ比を０.４に下げると成膜速度が３μｍ／ｈに低下することが分かった。

【0028】

次に本実施の形態について、図１及び２を参照して以下説明する。図１は、ＳｉＣ−ＭＯＳＦＥＴの、エピタキシャル膜の成長工程を示す図であり、図２は、ＳｉＣ−ＭＯＳＦＥＴ素子の断面構造を示す図である。本実施の形態の例として、１.２ｋＶ耐圧のプレーナー型縦型ＭＯＳＦＥＴを試作した。まず４Ｈ−ＳｉＣ（０００−１）面４°オフのｎ＋型ＳｉＣ基板１の上に窒素を１×１０¹⁶ｃｍ^-3にドープした、１０μｍの厚さのｎ−型エピタキシャル層２をＣ／Ｓｉ比１.３で成膜した。続いて、その上に酸化膜のマスクを形成し、Ａｌを選択的にイオン注入し、ｐ＋型ベース領域３を形成し、酸化膜を除去した。その上にチャネル領域として０.５μｍの厚さのｐ−型エピタキシャル層４を成長させた。ｐ−型エピタキシャル層４は、Ｃ／Ｓｉ比が０.６となるようなＣ₃Ｈ₈／ＳｉＨ₄ガス流量比でエピタキシャル成長させることで形成した。この際の断面図が図１である。

【0029】

その後、酸化膜マスクの形成と燐イオン注入によりｎ＋型ソース領域５、アルミニウムイオン注入によりｐ＋型コンタクト領域（図示せず）、窒素イオン注入により低濃度ｎ−型ベース領域６を形成した。続いて、活性化熱処理を行い、注入イオンを活性化させた。その後、ゲート酸化膜７を水蒸気雰囲気中でＷｅｔ酸化により形成した。続いて、ポリシリコンによるゲート電極８、堆積酸化膜による層間絶縁膜９、ニッケルによるソース電極１０および、ドレイン電極１１の形成を行い、ＭＯＳＦＥＴ１を作製した。

【0030】

比較のため、従来の条件であるＣ／Ｓｉ比が１.４となるようなＣ₃Ｈ₈／ＳｉＨ₄ガス流量比で、ｐ型エピタキシャル層（ｐ−型エピタキシャル層４）を成長させたＭＯＳＦＥＴ（比較例）を作成した。ｐ型エピタキシャル層の成長以外のプロセスはＭＯＳＦＥＴ１と同様である。なお、ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ（比較例）の断面構造は図２と同様である。

【0031】

試作したＭＯＳＦＥＴ１、ＭＯＳＦＥＴ（比較例）について、チャネル実効移動度を比較したところ、従来のｐ型エピタキシャル層形成条件で作成したＭＯＳＦＥＴ（比較例）が１５ｃｍ²／Ｖｓであったのに対し、本実施の形態のエピタキシャル層形成条件でチャネル層を形成して作成したＭＯＳＦＥＴ１では、２５ｃｍ²／Ｖｓに向上した。本実施の形態の方法を用いて、従来よりもチャネル移動度を向上させた低抵抗なＭＯＳＦＥＴを作成することができた。

【0032】

本実施の形態１では、反応ガスとしてモノシランとプロパンを用いたが、塩化水素を添加した場合も、Ｃ／Ｓｉ比が０.４〜０.８の範囲で炭素空孔を導入する効果があった。塩化水素（ＨＣｌガス）により、ＳｉＨ₄の分解が促進され、成膜速度が向上する。

【0033】

また、実施の形態１におけるモノシランの代わりに、ジクロロシラン、トリクロロシラン、四塩化ケイ素のいずれかを用いた場合にも、Ｃ／Ｓｉ比が０.４〜０.８の範囲で炭素空孔を導入する効果があった。

【0034】

なお、上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。

【符号の説明】

【0035】

１ ｎ＋型ＳｉＣ基板
２ ｎ−型エピタキシャル層
３ ｐ＋型ベース領域
４ ｐ−型エピタキシャル層
５ ｎ＋型ソース領域
６ 低濃度ｎ−ベース領域
７ ゲート酸化膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ ドレイン電極

【図1】

【図2】

【図3】