特許 6118094 画素周辺記録型撮像素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6118094

(24)【登録日】2017年3月31日

(45)【発行日】2017年4月19日

(54)【発明の名称】画素周辺記録型撮像素子

(51)【国際特許分類】

   H04N 5/378 20110101AFI20170410BHJP

   H04N 5/365 20110101ALI20170410BHJP

   H04N 5/374 20110101ALI20170410BHJP

   H01L 27/148 20060101ALI20170410BHJP

【ＦＩ】

   H04N5/335 780

   H04N5/335 650

   H04N5/335 740

   H01L27/14 B

【請求項の数】4

【全頁数】17

(21)【出願番号】特願2012-271097(P2012-271097)

(22)【出願日】2012年12月12日

(65)【公開番号】特開2014-116879(P2014-116879A)

(43)【公開日】2014年6月26日

【審査請求日】2015年11月2日

【権利譲渡・実施許諾】特許権者において、実施許諾の用意がある。

(73)【特許権者】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100072604

【弁理士】

【氏名又は名称】有我 軍一郎

(72)【発明者】

【氏名】新井 俊希

【審査官】 鈴木 明

(56)【参考文献】

【文献】 特開２０１１−２３９２７８（ＪＰ，Ａ）

【文献】 特開２００２−３１９６６７（ＪＰ，Ａ）

【文献】 特開２００９−０４９１４６（ＪＰ，Ａ）

【文献】 特開２００４−２３５６２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３０−５／３７８

Ｈ０１Ｌ ２７／１４−２７／１４８

(57)【特許請求の範囲】

【請求項1】

Ｘ方向およびＹ方向にマトリクスに配置された複数の受光素子、各受光素子に直結され、受光信号を記録する複数のメモリおよび前記メモリに記録された受光信号を読み出す読み出し回路を含む画素領域を有し、撮像時の動作が外部駆動回路から供給される駆動信号により制御される画素周辺記録型の撮像素子であって、
前記画素領域をＸ方向もしくはＹ方向またはＸ方向およびＹ方向に分割した副画素領域ごとにＹ方向の一端部に前記駆動信号を入力するためのボンディングパッドを有し、
前記ボンディングパッドから前記副画素領域内に含まれる前記複数の受光素子、前記複数のメモリおよび前記読み出し回路に前記駆動信号を供給するための配線である駆動信号配線の前記ボンディングパッドから前記副画素領域のＹ方向他端の前記複数の受光素子、前記複数のメモリおよび前記読み出し回路までの長さが等しい撮像素子。

【請求項2】

前記駆動信号を前記複数の受光素子、前記複数のメモリおよび前記読み出し回路に供給するために前記駆動信号の数と同本数の駆動電極であって、それぞれが前記副画素領域のＸ方向全幅に延伸し、前記ボンディングパッドと前記副画素領域の間に並列配置される駆動信号電極を有し、
前記駆動信号配線が、前記ボンディングパッドと前記駆動信号電極とを接続する周囲配線と、前記駆動信号電極と前記複数の受光素子、前記複数のメモリおよび前記読み出し回路とを接続する内部配線とからなる請求項１に記載の撮像素子。

【請求項3】

前記ボンディングパッドと前記駆動信号電極とが複数の周囲配線によって接続される請求項２に記載の撮像素子。

【請求項4】

前記撮像素子が、半導体基板の裏面に前記受光素子が形成され、前記半導体基板の表面に前記メモリおよび前記読み出し回路が形成され、前記表面に少なくとも１層の配線層が積層される裏面照射型である請求項１から請求項３のいずれか一項に記載の撮像素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画素周辺記録型撮像素子に関する。

【背景技術】

【0002】

高速度撮影に使用される高速度撮像素子として、従来、最高撮影速度が１００万枚／秒の超高速度撮影が可能な斜行直線ＣＣＤメモリを持つ画素周辺記録型撮像素子が知られている（例えば、特許文献１参照）。

【0003】

また、より高速度撮影の可能な従来の画素周辺記録型撮像素子として、配線面積を小さくし、素子の高集積化を図るため、稲妻バスラインと称されるジグザグ形状の配線構造を持つものが知られている（例えば、特許文献２参照）。

【0004】

また、分割駆動と配線抵抗の低減により、最高撮影速度が２００万枚／秒の画素周辺記録型撮像素子が知られている（例えば、特許文献３参照）。この画素周辺記録型撮像素子では、画素部を４分割駆動とし、画素配線抵抗をこれまでの２分の１に低減している。

【0005】

図１２に、特許文献３に記載されている画素周辺記録型撮像素子の画素領域４００の一部の周囲の配線構成を模式化した図を示す。図１２に示す画素領域４００は、撮像素子全体の画素領域を４ブロックに分割したものの１ブロックである。画素領域４００の副画素領域は、Ｘ方向に８０画素が並べられており、Ｙ方向に４１０画素が並べられている。なお、明細書を通じて、Ｘ方向およびＹ方向は、直交座標の座標軸を意味するものとする。

【0006】

図１２に示す画素領域４００の一部の副画素領域の周囲の配線構成は、入力電極部５００の入力電極５１０〜５８０の電極パッド部分と出力電極７１０〜７８０とが接続された構成になっている。なお、出力電極７１０〜７８０は、画素領域４００のＹ方向端部に対向する位置に配置されているドライバ回路１２０ａのパッケージ７００に設けられている。

【0007】

出力電極７１０〜７８０は、ドライバ回路１２０ａの図示しないパルス生成部から出力される８種類の駆動系信号、つまり、露光パルスφＰＧ１，φＰＧ２、蓄積転送パルスφＭ１，φＭ２，φＭ３，φＭ４、および垂直転送パルスφＶ２，φＶ４を出力する電極である。

【0008】

入力電極部５００の入力電極５１０〜５８０は、例えばアルミニウム膜で形成されており、それぞれ、略矩形の電極パッド部分と、電極パッド部分から略Ｘ方向に延びた狭いアルミ配線部分とからなる。

【0009】

入力電極５１０〜５８０の電極パッド部分は、Ｘ方向において互いに隣接し、各電極パッド部分は、Ｙ方向において隣接する入力電極のアルミ配線部分と近接している。なお、入力電極５１０〜５８０の組は、隣接する副画素領域の入力電極と電気的に切断されていて、各副画素領域はそれぞれ別個のドライバ回路により駆動されている。

【0010】

入力電極５１０〜５８０の電極パッド部分と、出力電極７１０〜７８０とは、それぞれ、ボンディングワイヤ６１０〜６８０によって電気的に接続されている。

【0011】

また、入力電極５１０〜５８０と、画素領域４００内の各画素電極との間は、後述する通り、画素のＹ方向列ごとにタングステン配線５１０ａ〜５８０ａ、タングステン配線５１０ｂ〜５８０ｂ（以下、単に、「配線５１０ａ〜５８０ａ、配線５１０ｂ〜５８０ｂ」という）等によって電気的に接続されている。

【0012】

図１３に、８種類の駆動系配線の出力電極７１０〜７８０のうちの露光パルスφＰＧ１，φＰＧ２の駆動系配線の出力電極７１０，７２０に関する周囲配線構成部の模式図を示す。

【0013】

出力電極７１０，７２０と入力電極５１０，５２０とは、それぞれ、ボンディングワイヤ６１０，６２０によって電気的に接続されている。入力電極５１０，５２０から画素領域４００の副画素領域内のＹ方向の各画素列の各画素電極までは配線５１０ａ〜５８０ａ等によって電気的に接続されている。

【0014】

電極パッド部を含む入力電極５１０，５２０等による配線を周囲配線と称し、入力電極５１０，５２０等から画素領域４００の副画素領域内のＹ方向の各画素列の各画素電極まで接続されている配線５１０ａ〜５８０ａ等を内部配線と称する。また、画素間の配線抵抗を画素配線抵抗と称す。

【0015】

図１４は、図１３におけるＡ−Ａ線断面の構成を模式化した断面図を示す。図１４に示すように、半導体基板２５上に絶縁膜２４が形成されており、絶縁膜２４中に複数の内部配線５１０ａ，５２０ａ，５１０ｂ，５２０ｂおよび入力電極５３０の周囲配線が配置されている。内部配線５１０ａ，５２０ａ，５１０ｂ，５２０ｂと周囲配線の入力電極５３０とは配線のレイヤが異なるので、それらは、図示しないコンタクトホールで接続した部分で導通している。なお、図の簡略化および明瞭化のために、図１４では、半導体基板２５、絶縁膜２４、配線５１０ａ等および入力電極５３０の断面の表示は省略している。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開２００１−３４５４４１号公報

【特許文献2】特開２００９−４９１４６号公報

【特許文献3】特開２０１１−２３９２７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

図１３に示すように、出力電極７１０はボンディングワイヤ６１０を経由して入力電極５１０の電極パッド部分に接続されている。この電極パッド部分から、Ｘ方向およびＹ方向にそれぞれ１０画素および４１０画素配置された画素列の各列の各画素に、駆動信号の１相分（φＰＧ１）の配線５１０ａが接続されている。

【0018】

また、図１３に示すように、電極パッド部分からＸ方向に延びた狭い配線部分からは、配線５１０ａが接続されている画素列に隣接する画素列の各列の各画素に、駆動信号の１相分（φＰＧ１）の配線５１０ｂが接続されている。この隣接する画素列は、Ｘ方向およびＹ方向にそれぞれ１０画素および４１０画素配置された画素列である。

【0019】

図１３に示すように、各配線５１０ａは、電極パッド部分の画素領域４００に近い側の端面に接続されている。したがって、入力電極５１０の電極パッド部分の下側の端面は、Ｘ方向右側に行くにつれて、左側の端面よりも画素領域４００側に近づいている。

【0020】

また、図１２から分かるように、電極パッド部分からＸ方向に延びた狭い配線部分の下側の端面は、電極パッド部分の下側の端面のＸ方向右端から上方に移行した位置から、右側に行くにつれて、その移行した位置よりも画素領域４００側に近づいている。

【0021】

このように、電極パッド部分および狭い配線部分の下側端面の位置は、Ｘ方向右側に行くにつれて、画素領域４００側に近づいている。

【0022】

このため、この電極パッド部分の下側の端面の左側の画素列の配線５１０ａの長さは、その端面の右側の画素列の配線５１０ａの長さよりも徐々に短くなっている。

【0023】

また、電極パッド部分からＸ方向に延びた狭い配線部分の下側の端面に接続された配線５１０ｂのうち右側の配線５１０ｂの長さは、その左側の配線５１０ｂの長さよりも徐々に短くなっている。

【0024】

一方、出力電極７１０と入力電極５１０の電極パッド部分とは、１本のボンディングワイヤ６１０によって接続されており、また、電極パッド部分および電極パッド部分から延びた配線部分は電流通過量に対し十分な断面積を有する。このため、出力電極７１０から各配線５１０ａ、５１０ｂまでの電気的抵抗値はほぼ同一である。

【0025】

したがって、入力電極５１０から画素領域４００の副画素領域内の各画素列の各画素電極までの配線の抵抗値の相違は、各配線５１０ａ、５１０ｂの長さの相違で決まることになる。すなわち、各配線５１０ａ、５１０ｂの長さが大であると、ボンディングワイヤ６１０から画素領域４００の副画素領域内の各画素列の各画素電極までの配線の抵抗値は大きくなる。

【0026】

図１５は、図１２に示す撮像素子の画素領域４００の１ブロック（副画素領域）のボンディングワイヤ６１０等から画素領域４００の副画素領域のＹ方向の各画素列の各画素電極までの配線の抵抗値を測定した結果を示すもので、各画素列の各画素の位置とその各画素までの配線の抵抗値との関係を示す。

【0027】

図１５では、駆動信号によって配線を特定している。つまり、例えば、駆動信号φＰＧ１を各画素に供給するための配線を「ＰＧ１」と表している。

【0028】

配線の抵抗値は、周囲配線および内部配線の抵抗値と画素配線抵抗とを含む。また、画素は、光学素子およびその光学素子用ＣＣＤメモリ素子を意味するものとする。

【0029】

図１５のグラフを参照して、出力電極７１０（φＰＧ１）に関する配線の抵抗値を表す波形を見ると、図１３においてＸ方向の画素列の位置が１列目から１０列目までは、出力電極７１０（φＰＧ１）に関する配線の抵抗値は徐々に減少している。

【0030】

このように、図１５に示すように画素列の位置が１列目から１０列目までの抵抗値が徐々に減少していることは、図１３に示すように、電極パッド部分の下側の端面に接続されている各配線５１０ａの長さが、電極パッド部分の下側の端面の右側に行くにつれて短くなっていることに対応している。

【0031】

また、図１５から分かるように、画素の位置が１０列目から１１列目の間では、各配線の抵抗値は、約２１７オームから約２７６オームまで大きく変化している。画素の位置が１１列目から８０列目までは、各配線の抵抗値は線形的に減少している。

【0032】

このように、画素の位置が１０列目から１１列目の間で、抵抗値が大きく相違しているのは、１０列目の画素に接続されている配線は配線５１０ａであるのに対し、１１列目の画素に接続されている配線はそれより長い配線５１０ｂであることに対応している。

【0033】

また、画素列の位置が１１列目から８０列目までの各配線の抵抗値が徐々に減少しているのは、電極パッド部分から延びた配線部分の下側の端面に接続されている各配線５１０ｂの長さが、その配線部分の下側の端面の右側に行くにつれて短くなっていることに対応している。

【0034】

他の出力パルスＰＧ２，Ｍ１等が出力される出力電極７２０，７３０等に接続されている配線の抵抗値も、上述の出力電極７１０に接続されたボンディングワイヤ６１０から画素領域４００の画素列までの配線の抵抗値と同様に、電極パッド部分まで接続された配線の抵抗値と、図１３に示すように電極部分からＸ方向右側に延びる狭い配線部分に接続された配線の抵抗値とは、図１５に示すように、その移行部分で大きく相違し、他の部分においては、右下がりになるように減少している。

【0035】

このように、従来の装置によると、共通の入力電極に接続された画素列であっても、画素列の位置が相違すると、画素電極までの配線の抵抗値は互いに異なっている。これにより、画素列の位置の相違に対応して画素配線の抵抗および電極容量の積であるＲＣ時定数が異なることになる。

【0036】

このように、画素列の位置によって配線のＲＣ時定数が異なると、画素電極を駆動する矩形波の電圧波形の周期を短くしたときに、電圧降下量が画素列によって異なってしまうことになる。この結果、高速駆動時の電荷転送量が画素列ごとに異なってしまい、画面に縦縞のノイズを生じさせる原因となる。

【0037】

また、従来の装置では、入力電極に電極パッド部分があるため、入力電極から画素列の画素の電極までの配線が長くならざるを得ず、配線の抵抗値が比較的高くなっていた。これは裏面照射型の画素周辺記録型撮像素子の撮像速度を高めることを阻害する要因の１つになっている。

【0038】

そこで、本発明は、縦縞状のノイズを抑制できるだけでなく、撮影速度をさらに向上することができる画素周辺記録型撮像素子を提供することを目的とする。

【課題を解決するための手段】

【0039】

本発明の撮像素子は、Ｘ方向およびＹ方向にマトリクスに配置された複数の受光素子、各受光素子に直結され、受光信号を記録する複数のメモリおよび前記メモリに記録された受光信号を読み出す読み出し回路を含む画素領域を有し、撮像時の動作が外部駆動回路から供給される駆動信号により制御される画素周辺記録型の撮像素子であって、前記画素領域をＸ方向もしくはＹ方向またはＸ方向およびＹ方向に分割した副画素領域ごとにＹ方向の一端部に前記駆動信号を入力するためのボンディングパッドを有し、前記ボンディングパッドから前記副画素領域内に含まれる前記複数の受光素子、前記複数のメモリおよび前記読み出し回路に前記駆動信号を供給するための配線である駆動信号配線の前記ボンディングパッドから前記副画素領域のＹ方向他端の前記複数の受光素子、前記複数のメモリおよび前記読み出し回路までの長さが等しいことを特徴とする。

【0040】

この構成により、本発明の撮像素子は、縦縞状のノイズを抑制できるだけでなく、撮影速度をさらに向上することができる。

【0041】

なお、本発明の撮像素子においては、前記駆動信号を前記複数の受光素子、前記複数のメモリおよび前記読み出し回路に供給するために前記駆動信号の数と同本数の駆動電極であって、それぞれが前記副画素領域のＸ方向全幅に延伸し、前記ボンディングパッドと前記副画素領域の間に並列配置される駆動信号電極を有し、前記駆動信号配線が、前記ボンディングパッドと前記駆動信号電極とを接続する周囲配線と、前記駆動信号電極と前記複数の受光素子、前記複数のメモリおよび前記読み出し回路とを接続する内部配線とからなるようにしてもよい。

【0042】

なお、本発明の撮像素子においては、前記ボンディングパッドと前記駆動信号電極とが複数の周囲配線によって接続されるようにしてもよい。

【0043】

なお、本発明の撮像素子においては、前記撮像素子が、半導体基板の裏面に前記受光素子が形成され、前記半導体基板の表面に前記メモリおよび前記読み出し回路が形成され、前記表面に少なくとも１層の配線層が積層される裏面照射型であってもよい。

【発明の効果】

【0044】

本発明によると、縦縞状のノイズを抑制できるだけでなく、撮影速度をさらに向上することができる画素周辺記録型撮像素子を提供することができる。

【図面の簡単な説明】

【0045】

【図1】本発明の一実施の形態に係る画素周辺記録型撮像素子を表面側から見た構造を模式化した平面図である。

【図2】本発明の一実施の形態に係る画素周辺記録型撮像素子の８分割したブロックのうちの１ブロックの周囲の配線構成を模式化した平面図である。

【図3】本発明の一実施の形態に係る画素周辺記録型撮像素子の８分割したブロックのうちの１ブロックの中の一部の画素を表面側から見た構造を模式化した平面図である。

【図4】本発明の一実施の形態に係る画素周辺記録型撮像素子の８分割したブロックのうちの１ブロックのＣＣＤメモリ１相分の等価回路図である。

【図5】図２に示す画素周辺記録型撮像素子の８分割したブロックのうちの１ブロックの中の２種類の配線の部分の周囲の配線構成を模式化した拡大平面図である。

【図6】図２に示す本発明の一実施の形態に係る画素周辺記録型撮像素子の８分割したブロックのうちの１ブロックのボンディングワイヤから各画素電極までの抵抗値と画素列の位置との関係を示す図である。

【図7】本発明の一実施の形態に係る画素周辺記録型撮像素子による１６７０万枚／秒での撮像例を示す図である。

【図8】図７に示す本発明の一実施の形態に係る画素周辺記録型撮像素子による１６７０万枚／秒での撮像例のグレースケールを示す図である。

【図9】本発明の一実施の形態に係る画素周辺記録型撮像素子により１６７０万枚／秒での撮像を行った場合の所定の回路部分の駆動電圧波形図である。

【図10】飽和信号レベルの撮影速度依存性を説明するための図である。

【図11】本発明の一実施の形態に係る画素周辺記録型撮像素子を含む様々な種類の高速度撮像素子の画素数と撮影速度との関係を説明するための図である。

【図12】従来の画素周辺記録型撮像素子の画素部の１ブロックの周囲の配線構成を模式化した平面図である。

【図13】図１２に示す従来の画素周辺記録型撮像素子の画素部の１ブロックのうちパッケージ部の２種類の配線の部分の周囲の配線構成を模式化した平面図である。

【図14】図１３におけるＡ−Ａ線断面の構成を模式化した断面図である。

【図15】図１２に示す従来の画素周辺記録型撮像素子の画素部の１ブロックのボンディングワイヤから各画素電極までの抵抗値と画素の位置との関係を説明するための図である。

【発明を実施するための形態】

【0046】

以下、本発明の一実施の形態に係る超高速度の裏面照射型の画素周辺記録型撮像素子を説明する。

【0047】

図１に、裏面照射型の画素周辺記録型撮像素子２０を表面側からみた構成を模式化した平面図を示す。裏面照射型の画素周辺記録型撮像素子２０は複数の画素からなる画素領域４０を有する。

【0048】

画素領域４０は、Ｘ方向（図１に向かって左右方向）に４分割され、さらに、Ｙ方向（図１に向かって上下方向）に２分割されていて、８副画素領域に分割されている。画素領域４０の中央から上下に分割した画素周辺記録型撮像素子２０の上下の部分は、中央を境にミラー形状の構成になっている。

【0049】

このため、画素周辺記録型撮像素子２０の副画素領域ごとに、駆動回路１０が接続されているが、図面の簡略化の観点から、図１に向かって上側の４分割されたブロックについて駆動回路１０を図示し、下側の４分割されたブロックの駆動回路の図示は省略している。

【0050】

また、詳しくは後述するように、副画素領域ごとに複数のボンディングパッド３０が設けられており、ボンディングパッド３０と各ドライバ回路１２とがそれぞれボンディングワイヤ６０によって接続されているが、図１の簡略化の観点から、ボンディングパッド３０およびボンディングワイヤ６０は一部のみを図示し他は省略している。

【0051】

以下、駆動回路１０の説明は、図示を省略した画素領域４０の下側の４ブロックにも適用される。

【0052】

駆動回路１０は、ＦＰＧＡ（Field Programmable Gate Array）１１およびドライバ回路１２を備えている。ＦＰＧＡ１１は、電圧振幅が例えば３．３Ｖｐ−ｐ程度のタイミングパルスＴＰ１〜４を生成して出力するように構成されている。

【0053】

ドライバ回路１２は、ドライバ回路１２ａ〜１２ｄを含んでおり、各ドライバ回路は、後述する８種類の駆動系信号、つまり、露光パルスφＰＧ１，φＰＧ２、蓄積転送パルスφＭ１，φＭ２，φＭ３，φＭ４、および垂直転送パルスφＶ２，φＶ４をそれぞれ出力するための出力部（図示していない）を備えている。

【0054】

画素周辺記録型撮像素子２０は、半導体基板２５と、Ｘ方向およびＹ方向にそれぞれ３２０画素および７６０画素並んだ画素領域４０とを備える。

【0055】

画素領域４０は、８ブロックの副画素領域に分割されており、各副画素領域は、Ｘ方向およびＹ方向にそれぞれ８０画素および３８０画素並んだ構成を有する。各副画素領域は各ドライバ回路１２ａ〜１２ｄによって駆動される。

【0056】

画素領域４０の画素のＹ方向にあるドライバ回路１２に対向する半導体基板２５上の位置には、ボンディングパッド３０および駆動信号電極部５０が設けられている。駆動信号電極部５０は、駆動信号電極５１〜５８を備えている（図２）。

【0057】

ドライバ回路１２ａ〜１２ｄは後述する出力電極７１〜７８（図２）を備えており、出力電極７１〜７８とボンディングパッド３０とがそれぞれ１本のボンディングワイヤ６０によって接続されている。

【0058】

詳しくは後述するように、ボンディングパッド３１〜３８と駆動信号電極５１〜５８とは複数の配線によって接続されている。

【0059】

また、半導体基板２５上には、各ブロックの画素から信号電荷をＹ方向に読み出すための水平方向読出用のＨＣＣＤ４６と、そのＨＣＣＤから信号電荷を取り出すための増幅器４６ａとが設けられている。

【0060】

図１に示す画素領域４０は、上記のとおり、３２０×７６０の画素をＸ方向およびＹ方向にマトリクス状に並べて構成し、それを８ブロックの副画素領域に分割している。各副画素領域は、８０×３８０の画素を含み、一部に、図３に示す画素の構造を備える。

【0061】

図２は、本発明の一実施の形態に係る裏面照射型の画素周辺記録型撮像素子の１つの副画素領域の周囲の配線構成（図１において「Ｂ」で示すもの）を模式化した平面図を示す。

【0062】

図２に示す副画素領域の周囲の配線構成は、ドライバ回路１２ａのパッケージ７０に設けられた出力電極７１〜７８と駆動信号電極部５０とが接続された構成である。

【0063】

出力電極７１〜７８は、ドライバ回路１２ａの図示しないパルス生成部から生成される８種類の駆動系信号、つまり、露光パルスφＰＧ１，φＰＧ２、蓄積転送パルスφＭ１，φＭ２，φＭ３，φＭ４、および垂直転送パルスφＶ２，φＶ４を出力する電極である。

【0064】

駆動信号電極部５０は、駆動信号電極５１〜５８を含む。駆動信号電極５１〜５８は、例えばアルミニウム膜で構成されており、それぞれが水平方向に延び互いに平行に配置されたアルミ配線である。

【0065】

駆動信号電極５１〜５８は、それぞれ、後述する通り、配線によって、ボンディングパッド３１〜３８に接続されている。なお、駆動信号電極５１〜５８の組は、隣のブロックの駆動信号電極と電気的に切断されていて、各ブロックはそれぞれ別々のドライバ回路により駆動される。

【0066】

ボンディングパッド３１〜３８および駆動信号電極５１〜５８は周囲配線部を構成する。

【0067】

出力電極７１〜７８は、それぞれ、ボンディングワイヤ６１〜６８を介してボンディングパッド３１〜３８に接続されている。

【0068】

また、駆動信号電極５１〜５８と、画素領域４０内の各電極との間は、後述のとおり、画素の垂直方向列ごとにタングステン配線５１ａ〜５８ａ、タングステン配線５１ｂ〜５８ｂ等によって電気的に接続されている（図５参照）。

【0069】

図３は、裏面照射型の画素周辺記録型撮像素子２０の画素領域４０の一部（図１において「Ｃ」で示すもの）を表面側から見た構造を模式化した平面図である。

【0070】

図３に示すように、各画素の光学素子は、画素幅Ｐｗと画素長ｐｄを有する。また、各画素は、電荷収集ゲート１（ＣＧ１）４１、電荷収集ゲート２（ＣＧ２）４２、オーバーフロードレインゲート（ＯＦＤ）４３、ドレイン４４、斜行直線ＣＣＤメモリ４５、合流部４７および上書きゲート４８を備える。

【0071】

各画素の上書きゲート４８は画素列ごとに設置される垂直方向読出用のＶＣＣＤ４９に接続され、垂直方向読出用のＶＣＣＤ４９は水平方向読出用のＨＣＣＤ４６に接続されており、水平方向読出用のＨＣＣＤ４６は信号取出用の増幅器４６ａに接続されている。

【0072】

図４は、駆動回路１０を含む画素周辺記録型撮像素子２０の１つの副画素領域のＣＣＤメモリ１相の等価回路図を示す。１つの副画素領域は、Ｘ方向およびＹ方向にそれぞれ８０画素および３８０画素からなる。等価回路は、ＦＰＧＡ１１、ドライバ回路１２、および１つの副画素領域１３を含む。

【0073】

１つの副画素領域１３は、電気的要素の観点からは、Ｙ方向への画素列ごとの周囲配線抵抗Ｒｓと内部配線抵抗Ｒｉと画素配線抵抗Ｒｐと電極容量Ｑｇとから構成されている。Ｙ方向への画素列ごとの周囲配線抵抗Ｒｓおよび内部配線抵抗Ｒｉの合計値は一定である。

【0074】

画素の接続の観点からは、Ｘ方向に１０画素並んだ画素グループ１６がＹ方向に３８０列並んで画素グループ１５を構成し、この画素グループ１５が、Ｘ方向に８行並んで（１４−１から１４−８）、１つの副画素領域１３を構成している。

【0075】

図５は、図２に示す８種類の駆動系配線の出力電極７１〜７８のうちの一部の配線を説明するための模式図である。一部の配線とは、８種類の駆動系配線のうちの露光パルスφＰＧ１，φＰＧ２用の２種類の配線の出力電極７１，７２から画素領域４０内の各画素列の各画素電極までの配線である。

【0076】

出力電極７１，７２からボンディングパッド３１，３２まで、ボンディングワイヤ６１，６２によって接続されている。ボンディングパッド３１，３２から駆動信号電極５１，５２までは、複数本の配線５０ａ，５０ｂによって配線する。なお、ボンディングパッド３１，３２と駆動信号電極５１，５２とを接続する配線を周囲配線と称する。

【0077】

本実施の形態では、ボンディングパッド３１，３２と駆動信号電極５１〜５８を分離することにより、並べられた方向の幅（垂直方向の幅）を広くして、駆動信号電極の抵抗値を低減している。

【0078】

駆動信号電極５１，５２から画素領域４０内の各画素列の各画素電極までは、配線５１ａ、５２ａによって接続されている。この配線を内部配線と称する。また、画素間の配線抵抗を画素配線抵抗と称す。

【0079】

図５に示すように、ボンディングパッド３１から画素領域４０内の各画素列の各画素電極までの電気的接続は、ボンディングパッド３１から駆動信号電極５１までの複数本の周囲配線５０ａと、駆動信号電極５１から画素領域４０内の各画素列の各画素電極までの配線５１ａとによって達成されている。

【0080】

また、図５に示すように、ボンディングパッド３２から画素領域４０内の各画素列の各画素電極までの電気的接続は、ボンディングパッド３２から駆動信号電極５２までの複数本の周囲配線５０ｂと、駆動信号電極５２から画素領域４０内の各画素列の各画素電極までの配線５２ａとによって達成されている。

【0081】

このように、ボンディングパッドは対応する駆動信号電極に接続されることになる。このため、ボンディングパッド３１，３２と駆動信号電極５１，５２とを接続する配線の長さは、駆動信号ごとに異なっている。

【0082】

一方、図５に示すように、ボンディングパッド３２と駆動信号電極５２とを接続する配線５０ｂは、ボンディングパッド３１と駆動信号電極５１とを接続する配線５０ａよりも長い。ただし、駆動信号電極５２から画素領域４０内の各画素列の各画素電極までの配線５２ａは、配線５０ｂが配線５０ａよりも長い分だけ、駆動信号電極５１から画素領域４０内の各画素列の各画素電極までの配線５１ａよりも短くなっている。

【0083】

したがって、図５に示す撮像素子では、１本の配線５０ａと配線５１ａとの合計の長さは、他の１本の配線５０ｂと配線５１ｂとの合計の長さと等しい。言い換えると、駆動信号電極５１，５２等と内部配線５１ａ，５２ａ等との接続の組み合わせに関わらず、ボンディングパッド３１，３２から画素領域４０内の各画素列の各画素電極までの配線である駆動信号配線の合計の長さは、一定である。

【0084】

また、ボンディングパッド３１，３２から駆動信号電極５１，５２までを複数本の周囲配線５０ａ，５０ｂで接続しているため、ボンディングパッド３１，３２から駆動信号電極５１，５２までの抵抗値は、ボンディングパッド３１，３２から駆動信号電極５１，５２までを１本のボンディングワイヤで接続する場合に比して低くすることができる。

【0085】

図６は、図２に示す撮像素子の画素領域４０の１ブロック（副画素領域）のボンディングワイヤ６１等から画素領域４０の副画素領域のＹ方向の各画素列の各画素電極までの配線の抵抗値を測定した結果を示すもので、各画素列の各画素の位置とその各画素までの配線の抵抗値との関係を示す。

【0086】

図６では、駆動信号によって配線を特定している。つまり、例えば、駆動信号φＰＧ１を各画素に供給するための配線を「ＰＧ１」と表している。

【0087】

配線の抵抗値は、周囲配線および内部配線の抵抗値と画素配線抵抗とを含む。また、画素は、光学素子およびその光学素子用ＣＣＤメモリ素子を意味するものとする。

【0088】

画素列の位置は、図２に示す副画素領域において、Ｘ方向左側から右側に向かって画素列ごとに１から８０番とする。

【0089】

上記のとおり、図５に示す画素周辺記録型撮像素子２０では、ボンディングパッド３１，３２から画素領域４０内の各画素列の各画素電極までの配線の長さは、画素列ごとに画素グループによらず一定である。

【0090】

図６によると、駆動パルスＰＧ１等が出力される出力電極７１等に接続されたボンディングワイヤ６１等から画素部４０の各画素列の各画素電極までの配線の抵抗値は、画素の位置に関わらず、それぞれがほぼ一定である。各配線の抵抗値の差は、各配線が接続されている駆動信号電極の位置の相違に伴う配線の長さの相違に相当する。

【0091】

また、その配線の抵抗値の最大値は、駆動パルスＰＧ１が入力される配線の値で、約１６０オームである。一方、図１５に示すように、従来の装置において、配線の抵抗値の最大値は、駆動パルスＰＧ１が入力される配線の値で、約２７８オームである。

【0092】

このように、本実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０によると、ボンディングパッド３１，３２から画素領域４０内の各画素列の各画素電極までの配線の長さを画素列ごとに一定にできるだけでなく、配線の抵抗値の最大値を約２７８オームからその約５８％の約１６０オームまで低減することができる。

【0093】

図７に、本実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０の１６７０万枚／秒での撮像例を示す。この撮像素子２０は、斜行直線ＣＣＤメモリを持つ画素周辺記録型撮像素子であり、また、裏面照射型であり、８分割駆動し、上記のとおり、配線の抵抗を大きく低減したものである。

【0094】

撮影速度は、１６７０万枚／秒で、図８に示すグレースケールを撮影した。図７は、撮影されたグレースケールを示す。なお、図７において白色の円形状の部分は、ストロボ発光の反射によるものである。

【0095】

図９に、図７に撮像例を示す１６７０万枚／秒で撮像を行った時の画素周辺記録型撮像素子の電荷収集ゲート２（ＣＧ２）４２、オーバーフロードレインゲート（ＯＦＤ）４３、ＣＣＤメモリ３（Ｍ３）の駆動電圧波形の測定結果を示す。

【0096】

図９に示すように、１周期６０ナノ秒の駆動パルスで動作させた時に、ＣＧ２およびＭ３に駆動電圧波形が表れている。１６７０万枚／秒は、１周期６０ナノ秒の駆動パルスで動作させた時の撮影速度である。このように、図７の撮像が行えたということは、図９に示すように、１周期６０ナノ秒の駆動パルスで動作させた時に、ＣＧ２およびＭ３の駆動電圧波形が表れていることからも明らかである。

【0097】

なお、ＣＧ２およびＭ３の駆動電圧波形はデューティ比５０％の電圧波形であり、Ｍ３の駆動電圧波形の位相は、ＣＧ２の駆動電圧波形の位相よりも少し遅れている。ＯＦＤの駆動電圧波形には一定の電圧が加わっている。

【0098】

図１０は、素子の相違による撮影速度に対する飽和信号レベルの測定結果を示す。これから、素子の飽和信号レベルの撮影速度依存性が分かる。すなわち、図１０は、１万枚／秒での飽和信号レベルを１００％としたとき、異なる素子による各撮影速度での飽和信号レベルが何％になるかを示している。

【0099】

図１０から、表面照射型１，２の素子では、撮影速度１６７０万枚／秒の撮影速度において飽和信号レベルがゼロになっていることが分かる。それに対し、裏面照射型３の素子は、撮影速度１６７０万枚／秒の撮影速度においても、飽和信号レベル１００％を維持している。裏面照射型３の素子は、本実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０である。

【0100】

なお、図１０に示す測定は、各撮影速度における飽和信号レベルとして、光強度が強く映像信号が飽和している領域の信号レベルを抽出することによって行った。また、各撮影速度の飽和信号レベルは、１万枚／秒での飽和信号レベルで規格化した。

【0101】

図１１は、各種の高速度撮像素子の画素数と撮影速度との関係を示したグラフである。高速度撮像素子の特性を示す性能指標としては、画素数×撮影速度の値が用いられる。単位は、画素／秒である。撮像素子には連続読み出し型と画素周辺記録型がある。

【0102】

連続読み出し型は、撮影速度を速くすると読み出すことができる画素数が減少するという特性を有する。このため、図１１のグラフでは左上と右下をつなぐ線が同一撮像素子の特性を示している。この結果、連続読み出し型では、性能指標である画素数×撮影速度はほぼ同じ値になる。

【0103】

一方、画素周辺記録型は、画素数一定で最高撮影速度がどこまで動作するかが性能となる。グラフでは最高性能の一点を示す。図１１では、図に向かって右上に行くほど高性能となる。

【0104】

本実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０は、図１１においてＥ社素子３の「ひし形３」として示すものであり、画素数が垂直方向７６０画素×水平方向４１１画素の計３１２３６０画素を有する。画素周辺記録型撮像素子２０は、最高撮影速度が１６７０万枚／秒であるので、性能指標は５．２テラ画素／秒である。

【0105】

したがって、裏面照射型の画素周辺記録型撮像素子２０は、固体撮像素子として、撮影速度および画素数の観点から、図１１に示す素子の中で最高性能を有している。

【0106】

このように、本実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０によると、固体撮像素子の性能指標である画素数×撮影速度を高くすることができている。

【0107】

また、上記の実施の形態に係る裏面照射型の画素周辺記録型撮像素子２０によると、ボンディングパッド３１，３２から画素領域４０内の各画素列の各画素電極までの配線の長さを画素列ごとに一定にできる。

【0108】

この結果、高速駆動時の電荷転送量が画素列ごとに一定となり、画面にノイズが生じることを防ぐことができる。

【0109】

さらに、ボンディングパッド３１，３２から駆動信号電極５１，５２までを多数の配線５０ａ，５０ｂで接続しているため、ボンディングパッド３１，３２から駆動信号電極５１，５２を経由して画素領域４０内の各画素列の各画素電極までの配線の抵抗値を低減することができる。

【0110】

この結果、撮像速度をさらに向上させることができる。

【0111】

上記の本発明の実施の形態を説明する際に列記した配線の抵抗値等は一例にすぎず、その数値以外の値を除外する趣旨ではない。また、本発明の実施の形態は裏面照射型の画素周辺記録型撮像素子の周囲配線部について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

【符号の説明】

【0112】

１０ 駆動回路
１１ ＦＰＧＡ
１２，１２ａ〜１２ｄ ドライバ回路
１３ 素子の１ブロック（副画素領域）
２０ 画素周辺記録型撮像素子
２４ 絶縁膜
２５ 半導体基板
３０，３１〜３８ ボンディングパッド
４０ 画素領域
４６ ＨＣＣＤ
４６ａ 増幅器（アンプ）
４８ 上書きゲート
４９ ＶＣＣＤ
５０ 駆動信号電極部
５０ａ，５０ｂ 配線（周囲配線）（駆動信号配線）
５１〜５８ 駆動信号電極
５１ａ〜５８ａ タングステン配線（内部配線）（駆動信号配線）
５１ｂ〜５８ｂ タングステン配線（内部配線）（駆動信号配線）
６０，６１〜６８ ボンディングワイヤ
７０ パッケージ
７１〜７８ 出力電極
１２０ａ ドライバ回路
４００ 画素領域
５００ 入力電極部
５１０〜５８０ 入力電極
５１０ａ〜５８０ａ タングステン配線
５１０ｂ〜５８０ｂ タングステン配線
６１０〜６８０ ボンディングワイヤ
７００ パッケージ
７１０〜７８０ 出力電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】