特許 6119058 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6119058

(24)【登録日】2017年4月7日

(45)【発行日】2017年4月26日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170417BHJP

   H01L 21/336 20060101ALI20170417BHJP

   H01L 29/12 20060101ALI20170417BHJP

   H01L 29/739 20060101ALI20170417BHJP

   H01L 29/861 20060101ALI20170417BHJP

   H01L 29/868 20060101ALI20170417BHJP

【ＦＩ】

   H01L29/78 652D

   H01L29/78 653A

   H01L29/78 657D

   H01L29/78 658A

   H01L29/78 652T

   H01L29/78 655A

   H01L29/91 C

   H01L29/91 F

   H01L29/78 652J

【請求項の数】21

【外国語出願】

【全頁数】29

(21)【出願番号】特願2015-102532(P2015-102532)

(22)【出願日】2015年5月20日

(65)【公開番号】特開2015-226060(P2015-226060A)

(43)【公開日】2015年12月14日

【審査請求日】2015年5月27日

(31)【優先権主張番号】10 2014 107 325.8

(32)【優先日】2014年5月23日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】501209070

【氏名又は名称】インフィネオン テクノロジーズ アーゲー

【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】シーミーニエック， ラルフ

(72)【発明者】

【氏名】ベルクナー， ヴォルフガング

(72)【発明者】

【氏名】エステベ， ロマン

(72)【発明者】

【氏名】ペーテルス， デトハルト

【審査官】 小川 将之

(56)【参考文献】

【文献】 特開２０１１−１９９０４１（ＪＰ，Ａ）

【文献】 特開平０９−２６０６５０（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０４２３３３（ＷＯ，Ａ１）

【文献】 特開２０１３−０１２５９０（ＪＰ，Ａ）

【文献】 特開２０１２−１５１４７０（ＪＰ，Ａ）

【文献】 特開２０１１−０３５４１０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体装置であって、半導体本体と、前記半導体本体内において統合された少なくとも２つの装置セル（１０_１、１０_２）と、を有し、
前記少なくとも２つの装置セルは、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に構成された本体領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１側壁（１１０_１）、前記第１側壁の反対側の第２側壁（１１０_２）、及び底部（１１０_３）を有するトレンチであって、前記本体領域（１３）は、前記トレンチの前記第１側壁（１１０_１）と隣接しており、前記ダイオード領域（３０）は、前記トレンチの前記第２側壁（１１０_２）と隣接しており、且つ、前記ｐｎ接合は、前記トレンチの前記底部（１１０_３）と隣接している、トレンチと、
前記トレンチ内において構成され、且つ、前記本体領域（１３）、前記ダイオード領域（３０）、及び前記ドリフト領域（１１）からゲート誘電体（２２）によって電気的に絶縁されたゲート電極（２１）と、
を有し、
前記ダイオード領域（３０）は、前記トレンチの前記底部（１１０_３）の下方において配置された下部ダイオード領域を有し、且つ、
前記下部ダイオード領域は、前記トレンチの前記底部（１１０_３）から離れた状態においてドーピング濃度の最大値を有し、
前記少なくとも２つの装置セル（１０_１、１０_２）の前記ダイオード領域（３０）は、前記半導体本体（１００）の横方向において離れている半導体装置。

【請求項2】

前記少なくとも２つの装置セル（１０_１、１０_２）の前記ダイオード領域（３０）の間の距離は、
０．５マイクロメートル〜２マイクロメートル、
前記トレンチの幅の０．２５倍〜１．５倍、及び
前記トレンチの下方の前記ドリフト領域（１１）内における前記ダイオード領域（３０）の横方向の幅の３０％〜６０％
から構成される群から選択される請求項１に記載の半導体装置。

【請求項3】

前記少なくとも２つの装置セルは、隣接しており、且つ、
一方の装置セルの前記ダイオード領域（３０）は、他方の装置セルの前記本体領域（１３）と隣接している請求項１または２に記載の半導体装置。

【請求項4】

半導体装置であって、半導体本体と、前記半導体本体内において統合された少なくとも２つの装置セル（１０_１、１０_２）と、を有し、
前記少なくとも２つの装置セルは、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に構成された本体領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１側壁（１１０_１）、前記第１側壁の反対側の第２側壁（１１０_２）、及び底部（１１０_３）を有するトレンチであって、前記本体領域（１３）は、前記トレンチの前記第１側壁（１１０_１）と隣接しており、前記ダイオード領域（３０）は、前記トレンチの前記第２側壁（１１０_２）と隣接しており、且つ、前記ｐｎ接合は、前記トレンチの前記底部（１１０_３）と隣接している、トレンチと、
前記トレンチ内において構成され、且つ、前記本体領域（１３）、前記ダイオード領域（３０）、及び前記ドリフト領域（１１）からゲート誘電体（２２）によって電気的に絶縁されたゲート電極（２１）と、
を有し、
前記ダイオード領域（３０）は、前記トレンチの前記底部（１１０_３）の下方において配置された下部ダイオード領域を有し、且つ、
前記下部ダイオード領域は、前記トレンチの前記底部（１１０_３）から離れた状態においてドーピング濃度の最大値を有し、
前記少なくとも２つの装置セルは、隣接しており、且つ、
一方の装置セルの前記ダイオード領域（３０）は、他方の装置セルの前記本体領域（１３）と隣接している半導体装置。

【請求項5】

前記ドリフト領域は、前記少なくとも２つの装置セルのうちの２つの隣接する装置セルの前記ダイオード領域（３０）の間において、前記ドーピング濃度の局所的な最大値を有する請求項１から４のいずれか一項に記載の半導体装置。

【請求項6】

それぞれのダイオード領域（３０）は、
前記ドリフト領域（１１）との間にｐｎ接合を形成する第１ダイオード領域（３１）と、
前記第１ダイオード領域（３１）よりも高度にドーピングされ、且つ、前記ソース電極（４１）に接続された第２ダイオード領域（３２）と、
を有する請求項１から５のいずれか一項に記載の半導体装置。

【請求項7】

半導体装置であって、半導体本体と、前記半導体本体内において統合された少なくとも１つの装置セル（１０_１、１０_２）と、を有し、
前記少なくとも１つの装置セルは、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に構成された本体領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１側壁（１１０_１）、前記第１側壁の反対側の第２側壁（１１０_２）、及び底部（１１０_３）を有するトレンチであって、前記本体領域（１３）は、前記トレンチの前記第１側壁（１１０_１）と隣接しており、前記ダイオード領域（３０）は、前記トレンチの前記第２側壁（１１０_２）と隣接しており、且つ、前記ｐｎ接合は、前記トレンチの前記底部（１１０_３）と隣接している、トレンチと、
前記トレンチ内において構成され、且つ、前記本体領域（１３）、前記ダイオード領域（３０）、及び前記ドリフト領域（１１）からゲート誘電体（２２）によって電気的に絶縁されたゲート電極（２１）と、
を有し、
前記ダイオード領域（３０）は、前記トレンチの前記底部（１１０_３）の下方において配置された下部ダイオード領域を有し、且つ、
前記下部ダイオード領域は、前記トレンチの前記底部（１１０_３）から離れた状態においてドーピング濃度の最大値を有し、
それぞれのダイオード領域（３０）は、
前記ドリフト領域（１１）との間にｐｎ接合を形成する第１ダイオード領域（３１）と、
前記第１ダイオード領域（３１）よりも高度にドーピングされ、且つ、前記ソース電極（４１）に接続された第２ダイオード領域（３２）と、
を有する半導体装置。

【請求項8】

前記第２ダイオード領域（３２）は、前記トレンチの前記第２側壁と隣接している請求項６または７に記載の半導体装置。

【請求項9】

前記トレンチの前記底部（１１０_３）と前記ドーピング濃度の前記最大値の位置との間の距離は、２００ナノメートル〜１マイクロメートルである請求項１から８のいずれか一項に記載の半導体装置。

【請求項10】

前記トレンチの前記底部（１１０_３）と前記ドーピング濃度の前記最大値の位置との間の距離は、２５０ナノメートル〜５００ナノメートルである請求項９に記載の半導体装置。

【請求項11】

前記最大ドーピング濃度は、１Ｅ１８ｃｍ^−３〜５Ｅ１８ｃｍ^−３である請求項１から１０のいずれか一項に記載の半導体装置。

【請求項12】

前記ダイオード領域（３０）は、前記最大ドーピング濃度の位置と前記トレンチの前記底部（１１０_３）との間において、前記ドーピング濃度の局所的な最小値を更に有する請求項１から１１のいずれか一項に記載の半導体装置。

【請求項13】

前記局所的な最小ドーピング濃度は、５Ｅ１７ｃｍ^−３〜１Ｅ１８ｃｍ^−３である請求項１２に記載の半導体装置。

【請求項14】

前記ゲート誘電体（２２）は、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有し、且つ、前記トレンチの前記第２側壁（１１０_２）において第２厚さを有し、前記第２厚さは、前記第１厚さを上回っている請求項１から１３のいずれか一項に記載の半導体装置。

【請求項15】

前記第２厚さは、前記第１厚さの少なくとも１．５倍である請求項１４に記載の半導体装置。

【請求項16】

前記ゲート誘電体（２２）は、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有し、且つ、前記トレンチの前記底部（１１０_３）において第３厚さを有し、前記第３厚さは、前記第１厚さを上回っている請求項１から１５のいずれか一項に記載の半導体装置。

【請求項17】

前記第３厚さは、前記第１厚さの少なくとも１．５倍である請求項１６に記載の半導体装置。

【請求項18】

前記トレンチは、前記第１側壁（１１０_１）と前記底部（１１０_３）との間に丸められたコーナーを有し、且つ、
前記丸められたコーナーの半径は、前記第１側壁（１１０_１）における前記ゲート誘電体（２２）の厚さの少なくとも２倍である請求項１から１７のいずれか一項に記載の半導体装置。

【請求項19】

それぞれの装置の前記ソース領域（１２）及び前記ダイオード領域（３０）に電気的に接続されたソース電極（４１）を更に有する請求項１から１８のいずれか一項に記載の半導体装置。

【請求項20】

前記半導体本体（１００）は、ＳｉＣ結晶を有し、且つ、
前記トレンチの前記第１側壁は、前記ＳｉＣ結晶のｃ軸とアライメントされている請求項１から１９のいずれか一項に記載の半導体装置。

【請求項21】

前記半導体本体（１００）の第１表面（１０１）と前記第１側壁（１１０_１）との間の角度は、８０°〜８９°である請求項２０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関し、特に、縦型トランジスタ装置と、このトランジスタ装置と並列に接続されたダイオードと、を含む半導体装置に関する。

【背景技術】

【0002】

最大で数百ボルトの電圧阻止能力を有すると共に高電流定格を有するトランジスタであるパワートランジスタは、縦型ＭＯＳトレンチトランジスタとして実装することができる。この場合には、トランジスタのゲート電極は、半導体本体の垂直方向に延在するトレンチ内において構成することができる。ゲート電極は、トランジスタのソース領域、本体領域、及びドリフト領域から電気的に絶縁されており、且つ、半導体本体の横方向において本体領域と隣接している。ドレイン領域は、通常は、ドリフト領域と隣接しており、且つ、ソース電極は、ソース領域に対して接続されている。

【0003】

多くの用途において、トランジスタの負荷経路（ドレイン−ソース経路）に対して並列に接続されたダイオードを有することが望ましい。この目的のために、トランジスタの統合された本体ダイオードが使用されてもよい。本体ダイオードは、本体領域とドリフト領域の間のｐｎ接合によって形成されている。トランジスタの負荷経路に対して並列に本体ダイオードを接続するべく、本体領域をソース電極に対して単純に電気的に接続してもよい。但し、この本体ダイオードは、いくつかの用途において望ましいものを下回る電流定格を有することになろう。

【0004】

パワートランジスタは、シリコン（Ｓｉ）又は炭化ケイ素（ＳｉＣ）などの従来の半導体材料によって実装されてもよい。ＳｉＣの特定の特性に起因し、ＳｉＣを使用することにより、（所与のオン抵抗値において）Ｓｉよりも大きな電圧阻止能力を有するパワートランジスタを実装することができる。但し、高阻止電圧は、半導体本体内において、特に、本体領域とドリフト領域の間のｐｎ接合において、高電界を結果的にもたらすことになる。通常、このｐｎ接合の近傍において構成されたゲート電極のセクション及びゲート誘電体のセクションが存在している。トランジスタ装置の望ましい電圧阻止能力のためにゲート誘電体の絶縁耐力が不十分である際には、問題が発生することになる。この場合には、ゲート誘電体が早期に絶縁破壊されることになる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

トランジスタのゲート電極が高電界から保護されると共にダイオードが高電流定格及び低損失を有する、トランジスタ装置と、ダイオードと、を有する半導体装置を提供するというニーズが存在している。

【課題を解決するための手段】

【0006】

一実施形態は、半導体装置に関する。半導体装置は、半導体本体と、半導体本体内において統合された少なくとも１つの装置セルと、を含む。少なくとも１つの装置セルは、ドリフト領域と、ソース領域と、ソース領域とドリフト領域との間に構成された本体領域と、ダイオード領域と、ダイオード領域とドリフト領域との間のｐｎ接合と、を含む。少なくとも１つの装置セルは、第１側壁と、第１側壁の反対側の第２側壁と、底部と、を有するトレンチを更に含み、本体領域は、トレンチの第１側壁と隣接しており、ダイオード領域は、トレンチの第２側壁と隣接しており、且つ、ｐｎ接合領域は、トレンチの底部と隣接している。少なくとも１つの装置セルのゲート電極は、トレンチ内において構成され、且つ、本体領域、ダイオード領域、及びドリフト領域からゲート誘電体によって電気的に絶縁されている。ダイオード領域は、トレンチの底部から離れた状態においてドーピング濃度の最大値を含むトレンチの底部の下方において構成された下部ダイオード領域を含む。

【0007】

別の実施形態は、半導体装置の製造の方法に関する。方法は、半導体本体に対して、ドリフト領域層、ドリフト領域層と隣接する本体領域層、及び本体領域層と隣接すると共に半導体本体の第１表面を形成するソース領域層を提供するステップを含む。方法は、ダイオード領域が第１表面からソース領域層及び本体領域層を通じてドリフト領域層内に延在するように、少なくとも１つのダイオード領域を形成するステップであって、ダイオード領域とドリフト領域層とは、１つのｐｎ接合を形成する、ステップと、第１側壁、第１側壁の反対側の第２側壁、及び底部を有する少なくとも１つのトレンチを形成するステップであって、少なくとも１つのトレンチが、第１及び第２側壁のうちの１つの側壁上において本体領域層と、第２側壁上においてダイオード領域と、且つ、底部上においてｐｎ接合と、隣接するように、形成されるステップと、を更に含む。ゲート電極と、ゲート電極を半導体本体から電気的に絶縁するゲート誘電体とが、少なくとも１つのトレンチ内において形成される。ダイオード領域を形成した後に残っているソース領域層のセクションは、ソース領域を形成し、且つ、少なくとも１つのダイオード領域を形成した後に残っている本体領域層のセクションは、本体領域を形成する。少なくとも１つのダイオード領域を形成するステップは、トレンチの底部の下方において下部ダイオード領域を形成するステップと、トレンチの底部から離れた状態において下部ダイオード領域のドーピング濃度の最大値を形成するステップと、を有する。

【0008】

以下、図面を参照し、例について説明する。図面は、基本的原理の理解のために必要とされる態様のみが示されるように、基本的原理を示すべく機能する。図面は、縮尺が正確ではない。図面においては、同一の参照符号により、同様の特徴を表記している。

【図面の簡単な説明】

【0009】

【図1】第１実施形態による半導体装置の垂直断面図を示す。

【図2】図１の半導体装置の一実施形態の水平断面図を示す。

【図3】図１に示されている断面以外の断面における図２の半導体装置の垂直断面図を示す。

【図4】半導体装置のダイオード領域のドーピング濃度の一実施形態を示す。

【図5】半導体装置のチャネル領域及びドリフト領域のドーピング濃度の一実施形態を示す。

【図6】一実施形態による半導体装置を製造する方法を示す（図６Ａ〜図６Ｊを含む）。

【図7】図６Ｂに示されている半導体装置構造を製造する方法の一実施形態を示す（図７Ａ及び７Ｂを含む）。

【図8】別の実施形態による半導体装置の垂直断面図を示す。

【図9】更に別の実施形態による半導体装置の垂直断面図を示す。

【図10A-10D】トレンチの底部において、且つ、任意選択の１つの側壁において、相対的に厚いゲート誘電体を製造する方法の一実施形態を示す。

【図11A-11C】トレンチの底部において、且つ、任意選択の１つの側壁において、相対的に厚いゲート誘電体を製造する方法の別の実施形態を示す。

【発明を実施するための形態】

【0010】

以下の詳細な説明においては、添付図面が参照されており、これらの図面は、本明細書の一部を構成し、且つ、これらの図面には、一例として、本発明を実施してもよい特定の実施形態が示されている。

【0011】

図１は、半導体装置の、具体的には、縦型半導体装置の、且つ、更に具体的には、統合されたダイオードを有する縦型トランジスタ装置の、垂直断面図を示している。半導体装置は、第１表面１０１を有する半導体本体１００を含む。図は、垂直方向の断面における半導体装置の断面を示しており、この断面は、第１表面に対して垂直の断面である。半導体本体１００は、垂直方向において、即ち、第１表面１０１に対して垂直の方向において、且つ、水平方向において、即ち、第１表面１０１に対して平行な方向において、延在している。

【0012】

図１を参照すれば、半導体装置は、半導体本体１００内において統合された少なくとも１つの装置セル１０_１、１０_２を含む。装置セルは、以下において、トランジスタセルとも呼称されている。図１には、２つの装置セル１０_１、１０_２が示されている。但し、半導体装置は、１つの半導体本体１００内において統合された数十個の、数百個の、数千個の、数万個の、数十万個の、或いは、場合によっては、数百万個の、装置セルなどの、３つを以上の装置セルを含んでもよい。

【0013】

図１において、２つの装置セル１０_１、１０_２には、異なる参照符号がラベルとして付与されており、個々の装置セル１０_１、１０_２の同様の特徴には、同様の参照符号がラベルとして付与されている。図１を参照すれば、それぞれのトランジスタセル１０_１、１０_２は、ドリフト領域１１と、ソース領域１２と、本体領域１３と、を含む。本体領域１３は、ソース領域１２とドリフト領域１１の間に構成されている。それぞれの装置セル１０_１、１０_２は、ダイオード領域３０と、ダイオード領域３０とドリフト領域１１の間に形成されたｐｎ接合と、を更に含む。図１の実施形態において、個々の装置セル１０_１、１０_２は、ドリフト領域１１を共有している。即ち、個々の装置セル１０_１、１０_２は、１つのドリフト領域１１を共通的に有する。

【0014】

図１を参照すれば、それぞれの装置セル１０_１、１０_２は、ゲート電極２１を更に含み、ゲート電極２１は、トレンチ内において構成されると共に、本体領域１３、ダイオード領域３０、及びドリフト領域１１からゲート誘電体２２によって電気的に絶縁されている。それぞれの装置セル１０_１、１０_２のゲート電極２１を有するトレンチは、第１側壁１１０_１、第１側壁１１０_１の反対側の第２側壁１１０_２、及び底部１１０_３を有する。それぞれの装置セル１０_１、１０_２の本体領域１３は、対応するトレンチの第１側壁１１０_１に隣接しており、ダイオード領域は、対応するトレンチの第２側壁１１０_２と隣接しており、且つ、ドリフト領域１１とダイオード領域３０の間のｐｎ接合は、対応するトレンチの底部１１０_３と隣接している。

【0015】

図１を参照すれば、装置セル１０_１などの１つの装置セルのダイオード領域３０は、装置セル１０_２などの隣接する装置セルのソース領域１２及び本体領域１３に隣接した半導体本体１００の第１表面１０１から、ｐｎ接合が形成されているドリフト領域１１内に、延在している。電気的に絶縁する層（絶縁層）５１が、第１表面１０１及びゲート電極２１をカバーしている。絶縁層５１は、接触開口部５２を有し、接触開口部５２内において、絶縁層５１は、個々の装置セル１０_１、１０_２のダイオード領域３２及びソース領域１２を露出させている。絶縁層５１上において、且つ、接触開口部５２内において、ソース電極４１が形成されている。ソース電極４１は、ゲート電極２１から絶縁層５１によって電気的に絶縁されており、且つ、個々のダイオード領域３０及び個々のソース領域１２をソース端子Ｓ（図１には、概略的にのみ示されている）に対して電気的に接続しているか、或いは、ソース端子Ｓを形成している。任意選択により、ソース電極４１は、ダイオード領域３０及びソース領域１２に対して電気的に接触する第１ソース電極層４１_１と、第１ソース電極層４１_１に対して電気的に接続する第２ソース電極４１_２と、を含む。第２ソース電極層４１_２は、ソース端子Ｓに対して接続されているか、或いは、半導体装置のソース端子Ｓを形成している。第１電極層４１_１は、例えば、チタニウム（Ｔｉ）、白金（Ｐｔ）、ニッケル合金、又はこれらに類似したものを含む。第２電極層４１_２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はこれらに類似したものを含む。図１に示されている実施形態においては、ソース電極４１は、第１表面１０１においてソース領域１２及びダイオード領域３０と接触している平面電極である。任意選択により、半導体本体１００は、接触トレンチ（図示されてはいない）を含んでおり、これは、第１表面１０１から少なくともダイオード領域内に延在している。この実施形態においては、ソース電極４１は、トレンチ内に延在している。

【0016】

図１を参照すれば、半導体装置は、ドリフト領域１１に隣接したドレイン領域１４を更に含む。任意選択により、ドリフト領域１１と同一のドーピング型の、但し、ドリフト領域１１内において相対的に高度にドーピングされた、フィールドストップ領域（図示されてはいない）が、ドリフト領域１１とドレイン領域１４の間に構成される。ドレイン領域１４は、（図１には、概略的にのみ示されている）ドレイン端子Ｄに対して電気的に接続されている。個々の装置セル１０_１、１０_２は、１つのドレイン領域１４を共有している。即ち、個々の装置セル１０_１、１０_２にとって共通する１つのドレイン領域１４が存在している。

【0017】

個々の装置セル１０_１、１０_２は、ソース電極４１を介してソース端子Ｓに接続されたソース領域１２を有することにより、ドレイン領域１４を共有すると共にドレイン端子Ｄに接続されたドレイン領域１４を有することにより、且つ、共通ゲート端子Ｇに対して電気的に接続されたゲート電極２１を有することにより、並列に接続されている。ゲート端子Ｇに対するゲート電極２１の接続は、図１には、概略的にのみ示されている。ゲート電極２１をゲート端子Ｇに対して接続する１つの可能な方法については、図２及び図３を参照し、後述する。

【0018】

図１に示されている半導体装置は、統合されたダイオードを有するＭＯＳトランジスタ装置である。トランジスタ装置は、ｎ型装置として、或いは、ｐ型装置として実装することができる。ｎ型装置においては、ソース領域及びドリフト領域１１は、ｎドーピングされる一方、本体領域１３は、ｐドーピングされる。ｐ型装置においては、ソース領域１２及びドリフト領域１１は、ｐドーピングされる一方、本体領域１３は、ｎドーピングされる。トランジスタ装置は、エンハンスメント型（ノーマリーオフ）装置として、或いは、ディプリーション型（ノーマリーオン）装置として、実装することができる。エンハンスメント型装置においては、個々の装置セル１０_１、１０_２の本体領域１３は、ゲート誘電体２２と隣接している。ディプリーション型装置においては、ゲート誘電体２２に沿ってソース領域１２及びドリフト領域１１と同一のドーピング型のチャネル領域１５（図１には、破線で示されている）が存在している。それぞれの装置セル１０_１、１０_２のチャネル領域１５は、対応するソース領域１２からゲート誘電体２２に沿ってドリフト領域１１まで延在しており、且つ、トランジスタ装置がスイッチオフされた際に、電荷キャリアの空乏状態となる。或いは、この代わりに、ゲート誘電体２２は、ゲート駆動電圧（ゲート−ソース電圧）がゼロである際に、ゲート誘電体２２に沿って本体領域１３内に導通チャネルを生成する固定電荷を含んでいる。

【0019】

更には、トランジスタ装置は、ＭＯＳＦＥＴ又はＩＧＢＴとして実装することができる。ＭＯＳＦＥＴにおいては、ドレイン領域１４は、ソース領域１２及びドリフト領域１１と同一のドーピング型を有する一方、ＩＧＢＴにおいては、ドレイン領域１４は、ソース領域１２及びドリフト領域１１のドーピング型とは相補的であるドーピング型を有する。又、ＩＧＢＴにおいては、ドレイン領域１４は、コレクタ領域とも呼称される。

【0020】

ダイオード領域３０は、本体領域１３と同一のドーピング型を有し、このドーピング型は、ドリフト領域１１のドーピング型とは相補的であるドーピング型である。図１の装置セル１０_１などの１つの装置セルのダイオード領域３０は、図１の装置セル１０_２などの隣接する装置セルの本体領域１３と隣接していることから、それぞれの装置セルの本体領域１３は、隣接する装置セルのダイオード領域３０を通じてソース電極４１に対して電気的に接続されている。任意選択により、それぞれのダイオード領域３０は、２つの異なる方式でドーピングされた半導体領域を含み、即ち、ドリフト領域１１に隣接すると共にドリフト領域１１との間にｐｎ接合を形成する第１領域３１と、第１領域３１をソース電極４１に対して電気的に接続する第２領域３２と、を含む。以下において接触領域とも呼称されている第２領域３２は、第１領域３１よりも高いドーピング濃度を有してもよい。図１に示されている実施形態においては、図１の装置セル１０１などの１つの装置セルの接触領域３２は、対応するトレンチの第２側壁と隣接しており、且つ、図１の装置セル１０_２などの隣接する装置セルの本体領域１３をソース電極４１に対して電気的に接続している。

【0021】

それぞれの装置セル１０_１、１０_２のダイオード領域３０は、ドリフト領域１１及びドレイン領域１４を有するバイポーラダイオードを形成している。このバイポーラダイオードの回路シンボルは、図１にも示されている（図１に示されている回路シンボルの極性は、ｎ型半導体装置に関係するものであり、ｐ型装置においては、極性が反転される）。個々の装置セル１０_１、１０_２のダイオード領域３０とドリフト領域１１の間に形成されたダイオードは、並列に接続されており、且つ、ＭＯＳトランジスタの負荷経路（ドレイン−ソース経路）と並列に接続されている。ＭＯＳトランジスタのドレイン−ソース経路は、ドレイン端子Ｄとソース端子Ｓの間の内部経路である。個々のダイオードは、第１極性を有する電圧がＭＯＳトランジスタのドレイン及びソース端子Ｄ、Ｓの間に印加された際に、逆バイアス（阻止）され、且つ、個々のダイオードは、第２極性を有する電圧がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、順バイアス（導通）される。ｎ型半導体装置においては、ダイオードは、正電圧がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、逆バイアスされ、且つ、ダイオードは、負電圧（これは、ソース及びドレイン端子Ｓ、Ｄの間において正電圧である）がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、順バイアスされる。個々のダイオードは、トランジスタセルの本体ダイオードに対して並列である。本体ダイオードは、個々の装置セル１０_１、１０_２の本体領域１３及びドリフト領域１１によって形成されたダイオードである。但し、本体ダイオードとは異なり、ダイオード領域３０とドリフト領域１１の間のダイオードの特性は、ＭＯＳトランジスタの特性とは無関係に、幅広く調節することができる。具体的には、ダイオード領域３０とドリフト領域１１の間のダイオードは、ダイオード領域３０とドリフト領域１１の間のｐｎ接合が相対的に大きな面積を有するようにダイオード領域３０を実装することにより、高電流定格を有するように実装することができる。

【0022】

図１の半導体装置は、ドレイン及びソース端子Ｄ、Ｓの間に負荷電圧を印加することにより、且つ、駆動電位をゲート電極Ｇに印加することにより、従来のＭＯＳトランジスタと同様に動作させることができる。ｎ型半導体装置を参照し、動作方法の１つについて簡単に説明する。又、この動作方法は、ｐ型装置に対しても適用され、ｐ型装置においては、以下において説明する電圧の極性が反転される。半導体装置は、個々の装置セル１０_１、１０_２の本体ダイオード及び付加的ダイオード（ダイオード領域３０とドリフト領域１１の間のダイオード）を逆バイアスする負荷電圧がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、順動作モードとなる。この電圧は、ｎ型装置においては、正電圧である。順動作モードにおいては、ＭＯＳトランジスタは、ゲート端子Ｇに印加された駆動電位を通じて、スイッチオン及びオフさせることができる。ＭＯＳトランジスタは、ゲート端子Ｇに印加された駆動電位がソース領域１２とドリフト領域１１の間において本体領域１３内に導通チャネルを生成した際に、スイッチオンされ（オン状態となり）、且つ、ＭＯＳトランジスタは、本体領域１３内の導通チャネルが中断された際に、スイッチオフされる（オフ状態となる）。トランジスタ装置をスイッチオン又はオフする駆動電位の絶対値は、トランジスタ装置の具体的なタイプ（エンハンスメント型装置であるのか又はディプリーション型装置であるのか）によって左右される。

【0023】

半導体装置は、本体ダイオード及び付加的ダイオードを順バイアスする電圧がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、逆動作モードとなる。この動作モードにおいては、半導体装置は、ゲート端子Ｇに印加された駆動電位を通じてではなく、負荷電圧の極性を通じてのみ、制御することができる。

【0024】

半導体装置が順動作モードにあると共に半導体装置がスイッチオフされた際には、ダイオード領域３０とドリフト領域１１の間のｐｎ接合及び本体領域１３とドリフト領域１１の間のｐｎ接合は、逆バイアスされ、この結果、空乏領域が、ｐｎ接合において開始することにより、ドリフト領域１１内において拡大することになる。負荷電圧が増大した際に、空乏領域は、ドレイン領域１４の方向においてドリフト領域１１内に更に深く拡大する。負荷電圧が増大すると共に空乏領域がドリフト領域１１内に相対的に深く拡大した際には、ｐｎ接合における電界強度も増大する。本体領域１３と第１ドリフト領域１１の間のｐｎ接合がゲート誘電体２２に対して近接していることから、ゲート誘電体２２は、高負荷電圧が印加された際に、即ち、高電界強度が発生した際に、損傷することになる。但し、図１の半導体装置においては、２つの隣接した装置セル１０_１、１０_２のダイオード領域３０は、ドリフト領域１１と共に、ＪＦＥＴ（接合型電界効果トランジスタ）として機能している。このＪＦＥＴは、２つの隣接したダイオード領域３０の間にチャネル領域１１_１を有する。負荷電圧が増大するのに伴って、且つ、ドリフト領域１１の電位が増大するのに伴って、ＪＦＥＴは、チャネル領域１１１をピンチオフし、これにより、負荷電圧が更に増大した際に本体領域１３とドリフト領域１１の間のｐｎ接合における電界の電界強度が更に増大することを防止する。

【0025】

ＪＦＥＴのチャネル１１_１がピンチオフされる負荷電圧は、例えば、半導体本体１００の横方向における２つの隣接したダイオード領域３０の間の距離によって左右される。半導体本体１００の「横方向」とは、垂直方向に対して垂直であり（この方向において、ドレイン領域１４は、本体領域１３及びダイオード領域３０から離隔している）、且つ、第１表面１０１に対して本質的に平行である。この２つの隣接したダイオード領域３０の間の横方向の距離は、例えば、０．５μｍ（マイクロメートル）〜２μｍ（マイクロメートル）であるか、或いは、ゲート電極２１を収容しているトレンチの幅の０．２５倍〜１．５倍である。トレンチの「幅」とは、第１及び第２側壁１１０_１、１１０_２の間の距離である。図１の実施形態において示されているように、トレンチがテーパー化されている場合には、幅は、第１及び第２側壁１１０_１、１１０_２の間の最大距離であるか、或いは、幅の平均値である。別の実施形態によれば、２つの隣接したダイオード領域３０の間の横方向の距離は、トレンチ１１０の下方のドリフト領域１１内における横方向のダイオード領域３０の寸法（幅）の３０％〜６０％である。ダイオード領域がドリフト領域１１内において変化する幅を有している場合には、幅は、最大幅又は平均幅である。

【0026】

それぞれの装置セル１０_１、１０_２は、チャネル領域を含み、チャネル領域は、ゲート誘電体２２に沿った本体領域１３の領域であるか、或いは、（図１において破線で示されている）任意選択のチャネル領域１５である。ゲート誘電体２２に沿ったチャネル領域は、トランジスタ装置がオン状態にある際に、電荷キャリアがソース領域１２からドリフト領域１１まで流れることができるようにする。それぞれの装置セル１０_１、１０_２のダイオード領域３０は、チャネル領域とオーバーラップしてはいない。即ち、ダイオード領域３０とドリフト領域１１の間のｐｎ接合は、個々のゲートトレンチの底部１１０_３に隣接しており、且つ、チャネル領域の方向においてゲートトレンチを超えて延在してはいない。従って、ダイオード領域３０は、チャネル領域からドレイン領域１４までの電荷キャリアの流れを制約してはない。

【0027】

半導体装置の電圧阻止能力は、特に、ダイオード領域３０とドレイン領域１４の間の距離によって左右される。この距離は、望ましい電圧阻止能力に従って製造プロセスにおいて調節することができる。経験則として、ＳｉＣ半導体本体１００内においては、ドレイン領域１４とダイオード領域３０の間の距離は、１００ボルトの阻止能力当たりに０．８マイクロメートル〜１．０マイクロメートルである。

【0028】

半導体本体１００は、従来の半導体材料を含んでもよく、具体的には、炭化ケイ素（ＳｉＣ）又はこれに類似したものなどのバンドギャップの広い半導体材料を含んでもよい。図１に示されている装置トポロジーは、具体的には、ＳｉＣ技術によって実装された半導体装置に適している。例えば、半導体本体１００がＳｉＣを含んでいる際には、ゲート誘電体２２は、二酸化ケイ素（ＳｉＯ_２）として実装されてもよい。ＳｉＯ_２のゲート誘電体２２は、高電圧装置において発生しうる高電界強度が印加された際に、劣化する場合がある。このような装置においては、ダイオード領域３０及びドリフト領域１１によって形成されたＪＦＥＴは、半導体装置がスイッチオフされると共に高負荷電圧がドレイン及びソース端子Ｄ、Ｓの間に印加された際に、ゲート誘電体２２を効率的に保護する。逆動作モードにおいては、ソース電極４１に対して直接的に接続された付加的ダイオードは、ＭＯＳトランジスタの負荷経路に対して並列に接続された低損失を有する高効率ダイオードである。

【0029】

ドリフト領域１１のドーピング濃度は、例えば、１Ｅ１４ｃｍ^−３〜１Ｅ１７ｃｍ^−３である。本体領域１３のドーピング濃度は、例えば、５Ｅ１６ｃｍ^−３〜５Ｅ１７ｃｍ^−３である。ソース及びドレイン領域１２、１４のドーピング濃度は、例えば、１Ｅ１９ｃｍ^−３超である。ダイオード領域３０のドーピング濃度は、例えば、１Ｅ１８ｃｍ^−３〜１Ｅ１９ｃｍ^−３である。

【0030】

図１を参照すれば、それぞれの装置セル１０_１、１０_２の本体領域１３は、第１側壁１１０_１において、対応するゲートトレンチと隣接している。特に、ゲートトレンチが、テーパー化された側壁を有する際には、第１及び第２側壁１１０_１、１１０_２は、半導体本体１００の結晶格子の異なる結晶面に対応していてもよい。一実施形態によれば、半導体本体１００は、六角形のＳｉＣ結晶を含み、且つ、ゲートトレンチは、第１側壁１１０_１がＳｉＣ結晶内の１１−２０面に対応するように、テーパー化された側壁を有する。この場合には、個々のチャネル領域は、相対的に低い抵抗値を特徴としている。この実施形態においては、第１側壁１１０_１は、ＳｉＣ半導体本体の結晶のｃ軸とアライメントされている。ｃ軸（六角形の主軸）は、ＳｉＣ結晶の成長面（０００１面）に対して垂直である。図１には、この成長面は、示されていない。トレンチの底部１１０_３は、第１表面１０１に対して本質的に平行である。

【0031】

トレンチ１１０の第１側壁１１０_１と第１表面１０１の間の角度α（アルファ）は、成長面（０００１面）との関係における第１表面の向きによって左右される。一実施形態によれば、第１表面１０１は、成長面との関係において傾斜しており、第１表面１０１と成長面の間の角度は、１°〜１０°であってもよく、特に、２°〜８°であってもよい。この場合には、αは、８０°（９０°−１０°）〜８９°（９０°−１°）であり、且つ、特に、８２°（９０°−８°）〜８８°（９０°−２°）である。特定の一実施形態によれば、第１表面１０１と成長面の間の角度は、トレンチ１１０の第１表面１０１と第１側壁１１０_１の間の角度αが８６°となるように、４°である。ｃ軸に対する第１側壁のアライメントが、本体領域１３内のゲート誘電体２２に沿ったチャネル領域内の低抵抗値を結果的にもたらすように、１１−２０面（（１１−２０）面と表現されてもよい）に沿ってＳｉＣ結晶内における電荷キャリアの高い移動度が存在している。

【0032】

ゲートトレンチは、細長いトレンチとすることが可能であり、この場合に、ゲート電極２１は、図１の垂直断面図においては視野外となる位置においてゲート端子電極に接続することができる。図２は、細長いゲートトレンチを含む図１の半導体装置の一実施形態の水平断面図を示している。図２は、半導体本体１００の３つの異なる水平方向の層における半導体装置の特徴を示している。図２において、ゲート電極２１及びゲート誘電体２２は、破線で示されている。図２において観察できるように、ゲート電極２１及びゲート誘電体２２を有するゲートトレンチは、細長いトレンチである。任意選択の接触領域３２を有するソース領域１２及びダイオード領域３０は、ゲートトレンチに対して平行に延在している。図２は、絶縁層５１の接触開口部５２、５３を（破線で）更に示している。図２を参照すれば、ソース領域１２とダイオード領域３０、具体的には、ダイオード領域の接触領域３２の上方には、第１接触開口部５２が存在しており、且つ、ゲート電極２１の上方には、第２接触開口部５３が存在している。第２開口部５３は、半導体本体１００の第１横方向ｘにおいて第１開口部５２から離隔している。個々のゲートトレンチ及び個々のダイオード領域３０は、本実施形態においては、第１横方向ｘに対して垂直である第２横方向ｙにおいて離隔している。図１及び図２を参照すれば、第１接触開口部５２が配置されると共に第１接触開口部５２内の接触領域３２及びソース領域１２に電気的に接続されている領域内において、ソース電極４１が絶縁層５１をカバーしている。

【0033】

ゲート接続電極（ゲートランナ）４２は、第１横方向ｘにおいてソース電極４１から離隔しており、且つ、第２接触開口部５３が構成されている領域内において絶縁層５１をカバーしている。ゲート接続電極４２は、第２接触開口部５３内においてゲート電極２１に電気的に接続されている。図２を参照すれば、ソース電極４１及びゲート接続電極４２は、本質的に平行であってもよい。

【0034】

図１に示されている垂直断面図は、図２に示されている断面Ａ−Ａにおける垂直断面図に対応している。図３は、図２に示されている断面Ｂ−Ｂにおける垂直断面図を示しており、この場合に、断面Ｂ−Ｂは、ゲート接続電極４２及び第２接触開口部５３を通過している。図３を参照すれば、絶縁層５１は、ダイオード領域３０及びソース領域１２をゲート接続電極４２から分離しており、且つ、ゲート接続電極４２は、第２接触開口部５３を通じてゲート電極２１に電気的に接続されている。

【0035】

一実施形態によれば、半導体装置は、ソース端子Ｓに接続された１つのソース電極４１と、ゲート端子Ｇに接続された１つのゲート接続電極４２と、を含む。更なる実施形態（図示されてはいない）によれば、半導体装置は、ゲート端子Ｇにそれぞれが接続されたいくつかのゲート接続電極４２と、ソース端子Ｓにそれぞれが接続されたいくつかのソース電極４１と、を含み、この場合に、ゲート接続電極４２及びソース電極４１は、本質的に平行であり、且つ、第１横方向ｘにおいて交互に配置されている。

【0036】

図１及び図２を参照すれば、ダイオード領域３０は、半導体本体１００の垂直方向においてトレンチの底部１１０_３の下方に配置された領域を含む。半導体本体１００の「垂直方向」とは、半導体本体１００の第１表面１０１に対して垂直の方向である。この底部１１０_３下方のダイオード領域３０の領域は、以下においては、「下部ダイオード領域」と呼称することとする。ダイオード領域３０が第１ダイオード領域３１及び第２ダイオード領域３２を含む一実施形態においては、下部ダイオード領域は、第１ダイオード領域３１及び第２ダイオード領域３２のセクションを含んでもよい。

【0037】

一実施形態によれば、下部ダイオード領域は、下部ダイオード領域が最大ドーピング濃度を有する領域がトレンチの底部１１０_３から離隔するように、変化するドーピング濃度を垂直方向において有する。以下、図４を参照し、これについて説明する。

【0038】

図４は、図１に示されているラインＩ−Ｉに沿ったダイオード領域３０のドーピング濃度Ｎ_３０を示している。図４において、ｘは、第１表面１０１とドーピング濃度が図４に示されている個々の位置の間の距離を表している。ｘ０は、第１表面１０１の位置を表記しており、且つ、ｘ１は、トレンチの底部１１０_３の位置を表記しており、且つ、ｘ２は、ダイオード領域３０がドリフト領域との間にｐｎ接合を形成するダイオード領域３０の下端部を表記している。図４には、ダイオード領域３０を形成するドーパントのドーピング濃度のみが示されている。上述のように、これらのドーパントは、ｎ型トランジスタ装置においては、ｐ型ドーパントであり、且つ、ｐ型トランジスタ装置においては、ｎ型ドーパントである。図４を参照すれば、ダイオード領域３０のドーピング濃度は、トレンチの底部１１０_３から離隔した位置において、下部ダイオード領域３０内において最大値を有する。トレンチの底部１１０３と最大値の位置ｘ３の間の最短距離ｄは、例えば、２００ナノメートル（ｎｍ）〜１マイクロメートル（μｍ）であり、特に、２５０ナノメートル〜５００ナノメートルである。一実施形態によれば、この下部ダイオード領域における最大ドーピング濃度は、１Ｅ１８ｃｍ^−３〜５Ｅ１８ｃｍ^−３である。

【0039】

図４を参照すれば、下部ダイオード領域内のドーピング濃度の最大値は、全体ダイオード領域３０の局所的な最大値であってもよい。即ち、ダイオード領域は、ドーピング濃度の絶対的な最大値を含んでもよく、或いは、下部ダイオード領域外であると共に下部ダイオード領域３０内の最大ドーピング濃度よりも高いドーピング濃度の領域の更なる局所的な最大値を含んでもよい。図４に示されている実施形態においては、ダイオード領域３０は、第１表面１０１に近接した状態のドーピング濃度の絶対的な最大値を有する。このドーピング濃度の絶対的な最大値を有する領域は、ソース電極１がダイオード領域３０に対して電気的に接続する接触領域として機能する。この領域内の最大ドーピング濃度は、例えば、１Ｅ１９ｃｍ^−３〜１Ｅ２０ｃｍ^−３である。一実施形態によれば、トレンチの底部１１０_３と（局所的な）最大ドーピング濃度を有する位置ｘ３の間には、ドーピング濃度の（局所的な）最小値が存在している。この最小ドーピング濃度は、一実施形態によれば、トレンチの底部に隣接した領域内に存在している。一実施形態によれば、この最小ドーピング濃度は、５Ｅ１７ｃｍ^−３〜１Ｅ１８ｃｍ^−３である。

【0040】

トレンチの底部１１０_３から離隔した下部ダイオード領域のドーピング濃度の局所的な最大値を有するダイオード領域３０の実装は、半導体装置が阻止している際に高電界からゲート誘電体２２を効果的に保護するのに有用である。

【0041】

一実施形態によれば、ドリフト領域１１は、チャネル領域１１_１内において、局所的に増大したドーピング濃度を有する。以下、図５を参照し、これについて説明する。図５は、図１に示されているラインＩＩ−ＩＩに沿ったドーピング濃度を示している。図５において、ソース領域１２のドーピング濃度Ｎ_１２、本体領域１３のものＮ_１３、及びドリフト領域１１のものＮ_１１が示されている。図４と同様に、ｘ０は、第１表面１０１の位置を表記しており、ｘ１は、トレンチの底部１１０_３の位置を表記しており、且つ、ｘ２は、ダイオード領域３０の下端部の位置を表記している。図５を参照すれば、ドリフト領域１１は、ドレイン領域１４の方向においてドリフト領域１１から離れた領域内よりも高いドーピング濃度を本体領域１３に隣接した領域内において有する。即ち、ドリフト領域１１は、本体領域１３とドリフト領域１１の間の境界線におけるｐｎ接合とダイオード領域３０の下端部の垂直方向の位置に対応した垂直方向の位置の間の領域内においてドーピング濃度の最大値を有する。この増大したドーピング濃度を有する領域の長さは、例えば、２００ナノメートル〜１マイクロメートルである。この領域内のドーピング濃度は、例えば、チャネル領域１１_１外のドーピング濃度の少なくとも２倍である。一実施形態によれば、チャネル領域１１_１の相対的に高度にドーピングされたセクション内のドーピング濃度は、５Ｅ１６ｃｍ^−３〜１Ｅ１７ｃｍ^−３である。チャネル領域１１_１外においては、ドリフト領域１１のドーピング濃度は、例えば、２Ｅ１６ｃｍ^−３未満である。チャネル領域１１_１の相対的に高度なドーピングは、半導体装置のオン抵抗値を低減するのに有用であり、オン抵抗値とは、半導体装置のオン状態における電気抵抗値である。一実施形態によれば、チャネル領域１１_１の相対的に高度にドーピングされたセクションは、下部ダイオード領域がドーピング最大値を有する垂直方向の位置ｘ３をカバーしている。

【0042】

別の実施形態によれば、ドリフト領域１１は、ダイオード領域３０の下方において、更に高度にドーピングされた領域１１_２を含む。この更に高度にドーピングされた領域１１_２は、ダイオード領域３０に隣接していてもよく、且つ、横方向において、チャネル領域１１_１の方向においてダイオード領域３０を超えて延在してもよい。この更に高度にドーピングされた領域１１_２のドーピング濃度は、チャネル領域１１_１内の相対的に高度にドーピングされた領域のドーピング濃度に対応したものであってもよい。この更に高度にドーピング領域１１_２は、チャネル領域１１_１内の相対的に高度にドーピングされた領域から離隔していてもよい。

【0043】

以下、図６Ａ〜図６Ｊを参照し、上述の半導体装置を製造する方法の一実施形態について説明する。これらの図のそれぞれは、方法の個々の方法ステップにおける半導体本体１００の垂直断面図を示している。

【0044】

図６Ａを参照すれば、方法は、半導体本体１００に対して、ドリフト領域層１１１、ドリフト領域層１１１に隣接した本体領域層１１３、及び本体領域層１１３に隣接したソース領域層１１２を提供するステップを含む。ソース領域層１１２は、半導体本体１００の第１表面１０１を形成している。半導体本体１００は、本体領域層１１３の反対側においてドリフト領域層１１１に隣接したドレイン領域層１１４を更に含む。任意選択により、ドリフト領域層１１１と同一のドーピング型であるがドリフト領域層１１１よりも高度にドーピングされたフィールドストップ領域層（図示されてはいない）が、ドレイン領域層１１４とドリフト領域層１１１の間に配置される。ドリフト領域層１１１は、ドリフト領域１１を形成し、本体領域層１１３は、本体領域１３を形成し、ソース領域層１１２は、ソース領域１２を形成し、且つ、ドレイン領域層１１４は、完成した半導体装置のドレイン領域１４を形成する。個々の半導体層１１１〜１１４のドーピング型及びドーピング濃度は、個々の半導体層によって形成される装置領域のドーピング型及びドーピング濃度に対応している。これらの個々の装置領域のドーピング型及びドーピング濃度については、上述したとおりである。

【0045】

図６Ａの半導体本体１００は、いくつかの異なる方式でドーピングされた半導体層を有する半導体本体を製造する従来の技術を使用することにより、製造することができる。一実施形態によれば、半導体本体１００を製造するステップは、ドレイン領域層１１４を形成する半導体基板を提供するステップと、ドレイン領域層１１４上において第１エピタキシャル層としてドリフト領域層１１１を成長させるステップと、ドリフト領域層１１１上において第２エピタキシャル層として本体領域層１１３を成長させるステップと、本体領域層１１３上において第３エピタキシャル層としてソース領域層１１２を成長させるステップと、を含む。個々のエピタキシャル層は、個別のエピタキシャルプロセスにおいて原位置ドーピングすることができる。

【0046】

第２実施形態によれば、ドリフト領域層１１１のドーピング濃度に対応したドーピング濃度を有する半導体基板が提供されている。本体領域層１１３及びソース領域層１１２を形成するように、注入プロセスにより、この基板に、ドーピング原子が第１表面１０１を通じて注入される。更には、ドレイン領域層１１４を形成するべく、ドーピング原子が第１表面１０１の反対側の第２表面１０２を通じて基板に注入される。

【0047】

第３実施形態によれば、ドレイン領域層１１４を形成する半導体基板が提供されている。エピタキシャル層をドレイン領域層１１４上において成長させ、この場合に、エピタキシャル層は、ドリフト領域層１１１のドーピング濃度に対応したドーピング濃度を有する。このエピタキシャル層は、半導体本体１００の第１表面１０１を形成する。最後に、本体領域層１１３及びソース領域層１１２を形成するように、ドーピング原子が第１表面１０１を通じてエピタキシャル層に注入される。

【0048】

図６Ｂを参照すれば、半導体本体１００の第２横方向ｙにおいて離隔したダイオード領域３０が形成されている。ダイオード領域３０を形成するステップは、ドリフト領域層１１１内において第１ダイオード領域３１を形成するステップと、第２ダイオード領域（接触領域）３２を形成するステップと、を含んでもよく、接触領域３２は、第１表面１１１からソース領域層１１２及び本体領域層１１３を通じて第１ダイオード領域３１内に延在している。第１及び第２ダイオード領域３１、３２を形成するステップは、従来の注入プロセスを含んでもよい。ダイオード領域３０を製造する方法の一実施形態については、図７Ａ及び図７Ｂを参照して後述する。

【0049】

図６Ｃを参照すれば、方法は、半導体本体１００の第１表面１０１内においてトレンチを生成するステップを更に含む。トレンチは、それぞれ、第１側壁１１０_１、第１側壁１１０_１の反対側の第２側壁１１０_２、及び底部１１０_３を含む。トレンチは、本体領域層１１３及びソース領域層１１２をいくつかのセクションにサブ分割しており、ダイオード領域３０の形成前に本体領域層１１３のドーピング濃度を有する領域は、本体領域１３を形成し、且つ、ダイオード領域３０の形成前にソース領域層１１２のドーピング濃度を有する領域は、半導体装置のソース領域１２を形成する。図６Ｃを参照すれば、トレンチ１１０は、それぞれのトレンチ１１０の第１側壁１１０_１が１つのソース領域１２及び１つの本体領域１３と隣接するように、且つ、それぞれのトレンチ１１０の第２側壁１１０_２が、１つのダイオード領域３０、特に、ダイオード領域３０の接触領域３２と隣接するように、形成されている。この場合には、ダイオード領域３０とドリフト領域１１の間に形成されたｐｎ接合は、それぞれのトレンチ１１０の底部１１０_３と隣接している。トレンチ１１０を形成するステップは、エッチングマスク２１０を使用する従来のエッチングプロセスを含んでもよい。

【0050】

任意選択により、個々のトレンチの側壁１１０_１、１１０_２と底部１１０_３の間のコーナーを丸めるトレンチ１１０の事後処理が存在する。図６Ｄには、このような丸めのプロセスの結果が示されている。丸めのプロセスは、水素含有雰囲気中における熱処理を含んでもよい。例えば、この熱処理における温度は、１２００℃〜１７００℃であり、持続時間は、例えば、１分〜６０分である。一実施形態によれば、側壁１１０_１、１１０_２と底部１１０_３の間のコーナーは、ゲート誘電体２２が第１表面１１０１に沿って有する厚さの少なくとも２倍又はこの厚さの少なくとも４倍の半径を有するように形成されている。ゲート誘電体２２は、後述するプロセスにおいて形成される。一実施形態によれば、コーナーの半径は、少なくとも３００ナノメートル（ｎｍ）である。このプロセスによれば、トレンチの底部におけるコーナーのみならず、第１表面１０１と側壁１１０_１、１１０_２の間のコーナーも丸められる。

【0051】

一実施形態によれば、トレンチ１１０は、テーパー化された側壁を有するように形成されている。一実施形態によれば、半導体本体１００は、ＳｉＣを有し、且つ、トレンチ１１０は、第１側壁１１０_１がＳｉＣ半導体結晶のｃ軸とアライメントするように、テーパー化された側壁を有するように形成されている。

【0052】

テーパー化された側壁を有するトレンチを形成するステップは、第１エッチングレートで垂直方向において、且つ、第１エッチングレートよりも小さな第２エッチングレートで横方向において、半導体本体をエッチングするエッチングプロセスを含んでもよい。第１表面１０１に相対的に近接したトレンチの側壁１１０_１、１００_２が、底部１１０_３に相対的に近接したセクションよりも長期にわたってエッチング剤に晒されることから、トレンチは、底部１１０_３よりも第１表面１０１において幅が広くなる。エッチングプロセスの精度に応じて、半導体本体１００の第１表面１０１が望ましい結晶プレーンとどれだけ正確にアライメントされるかに応じて、且つ、半導体本体１００がエッチングプロセスにおいてエッチングマスク（図示されてはいない）とどれだけ正確にアライメントされるかに応じて、第１側壁１１０_１は、チャネル領域の実装が望ましい結晶プレーンに対して正確にフィットすることにもなり、或いは、フィットしないことにもなる。

【0053】

一実施形態によれば、トレンチを形成するステップは、上述の結晶面、即ち、１１−２０面と第１側壁１１０_１をアライメントさせるように機能する調節プロセスを含む。このプロセスは、トレンチの形成の後に、水素含有雰囲気中における熱処理を含んでもよい。熱処理においては、温度は、例えば、１２００℃〜１７００℃であり、且つ、持続時間は、例えば、１分〜６０分である。一実施形態によれば、同一の熱処理は、トレンチのコーナーを丸めるべく、且つ、第１側壁１１０_１のアライメントを微細チューニングするべく、使用されている。

【0054】

図６Ｅに示されている次のプロセスステップにおいて、ゲート誘電体２２が、トレンチ１１０の側壁１１０_１、１１０_２及び底部１１０_３上において形成されている。又、任意選択により、ゲート誘電体２２は、半導体本体１００の第１表面１０１上においても形成される。一実施形態によれば、半導体本体１００は、ＳｉＣを含み、且つ、ゲート誘電体２２は、二酸化ケイ素（ＳｉＯ_２）を含む。ゲート誘電体２２を形成するステップは、酸化プロセス、堆積プロセス、或いは、堆積プロセスと酸化プロセスの組合せを含んでもよい。

【0055】

図６Ｆを参照すれば、電極層２１’が、トレンチ１１０内において、且つ、半導体本体１００の第１表面１０１の上方において、形成されている。トレンチ１１０内に配置されている電極層２１’のセクションは、個々の装置セルのゲート電極２１を形成する。例えば、電極層２１’は、ポリシリコン又はケイ化物などの高度にドーピングされた多結晶半導体材料を含む。

【0056】

図６Ｇを参照すれば、電極層２１’は、第１表面１０１から除去されているが、トレンチ内において留まり、ゲート電極２１を形成している。第１表面１０１の上方において電極層２１’を除去するステップは、ドライエッチングプロセスなどのエッチングプロセスを含んでもよい。

【0057】

図６Ｈを参照すれば、絶縁層５１が、第１表面１０１及びゲート電極２１の上方において形成されている。絶縁層５１は、酸化物などの従来の電気絶縁層であってもよい。絶縁層５１を形成するステップは、化学気相蒸着（ＣＶＤ）を含んでもよい。

【0058】

図６Ｉを参照すれば、接触孔５２が絶縁層５１内において形成されている。接触孔を形成するステップは、エッチングマスクを使用する従来のエッチングプロセスを含んでもよい。図６Ｉは、ダイオード領域３０及びソース領域１２の上方において第１接触孔５２を形成するステップを示している。同様に、第２接触孔５３が、図６Ｉの垂直断面においては視野外である領域内において、ゲート電極２１の上方に形成される。

【0059】

最後に、ソース電極４１が形成されている。ソース電極４１は、第１接触開口部４３内においてダイオード領域３０及びソース領域１２と電気的に接触している。任意選択により、ソース電極４１は、上述の２つのサブ層４１_１、４１_２を含む。ソース電極４１を形成するステップは、ＣＶＤプロセス、蒸発プロセス、ガルバニックプロセス、及びスパッタリングプロセスのうちの１つなどの金属堆積プロセスを含んでもよい。ソース電極４１は、金属又はケイ化物などの導電性材料を含む。同様に、ゲート接続電極４２も、図６Ｊにおいては視野外である領域内に形成され、且つ、第２接触開口部５３内においてゲート電極２１と接触している。

【0060】

上述の方法においては、垂直方向の位置ｘ３（図４を参照されたい）及び下部ダイオード領域３０内のドーピング最大値のドーピング濃度は、図６Ｂを参照して説明した注入プロセスにおいて調節することができる。具体的には、垂直方向の位置は、ドーピング最大値を形成するように注入されるイオンの注入エネルギーを調節することにより、調節することが可能であり、且つ、ドーピング濃度は、注入分量を調節することにより、調節することができる。１つのダイオード領域３０を形成するステップは、半導体本体の垂直方向において変化するドーピング濃度を有するダイオード領域３０を形成するように、注入エネルギー及び注入分量の観点において異なってもよいいくつかの注入プロセスを含んでもよいことに留意されたい。

【0061】

図７Ａ及び図７Ｂは、ダイオード領域３０を生成する方法の一実施形態を示している。図７Ａ及び図７Ｂに示されている方法においては、ダイオード領域３０は、第１ダイオード領域３１及び第２ダイオード領域３２を有するように形成されている。図７Ａを参照すれば、第１ダイオード領域３１を形成するステップは、注入マスク２１０を使用した少なくとも１つの注入プロセスを含んでもよい。この注入プロセスの注入エネルギーは、ドーピング原子がドリフト領域層１１１に注入されるように、調節される。

【0062】

図７Ｂを参照すれば、第２ダイオード領域（接触領域）３２を形成するステップは、更なる注入マスクを使用した少なくとも１回の更なる注入プロセスを含む。更なる注入マスクは、第１注入マスク２１０の開口部の側壁に沿ってスペーサ２２０を形成することによって得ることができる。接触領域３２を形成するステップは、異なる注入エネルギーを伴ういくつかの後続の注入プロセスを含んでもよい。更には、それぞれの注入プロセスと、図６Ａ〜図６Ｊを参照して上述した注入プロセスの場合にも、注入されたドーピング原子を活性化するための熱処理を含む。

【0063】

少なくとも１回の注入プロセス及び少なくとも１回の更なる注入プロセスにおける注入エネルギー及び注入分量は、完成した装置の下部ダイオード領域が、望ましい垂直方向の位置ｘ３（図４を参照されたい）においてドーピング濃度の最大値を有するように、選択されている。一実施形態によれば、最大値の位置及びドーピング濃度は、第１ダイオード領域３１を形成するプロセスにおいて定義されている。別の実施形態によれば、第１ダイオード領域３１を形成するプロセスと第２ダイオード領域３２を形成するプロセスの両方により、ドーピング最大値の位置及びドーピング濃度を定義している。

【0064】

図７Ａ及び図７Ｂに示されている実施形態においては、第２ダイオード領域３２は、第１ダイオード領域３１内に深く（第１ダイオード領域３１の垂直方向の寸法の５０％超だけ）延在している。但し、これは、一例に過ぎない。別の実施形態によれば、第２ダイオード領域３２は、第１ダイオード領域３１の垂直方向の寸法の５０％未満だけ、或いは、場合によっては、２５％未満だけ、第１ダイオード領域３１内に延在している。

【0065】

更には、異なる横方向の寸法を有するように、即ち、これらの第１及び第２ダイオード領域３１、３２を形成するための２つの異なる注入マスクを使用することにより、第１ダイオード領域３１及び第２ダイオード領域３２を形成するステップは、任意選択である。一実施形態によれば、ドリフト領域１１内の第１ダイオード領域３１と、第１ダイオード領域３１を完成した装置内のソース電極に接続する第２ダイオード領域３２と、の両方を形成するべく、図７Ａに示されているマスク２１０などの１つのマスクのみが使用されている。

【0066】

図５を参照すれば、チャネル領域１１_１は、ドリフト領域１１のその他のセクションよりも高いドーピング濃度を有する領域を有してもよい。チャネル領域の相対的に高いドーピング濃度は、半導体本体１００に第１表面１０１を介してドーパント原子を注入することにより、得ることができる。注入マスクは、完成した装置がチャネル領域１１_１を含む領域内においてのみドーパント原子を注入するべく、使用されてもよい。相対的に高いドーピング濃度を有するチャネル領域１１_１のセクションの垂直方向の位置及びドーピング濃度は、このプロセスにおいて注入エネルギー及び注入分量を適切に調節することにより、調節することができる。上述の図６Ｄを参照して説明したプロセスステップの後にトレンチの底部１１０_３を介してドーピング原子を半導体本体１００に注入することにより、更なる相対的に高度にドーピングされた領域１１_２（図１を参照されたい）を製造することができる。

【0067】

図８は、別の実施形態による半導体装置の垂直断面図を示している。この実施形態においては、ゲート誘電体２２は、第１側壁１１０_１よりもトレンチの底部１１０_３において相対的に厚い。即ち、ゲート誘電体２２は、第１側壁１１０_１において第１厚さを有し、且つ、底部１１０_３において第２厚さを有しており、第２厚さは、第１厚さよりも大きい。一実施形態によれば、第２厚さは、第１厚さの少なくとも１．５倍であり、第１厚さの少なくとも２倍であり、或いは、場合によっては、第１厚さの少なくとも３倍である。製造プロセスにおける変動又は不完全性に起因し、ゲート誘電体２２の厚さは、第１側壁１１０_１及び底部１１０_３に沿って変化する場合がある。従って、側壁１１０_１、１１０_２又は底部１１０_３のうちの１つにおけるゲート誘電体２２の「厚さ」は、それぞれ、個々の側壁／底部におけるゲート誘電体２２の平均厚さ又は最小厚さとして理解されたい。

【0068】

図９に示されている別の実施形態によれば、トレンチの底部１１０_３のみならず、第２側壁１１０_２におけるゲート誘電体２２は、第１側壁１１０_１におけるものよりも厚い。即ち、ゲート誘電体２２は、第１側壁１１０_１における第１厚さを上回る第２側壁１１０_３における第３厚さを有する。一実施形態によれば、第３厚さは、第１厚さの少なくとも１．５倍であり、第１厚さの少なくとも２倍であり、或いは、第１厚さの少なくとも３倍である。第３厚さは、実質的に、底部１１０_３における第２厚さと等しくてもよく、或いは、第２厚さとは異なっていてもよい。一実施形態によれば、第１厚さは、４０ナノメートル〜１００ナノメートルである。第２厚さ及び第３厚さは、それぞれ、例えば、６０ナノメートル〜３００ナノメートルである。

【0069】

図１０Ａ〜図１０Ｄは、トレンチ１１０の底部１１０_３と、任意選択により、第２側壁１１０_２と、の上部において相対的に厚いゲート誘電体２２を生成する方法の一実施形態を示している。図１０Ａ〜図１０Ｃは、方法の異なるプロセスシーケンスの最中／後の半導体本体１００の垂直方向の断面図を示している。図１０Ａ〜図１０Ｃを参照して説明する方法は、半導体本体１００内のトレンチ１１０の形成の後に、即ち、図６Ａ〜図６Ｄを参照して上述したプロセスシーケンスの後に、開始される。

【0070】

図１０Ａを参照すれば、方法は、トレンチ１１０の側壁１１０_１、１１０_２及び底部１１０_３上において第１誘電体層２２１を形成するステップを含む。又、任意選択により、この誘電体層２２１は、第１表面１０１上においても形成される。第１誘電体層２２１は、酸化物を含んでもよい。この第１誘電体層２２１を形成するステップは、酸化プロセス、堆積プロセス、或いは、酸化プロセスと堆積プロセスの組合せを含んでもよい。例えば、堆積プロセスは、ＣＶＤ（化学気相蒸着）プロセスを含む。

【0071】

図１０Ｂを参照すれば、方法は、第１保護層３０１によってトレンチ１１０を充填するステップを更に含む。例えば、保護層３０１は、例えば、ポリシリコン又は非晶質シリコンなどの多結晶又は非晶質半導体材料を含む。任意選択により、第２保護層３０２が、第２側壁１１０_２をカバーする第１誘電体層２２１のセクションの上方において配置されるように、第２保護層３０２が第１保護層３０１及び第１表面１０１の上方において形成される。第２保護層３０２は、任意選択であり、且つ、相対的に厚いゲート誘電体２２が底部１１０_３においてのみ生成される実施形態においては、省略することができる。第２保護層３０２は、多結晶又は非晶質半導体材料、フォトレジスト、又はこれらに類似したものを含んでもよい。

【0072】

方法は、半導体本体１００、第１保護層３０１、及び任意選択の第２保護層３０２に対して第１誘電体層２２１を選択的にエッチングするステップを更に含む。このプロセスにおいては、第１保護層２０１が、底部１１０_３において第１誘電体層２２１をエッチングから保護していることから、第１表面１０１上の、且つ、第１側壁１１０_１に沿った、第１誘電体層２２１をエッチングすることができる。第２保護層３０２が省略されている場合には、エッチングプロセスの後に、底部１１０_３においてのみ第１誘電体層２２１が残るように、第２側壁１１０_２に沿った第１誘電体層２２１もエッチングされる。第２側壁１１０_２の上方に第２保護層３０２が存在している場合には、底部１１０_３における第１誘電体層２２１が残るのみならず、第２側壁１１０_２に沿った第１誘電体層２２１も残ることになる。

【0073】

図１０Ｃは、これらのプロセスステップの後の、且つ、第１保護層３０１及び任意選択の保護層３０２を除去した後の、半導体本体１００を示している。図１０Ｃにおいて、第２側壁１１０_２に沿った第１誘電体層２２１は、破線で示されており、その理由は、この第１誘電体層２２１の部分は、任意選択であり、且つ、第２保護層３０２が生成された場合にのみ、残るからである。

【0074】

図１０Ｄを参照すれば、方法は、トレンチ１１０の側壁１１０_１、１１０_２及び底部１１０_３上の第２誘電体層２２２を形成するステップを更に含む。トレンチ１１０内において、この第２誘電体層２２２は、第１誘電体層２２１に追加されている。第１誘電体層２２１及び第２誘電体層２２２は、ゲート誘電体２２を形成する。ゲート誘電体２２は、第２誘電体層２２２のみが生成されている第１側壁１１０_１においては、相対的に厚く、第１誘電体層２２１及び第２誘電体層２２２が生成されている底部１１０_３においては、相対的に厚く、且つ、第２誘電体層２２２と、任意選択により、第１誘電体層２２１が生成される第２側壁１１０_２においては、相対的に厚くてもよい。半導体装置を製造する更なる方法ステップは、図６Ｆ〜図６Ｊを参照して上述した方法ステップに対応したものであってもよい。

【0075】

図１１Ａ〜図１１Ｃは、別の実施形態によるゲート誘電体２２を形成する方法を示している。図１１Ａを参照すれば、方法は、トレンチ１１０の側壁１１０_１、１１０_２及び底部１１０_３上において第１誘電体層２２１を形成するステップを含む。第１誘電体層２２１は、図１０Ａを参照して上述したように生成されてもよい。

【0076】

方法は、少なくとも第１側壁１１０_１に沿って第１誘電体層２２１を除去するステップを更に含む。又、任意選択により、第１誘電体層２２１は、第２側壁１１０_２に沿っても除去される。第１側壁１１０_１に沿って第１誘電体層２２１を除去するステップは、底部１１０_３の上方において、且つ、任意選択により、第２側壁１１０_２の上方において、第１誘電体層２２１上にマスク層を形成するステップを含んでもよい。

【0077】

図１１Ｂを参照すれば、このマスク層を形成するステップは、第１誘電体層２２１の上方において犠牲層２２４を形成するステップを含んでもよい。一実施形態によれば、この犠牲層２２４は、例えば、ポリシリコンなどの多結晶半導体材料を含む。図１１Ｂを参照すれば、この犠牲層２２４には、犠牲層２２４を除去することが望ましい領域内において損傷注入が適用される。図１１Ｂを参照すれば、第１表面１０１に沿うと共に第１側壁１１０_１に沿った犠牲層２２４に対して損傷注入が適用されてもよい。底部１１０_３及び第２側壁１１０_２における犠牲層２２４を注入から保護するべく、傾斜注入が使用されてもよい。損傷注入プロセスにおいて使用されるイオンの例は、例えば、アルゴン又はキセノンイオンなどの希ガスイオンを含む。

【0078】

次のプロセスステップにおいて、損傷注入された犠牲層２２４のセクションが、損傷していない犠牲層セクションに対して損傷している犠牲層セクションを選択的にエッチングするエッチングプロセスにおいて、除去されている。図１１Ｃは、この選択的エッチングプロセスの後の犠牲層２２４を示している。次いで、犠牲層２２４の残っているセクションは、犠牲層２２４によってカバーされていない第１誘電体層２２１のセクションをエッチングするためのエッチングマスクとして使用される。図１１Ｄには、この結果が示されている。

【0079】

図１１Ｄを参照すれば、第１誘電体層２２１は、トレンチ１１０の底部１１０_３及び第２側壁１１０_２において残っている。この構造は、図１０Ｃを参照して説明した構造に対応している。従って、ゲート誘電体２２を形成する更なるプロセスステップは、図１０Ｄを参照して上述したプロセスステップに対応したものであってもよい。

【0080】

図１１Ａ〜図１１Ｄを参照して説明した方法に基づいて、相対的に厚いゲート誘電体２２が底部１１０_３且つ第２側壁１１０_２上において形成され、その理由は、この方法においては、第１誘電体層２２１が、底部１１０_３及び第２側壁１１０_２上に残るからである。但し、この方法は、トレンチ１１０の底部１１０_３上においてのみ第１誘電体層２２１を形成するように、容易に変更することができる。変更済みの方法は、犠牲層２２４が、第１側壁１１０_１の上方のみならず、第２側壁１１０_２の上方においても、損傷注入されるように選択された更なる損傷注入プロセスを含む。図１１Ｂに示されている方法における注入角度とは異なる注入角度を利用した傾斜注入が使用されてもよい。例えば、β（ベータ）が、図１１Ｂに示されている方法における第１表面１０１との関係における注入角度であるとすれば、変更済みの方法において更に使用される注入角度は、−βである（図１１Ｂにおいて破線で示されている）。

【0081】

但し、底部１１０_３における犠牲層２２４は、変更済みの方法においては、損傷注入されない。犠牲層２２４が第２側壁１１０_２の上方において損傷注入される場合には、犠牲層２２４が底部１１０_３の上方においてのみマスク層として残るように、図１１Ｃを参照して説明したエッチングプロセスにより、第２側壁１１０_２の上方においても犠牲層２２４をエッチングする。この結果、第１誘電体層２２１をエッチングするエッチングプロセスにより、トレンチ１１０の底部１１０_３上においてのみ、第１誘電体層２２１が残ることになる。

【0082】

本明細書において記述されている様々な実施形態の特徴は、そうではない旨が特記されていない限り、相互に組み合わせられてもよいことを理解されたい。
また、本願は以下に記載する態様を含む。
（態様１）
半導体装置であって、半導体本体と、前記半導体本体内において統合された少なくとも１つの装置セル（１０_１、１０_２）と、を有し、
前記少なくとも１つの装置セルは、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に構成された本体領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１側壁（１１０_１）、前記第１側壁の反対側の第２側壁（１１０_２）、及び底部（１１０_３）を有するトレンチであって、前記本体領域（１３）は、前記トレンチの前記第１側壁（１１０_１）と隣接しており、前記ダイオード領域（３０）は、前記トレンチの前記第２側壁（１１０_２）と隣接しており、且つ、前記ｐｎ接合は、前記トレンチの前記底部（１１０_３）と隣接している、トレンチと、
前記トレンチ内において構成され、且つ、前記本体領域（１３）、前記ダイオード領域（３０）、及び前記ドリフト領域（１１）からゲート誘電体（２２）によって電気的に絶縁されたゲート電極（２１）と、
を有し、
前記ダイオード領域（３０）は、前記トレンチの前記底部（１１０_３）の下方において配置された下部ダイオード領域を有し、且つ、
前記下部ダイオード領域は、前記トレンチの前記底部（１１０_３）から離れた状態においてドーピング濃度の最大値を有する、装置。
（態様２）
少なくとも２つの装置セルを有し、
前記少なくとも２つの装置セル（１０_１、１０_２）の前記ダイオード領域（３０）は、前記半導体本体（１００）の横方向において離れている態様１に記載の半導体装置。
（態様３）
前記少なくとも２つの装置セル（１０_１、１０_２）の前記ダイオード領域（３０）の間の距離は、
０．５マイクロメートル〜２マイクロメートル、
前記トレンチの幅の０．２５倍〜１．５倍、及び
前記トレンチの下方の前記ドリフト領域（１１）内における前記ダイオード領域（３０）の横方向の幅の３０％〜６０％
から構成される群から選択される態様２に記載の半導体装置。
（態様４）
前記トレンチの前記底部（１１０_３）と前記ドーピング濃度の前記最大値の位置との間の距離は、２００ナノメートル〜１マイクロメートルである態様１〜３のいずれか一項に記載の半導体装置。
（態様５）
前記トレンチの前記底部（１１０_３）と前記ドーピング濃度の前記最大値の位置との間の距離は、２５０ナノメートル〜５００ナノメートルである態様４に記載の半導体装置。
（態様６）
前記最大ドーピング濃度は、１Ｅ１８ｃｍ^−３〜５Ｅ１８ｃｍ^−３である態様１〜５のいずれか一項に記載の半導体装置。
（態様７）
前記ダイオード領域（３０）は、前記最大ドーピング濃度の位置と前記トレンチの前記底部（１１０_３）との間において、前記ドーピング濃度の局所的な最小値を更に有する態様１〜６のいずれか一項に記載の半導体装置。
（態様８）
前記局所的な最小ドーピング濃度は、５Ｅ１７ｃｍ^−３〜１Ｅ１８ｃｍ^−３である態様７に記載の半導体装置。
（態様９）
前記ゲート誘電体（２２）は、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有し、且つ、前記トレンチの前記第２側壁（１１０_２）において第２厚さを有し、前記第２厚さは、前記第１厚さを上回っている態様１〜８のいずれか一項に記載の半導体装置。
（態様１０）
前記第２厚さは、前記第１厚さの少なくとも１．５倍である態様９に記載の半導体装置。
（態様１１）
前記ゲート誘電体（２２）は、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有し、且つ、前記トレンチの前記底部（１１０_２）において第３厚さを有し、前記第３厚さは、前記第１厚さを上回っている態様１〜１０のいずれか一項に記載の半導体装置。
（態様１２）
前記第３厚さは、前記第１厚さの少なくとも１．５倍である態様９〜１１のいずれか一項に記載の半導体装置。
（態様１３）
前記トレンチは、前記第１側壁（１１０_１）と前記底部（１１０_３）との間に丸められたコーナーを有し、且つ、
前記丸められたコーナーの半径は、前記第１側壁（１１０_１）における前記ゲート誘電体（２２）の厚さの少なくとも２倍である態様１〜１２のいずれか一項に記載の半導体装置。
（態様１４）
前記ドリフト領域は、前記少なくとも２つの装置セルのうちの２つの隣接する装置セルの前記ダイオード領域（３０）の間において、前記ドーピング濃度の局所的な最大値を有する態様２〜１３のいずれか一項に記載の半導体装置。
（態様１５）
それぞれの装置の前記ソース領域（１２）及び前記ダイオード領域（３０）に電気的に接続されたソース電極（４１）を更に有する態様１〜１４のいずれか一項に記載の半導体装置。
（態様１６）
それぞれのダイオード領域（３０）は、
前記ドリフト領域（１１）との間にｐｎ接合を形成する第１ダイオード領域（３１）と、
前記第１ダイオード領域（３１）よりも高度にドーピングされ、且つ、前記ソース電極（４１）に接続された第２ダイオード領域（３２）と、
を有する態様１〜１５のいずれか一項に記載の半導体装置。
（態様１７）
前記第２ダイオード領域（３２）は、前記トレンチの前記第２側壁と隣接している態様１６に記載の半導体装置。
（態様１８）
前記少なくとも２つの装置セルは、隣接しており、且つ、
一方の装置セルの前記ダイオード領域（３０）は、他方の装置セルの前記本体領域（１３）と隣接している態様１〜１７のいずれか一項に記載の半導体装置。
（態様１９）
前記半導体本体（１００）は、ＳｉＣ結晶を有し、且つ、
前記トレンチの前記第１側壁は、前記ＳｉＣ結晶のｃ軸とアライメントされている態様１〜１８のいずれか一項に記載の半導体装置。
（態様２０）
前記半導体本体（１００）の第１表面（１０１）と前記第１側壁（１１０_１）との間の角度は、８０°〜８９°である態様１９に記載の半導体装置。
（態様２１）
半導体装置を製造する方法であって、
ドリフト領域層（１１１）、前記ドリフト領域層（１１１）と隣接する本体領域層（１１３）、及び前記本体領域層（１１３）と隣接すると共に前記半導体本体（１００）の第１表面（１０１）を形成するソース領域層（１１２）を有する半導体本体を提供するステップと、
前記ダイオード領域（３０）が前記第１表面（１０１）から前記ソース領域層（１１２）及び前記本体領域層（１１３）を通じて前記ドリフト領域層内に延在するように、少なくとも１つのダイオード領域（３０）を形成するステップであって、前記ダイオード領域（３０）と前記ドリフト領域層（１１１）とは、１つのｐｎ接合を形成する、ステップと、
第１側壁（１１０_１）、前記第１側壁（１１０_１）の反対側の第２側壁（１１０_１）、及び底部（１１０_３）を有する少なくとも１つのトレンチ（１１０）を形成するステップであって、前記少なくとも１つのトレンチ（１１０）が、１つの側壁上において前記本体領域層（１１３）と、前記第２の側壁上において前記ダイオード領域（３０）と、且つ、前記底部（１１０_３）上において前記ｐｎ接合と、隣接するように、形成されるステップと、
ゲート電極（２１）と、前記ゲート電極（２１）を前記半導体本体（１００）から電気的に絶縁するゲート誘電体（２２）と、を前記少なくとも１つのトレンチ内において形成するステップと、
を有し、
前記ダイオード領域（３０）を形成した後に残っている前記ソース領域層（１１２）のセクションは、ソース領域（１２）を形成し、且つ、前記少なくとも１つのダイオード領域（３０）を形成した後に残っている前記本体領域層（１１３）のセクションは、本体領域（１３）を形成し、且つ、
前記少なくとも１つのダイオード領域（３０）を形成するステップは、前記トレンチの前記底部（１１０_３）の下方において下部ダイオード領域を形成するステップと、前記トレンチの前記底部（１１０_３）から離れた状態において前記下部ダイオード領域のドーピング濃度の最大値を形成するステップと、を有する、方法。
（態様２２）
前記第１表面（１０１）上において絶縁層（５１）を形成するステップと、
それぞれのダイオード領域（３０）及びそれぞれのソース領域（１２）の上方において前記絶縁層（５１）内に第１接触開口部（５２）を形成するステップと、
それぞれの第１接触開口部（５２）内において前記ソース領域（１２）及び前記ダイオード領域（３０）に電気的に接続されたソース電極（４１）を形成するステップと、
を更に有する態様２１に記載の方法。
（態様２３）
それぞれのゲート電極（２２）の上方において前記絶縁層（５１）内に第２接触開口部（５３）を形成するステップと、
それぞれの第２接触開口部（５２）内において前記ゲート電極（２２）に電気的に接続されたゲート接続電極（４２）を形成するステップと、
を更に有する態様２２に記載の方法。
（態様２４）
前記半導体本体（１００）は、ＳｉＣ結晶を有し、且つ、
前記トレンチは、前記トレンチの前記第１側壁が前記ＳｉＣ結晶のｃ軸とアライメントするように、形成されている態様２１〜２３のいずれか一項に記載の方法。
（態様２５）
前記第１トレンチは、前記半導体本体（１００）の前記第１表面（１０１）と前記第１側壁（１１０_１）との間の角度が８０°〜８９°となるように、形成されている態様２４に記載の方法。
（態様２６）
前記ゲート誘電体（２２）を形成するステップは、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有すると共に前記トレンチの前記第２側壁（１１０_２）において第２厚さを有するように前記ゲート誘電体（２２）を形成するステップを有し、前記第２厚さは、前記第１厚さを上回っている態様２１〜２５のいずれか一項に記載の方法。
（態様２７）
前記第２厚さは、前記第１厚さの少なくとも１．５倍である態様２６に記載の方法。
（態様２８）
前記ゲート誘電体（２２）を形成するステップは、前記トレンチの前記第１側壁（１１０_１）において第１厚さを有すると共に前記トレンチの前記底部（１１０_２）において第３厚さを有するように前記ゲート誘電体（２２）を形成するステップを有し、前記第３厚さは、前記第１厚さを上回っている態様２１〜２７のいずれか一項に記載の方法。
（態様２９）
前記第３厚さは、前記第１厚さの少なくとも１．５倍である態様２８に記載の方法。
（態様３０）
前記トレンチ（１１０）を形成した後に、前記半導体本体に対して水素雰囲気中における熱処理を適用するステップを更に有する態様２１〜２９のいずれか一項に記載の方法。

【符号の説明】

【0083】

１ ソース電極
１０_１、１０_２ 装置セル
１１ ドリフト領域
１２ ソース領域
１３ 本体領域
１４ ドレイン領域
１５ チャネル領域
２１ ゲート電極
２１’ 電極層
２２ ゲート誘電体
３０ ダイオード領域
３１ 第１ダイオード領域
３２ 第２ダイオード領域
４１ ソース電極
４２ ゲート接続電極
４３ 第１接触開口部
５１ 絶縁層
５２ 第１接触開口部
５３ 第２接触開口部
１００ 半導体本体
１０１ 第１表面
１０２ 第２表面
１１０ トレンチ
１１０_１ 第１側壁
１１０_２ 第２側壁
１１０_３ 底部
１１１ ドリフト領域層
１１２ ソース領域層
１１３ 本体領域層
１１４ ドレイン領域層
２０１ 第１保護層
２１０ マスク
２２０ スペーサ
２２１ 第１誘電体層
２２２ 第２誘電体層
２２４ 犠牲層
３０１ 第１保護層
３０２ 第２保護層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A-B】

【図6C-E】

【図6F-H】

【図6I-J】

【図7A-B】

【図8】

【図9】

【図10A-C】

【図10D】

【図11A-C】

【図11D】