特許 6148187 遅延時間差計測システム及び遅延時間差計測方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6148187

(24)【登録日】2017年5月26日

(45)【発行日】2017年6月14日

(54)【発明の名称】遅延時間差計測システム及び遅延時間差計測方法

(51)【国際特許分類】

   H04B 10/079 20130101AFI20170607BHJP

   H04B 10/032 20130101ALI20170607BHJP

【ＦＩ】

   H04B10/079

   H04B10/032

【請求項の数】3

【全頁数】16

(21)【出願番号】特願2014-24176(P2014-24176)

(22)【出願日】2014年2月12日

(65)【公開番号】特開2015-154133(P2015-154133A)

(43)【公開日】2015年8月24日

【審査請求日】2016年5月26日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】毛利 慎太郎

(72)【発明者】

【氏名】大木 一芳

(72)【発明者】

【氏名】井上 雅晶

(72)【発明者】

【氏名】岡本 圭司

(72)【発明者】

【氏名】片山 和典

(72)【発明者】

【氏名】真鍋 哲也

(72)【発明者】

【氏名】納戸 一貴

【審査官】 前田 典之

(56)【参考文献】

【文献】 特開２０１３−２４３４９６（ＪＰ，Ａ）

【文献】 特開２０１３−１２６０８５（ＪＰ，Ａ）

【文献】 特開平０３−２６８６３０（ＪＰ，Ａ）

【文献】 特開２００７−１７４３２２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０１７０８２５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ １０／０７９

Ｈ０４Ｂ １０／０３２

(57)【特許請求の範囲】

【請求項1】

光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、前記第１の光分岐結合部と前記第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、前記第１の光分岐結合部と前記第２の光分岐結合部との間の前記現用光伝送路と前記迂回用光伝送路とに生じる遅延時間差を計測するシステムであって、
前記第１の光分岐結合部において分岐されたのち前記現用光伝送路を経て前記第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、前記第１の光分岐結合部において分岐されたのち前記迂回用光伝送路を経て前記第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換部と、
前記第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより前記第１のシリアル信号と前記第２のシリアル信号との時間差を補正する遅延部と、
前記第１のシリアル信号を電気的な第１のパラレル信号に変換し、前記第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換部と、
前記第１のパラレル信号と前記第２のパラレル信号との第１の時間差を演算する時間差演算部と、
前記遅延部から出力された前記第１のシリアル信号と前記第２のシリアル信号との論理和を出力する論理回路と、
前記論理回路からの出力信号に基づいて、前記遅延部から出力された前記第１のシリアル信号と前記第２のシリアル信号との時間差の有無を確認する確認部と
を備え、
前記遅延部は、前記第１の時間差と、前記第１の時間差に前記第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、前記第１の時間差に前記ビット数に応じた時間を減算した第３の時間差とを順次補正するように、前記少なくとも一方のシリアル信号に遅延を与え、
前記時間差演算部は、前記第１ないし第３の時間差のうち、前記確認部において前記第１のシリアル信号と前記第２のシリアル信号との時間差が実質的に無いと確認された時間差を前記遅延時間差として選択する、遅延時間差計測システム。

【請求項2】

前記遅延部は、
前記少なくとも一方のシリアル信号をパラレル信号に変換するシリアル／パラレル変換部と、
前記シリアル／パラレル変換部から出力された前記パラレル信号に遅延を与える遅延処理部と、
前記遅延処理部から出力された前記パラレル信号をシリアル信号に変換するパラレル／シリアル変換部と
を有する、請求項１に記載の遅延時間差計測システム。

【請求項3】

光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、前記第１の光分岐結合部と前記第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、前記第１の光分岐結合部と前記第２の光分岐結合部との間の前記現用光伝送路と前記迂回用光伝送路とに生じる遅延時間差を計測する方法であって、
前記第１の光分岐結合部において分岐されたのち前記現用光伝送路を経て前記第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、前記第１の光分岐結合部において分岐されたのち前記迂回用光伝送路を経て前記第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換ステップと、
前記第１のシリアル信号を電気的な第１のパラレル信号に変換し、前記第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換ステップと、
前記第１のパラレル信号と前記第２のパラレル信号との第１の時間差を演算する時間差演算ステップと、
前記第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより前記第１のシリアル信号と前記第２のシリアル信号との時間差を補正し、前記第１のシリアル信号と前記第２のシリアル信号との論理和を演算し、該演算結果に基づいて、前記第１のシリアル信号と前記第２のシリアル信号との時間差の有無を確認する遅延処理ステップと
を備え、
前記遅延処理ステップでは、前記第１の時間差と、前記第１の時間差に前記第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、前記第１の時間差に前記ビット数に応じた時間を減算した第３の時間差とが順次補正されるように、前記少なくとも一方のシリアル信号に遅延を与え、
前記第１ないし第３の時間差のうち、前記遅延処理ステップにおいて前記第１のシリアル信号と前記第２のシリアル信号との時間差が実質的に無いと確認された時間差を前記遅延時間差として選択する、遅延時間差計測方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、遅延時間差計測システム及び遅延時間差計測方法に関するものである。

【背景技術】

【0002】

特許文献１には、光伝送路を無瞬断で切替可能にするための光伝送路二重化装置が記載されている。この装置は、光通信信号を伝搬する現用光伝送路に対し、当該現用光伝送路から分岐された状態で並行に配置される光通信信号の迂回線路ユニットと、現用光伝送路と迂回線路ユニットとの間の線路長の差により生じる遅延時間を調整する遅延制御ユニットとを備えている。遅延制御ユニットは、現用光伝送路と迂回線路ユニットとの間の線路長の差を検出する検出手段と、検出手段により検出された線路長の差に基づいて、当該線路長の差を減少させるべく光通信用の可変遅延器の遅延量を制御する制御手段とを有する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−１２６０８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

光通信システムにおいて、例えば光通信用の光伝送路が敷設されている橋の架け替えといった設備工事により、光伝送路の変更が必要となることがある。このような場合、現用光伝送路から迂回用光伝送路に数十ミリ秒といった極めて短い時間で切り替える方式や、或いは、光カプラを介して現用光伝送路と迂回用光伝送路とを結合し、光通信信号を迂回用光伝送路に分岐させる方式（光伝送路二重化方式。例えば特許文献１を参照）などが考えられる。

【0005】

これらのうち、光伝送路二重化方式では、迂回用光伝送路を設置する段階で、現用光伝送路の遅延時間と迂回用光伝送路の遅延時間との差をゼロに近づけることが望まれる。遅延時間に差があると、現用光伝送路を伝送された光通信信号と迂回用光伝送路を伝送された光通信信号とが互いに合波される際に信号波形が劣化し、通信状態に影響を及ぼすおそれがあるからである。そして、現用光伝送路と迂回用光伝送路との遅延時間差を精度良くゼロに近づけるためには、遅延時間差を精度良く計測することが求められる。

【0006】

本発明は、このような問題点に鑑みてなされたものであり、現用光伝送路と迂回用光伝送路との遅延時間差を精度良く計測することができる遅延時間差計測システム及び遅延時間差計測方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上述した課題を解決するために、本発明による遅延時間差計測システムは、光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、第１の光分岐結合部と第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、第１の光分岐結合部と第２の光分岐結合部との間の現用光伝送路と迂回用光伝送路とに生じる遅延時間差を計測するシステムであって、第１の光分岐結合部において分岐されたのち現用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、第１の光分岐結合部において分岐されたのち迂回用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換部と、第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより第１のシリアル信号と第２のシリアル信号との時間差を調整する遅延部と、第１のシリアル信号を電気的な第１のパラレル信号に変換し、第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換部と、第１のパラレル信号と第２のパラレル信号との第１の時間差を演算する時間差演算部と、遅延部から出力された第１のシリアル信号と第２のシリアル信号との論理和を出力する論理回路と、論理回路からの出力信号に基づいて、遅延部から出力された第１のシリアル信号と第２のシリアル信号との時間差の有無を確認する確認部とを備え、遅延部は、第１の時間差と、第１の時間差に第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、第１の時間差にビット数に応じた時間を減算した第３の時間差とを順次補正するように、上記少なくとも一方のシリアル信号に遅延を与え、時間差演算部は、第１ないし第３の時間差のうち、確認部において第１のシリアル信号と第２のシリアル信号との時間差が実質的に無いと確認された時間差を遅延時間差として選択する。

【0008】

また、本発明による遅延時間差計測方法は、光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、第１の光分岐結合部と第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、第１の光分岐結合部と第２の光分岐結合部との間の現用光伝送路と迂回用光伝送路とに生じる遅延時間差を計測する方法であって、第１の光分岐結合部において分岐されたのち現用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、第１の光分岐結合部において分岐されたのち迂回用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換ステップと、第１のシリアル信号を電気的な第１のパラレル信号に変換し、第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換ステップと、第１のパラレル信号と第２のパラレル信号との第１の時間差を演算する時間差演算ステップと、第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより第１のシリアル信号と第２のシリアル信号との時間差を補正し、第１のシリアル信号と第２のシリアル信号との論理和を演算し、該演算結果に基づいて、第１のシリアル信号と第２のシリアル信号との時間差の有無を確認する遅延処理ステップとを備え、遅延処理ステップでは、第１の時間差と、第１の時間差に第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、第１の時間差にビット数に応じた時間を減算した第３の時間差とが順次補正されるように、少なくとも一方のシリアル信号に遅延を与え、第１ないし第３の時間差のうち、遅延処理ステップにおいて第１のシリアル信号と第２のシリアル信号との時間差が実質的に無いと確認された時間差を遅延時間差として選択する。

【発明の効果】

【0009】

本発明による遅延時間差計測システム及び遅延時間差計測方法によれば、現用光伝送路と迂回用光伝送路との遅延時間差を精度良く計測することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の一実施形態に係る遅延時間差計測システムを備える光伝送路二重化装置の構成を示すブロック図である。

【図2】図２は、遅延時間差計測システムの内部構成を示すブロック図である。

【図3】図３は、遅延時間差計測システムの内部構成を示すブロック図である。

【図4】図４は、シリアル／パラレル変換部におけるシリアル／パラレル変換の様子を示すタイミングチャートである。

【図5】図５は、時間差演算部における第１及び第２のパラレル信号の比較の様子を説明するための図である。

【図6】図６は、遅延時間差計測システムの動作及び遅延時間差計測方法を示すフローチャートである。

【図7】図７は、２つのクロック信号が互いにずれている場合の（ａ）第１のクロック信号、（ｂ）イネーブル信号、（ｃ）第１のパラレル信号、（ｄ）第２のクロック信号、（ｅ）イネーブル信号、及び（ｆ）第２のパラレル信号を示すタイミングチャートである。

【発明を実施するための形態】

【0011】

［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。（１）本願発明による遅延時間差計測システムは、光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、第１の光分岐結合部と第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、第１の光分岐結合部と第２の光分岐結合部との間の現用光伝送路と迂回用光伝送路とに生じる遅延時間差を計測するシステムであって、第１の光分岐結合部において分岐されたのち現用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、第１の光分岐結合部において分岐されたのち迂回用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換部と、第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより第１のシリアル信号と第２のシリアル信号との時間差を調整する遅延部と、第１のシリアル信号を電気的な第１のパラレル信号に変換し、第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換部と、第１のパラレル信号と第２のパラレル信号との第１の時間差を演算する時間差演算部と、遅延部から出力された第１のシリアル信号と第２のシリアル信号との論理和を出力する論理回路と、論理回路からの出力信号に基づいて、遅延部から出力された第１のシリアル信号と第２のシリアル信号との時間差の有無を確認する確認部とを備え、遅延部は、第１の時間差と、第１の時間差に第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、第１の時間差にビット数に応じた時間を減算した第３の時間差とを順次補正するように、上記少なくとも一方のシリアル信号に遅延を与え、時間差演算部は、第１ないし第３の時間差のうち、確認部において第１のシリアル信号と第２のシリアル信号との時間差が実質的に無いと確認された時間差を遅延時間差として選択する。

【0012】

（２）本願発明による遅延時間差計測方法は、光通信信号を伝送する現用光伝送路に設けられる第１及び第２の光分岐結合部と、第１の光分岐結合部と第２の光分岐結合部との間に接続される迂回用光伝送路とを備える光伝送路二重化装置において、第１の光分岐結合部と第２の光分岐結合部との間の現用光伝送路と迂回用光伝送路とに生じる遅延時間差を計測する方法であって、第１の光分岐結合部において分岐されたのち現用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第１のシリアル信号に変換し、第１の光分岐結合部において分岐されたのち迂回用光伝送路を経て第２の光分岐結合部に到達した光通信信号を電気的な第２のシリアル信号に変換する光電変換ステップと、第１のシリアル信号を電気的な第１のパラレル信号に変換し、第２のシリアル信号を電気的な第２のパラレル信号に変換する信号変換ステップと、第１のパラレル信号と第２のパラレル信号との第１の時間差を演算する時間差演算ステップと、第１及び第２のシリアル信号のうち少なくとも一方のシリアル信号に遅延を与えることにより第１のシリアル信号と第２のシリアル信号との時間差を補正し、第１のシリアル信号と第２のシリアル信号との論理和を演算し、該演算結果に基づいて、第１のシリアル信号と第２のシリアル信号との時間差の有無を確認する遅延処理ステップとを備え、遅延処理ステップでは、第１の時間差と、第１の時間差に第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、第１の時間差にビット数に応じた時間を減算した第３の時間差とが順次補正されるように、少なくとも一方のシリアル信号に遅延を与え、第１ないし第３の時間差のうち、遅延処理ステップにおいて第１のシリアル信号と第２のシリアル信号との時間差が実質的に無いと確認された時間差を遅延時間差として選択する。

【0013】

上記の遅延時間差計測システム及び遅延時間差計測方法では、局側伝送装置（ＯＬＴ）又は加入者側伝送装置（ＯＮＵ）から送出された光通信信号が、第１の光分岐結合部によって分岐される。分岐された一方の光通信信号は、現用光伝送路を通って第２の光分岐結合部に達する。その後、この光通信信号は、第１のシリアル信号に変換されたのち第１のパラレル信号に変換される。また、分岐された他方の光通信信号は、迂回用光伝送路を通って第２の光分岐結合部に達する。その後、この光通信信号は、第２のシリアル信号に変換されたのち第２のパラレル信号に変換される。これらのパラレル信号は、時間差演算部（時間差演算ステップ）において互いに比較され、第１のパラレル信号と第２のパラレル信号との間の時間差（第１の時間差）が演算される。

【0014】

ここで、シリアル／パラレル変換用のクロック信号のタイミングが第１のパラレル信号と第２のパラレル信号とで一致している場合には、この第１の時間差が、第１の光分岐結合部と第２の光分岐結合部との間の現用光伝送路と迂回用光伝送路とに生じる遅延時間差と一致する。しかしながら、これらのクロック信号が互いにずれている場合、第１及び第２のパラレル信号のシリアル／パラレル変換タイミングが互いにずれるので、或る瞬間に第１及び第２のパラレル信号を抽出しても、一方のパラレル信号データに対して他方のパラレル信号データが、該一方のパラレル信号データと比較されるべきパラレル信号データの前若しくは後のパラレル信号データである可能性がある。これらのパラレル信号データを比較対象としてしまうと、パラレル信号データを構成するビット数に応じた時間だけ、遅延時間差に誤差が生じてしまう。

【0015】

そこで、上記の遅延時間差計測システム及び遅延時間差計測方法では、時間差演算部（時間差演算ステップ）において第１の時間差が算出されたのち、遅延部（遅延処理ステップ）において、第１の時間差と、第１の時間差に第１及び第２のパラレル信号のビット数に応じた時間を加算した第２の時間差と、第１の時間差に該ビット数に応じた時間を減算した第３の時間差とを順次補正するように、少なくとも一方のシリアル信号に遅延が与えられる。そして、論理回路（遅延処理ステップ）において、これらの第１のシリアル信号と第２のシリアル信号との論理和を演算したのち、確認部（遅延処理ステップ）において、論理演算結果に基づき、遅延付与後の第１のシリアル信号と第２のシリアル信号との時間差の有無を確認する。例えば、第１のシリアル信号のタイミングと第２のシリアル信号のタイミングとが互いに一致している場合には、それらの論理和を演算しても内容は全く変わらない。従って、遅延付与後の第１のシリアル信号と第２のシリアル信号との間に時間差が無いことがわかる。その後、第１ないし第３の時間差のうち、確認部（遅延処理ステップ）において第１のシリアル信号と第２のシリアル信号との時間差が実質的に無いと確認された時間差が、遅延時間差として選択される。

【0016】

従って、本願発明の遅延時間差計測システム及び遅延時間差計測方法によれば、シリアル／パラレル変換クロックが互いにずれている場合であっても、算出される遅延時間差に誤差が生じることを回避し、現用光伝送路と迂回用光伝送路との遅延時間差を精度良く計測することができる。

【0017】

（３）上記の遅延時間差計測システムでは、遅延部が、少なくとも一方のシリアル信号をパラレル信号に変換するシリアル／パラレル変換部と、シリアル／パラレル変換部から出力されたパラレル信号に遅延を与える遅延処理部と、遅延処理部から出力されたパラレル信号をシリアル信号に変換するパラレル／シリアル変換部とを有することが好ましい。これにより、本願発明の遅延部を好適に構成することができる。

【0018】

［本願発明の実施形態の詳細］
本発明の実施形態にかかる遅延時間差計測システム及び遅延時間差計測方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0019】

図１は、本発明の一実施形態に係る遅延時間差計測システムを備える光伝送路二重化装置の構成を示すブロック図である。本実施形態の光伝送路二重化装置１Ａは、局側伝送装置（ＯＬＴ）１００と加入者側伝送装置（ＯＮＵ）１０１とを接続する現用光伝送路１０２の一部区間（例えば、設備工事等により経路の変更が必要な区間）に設置される。光伝送路二重化装置１Ａは、光分岐結合部１１及び１２、迂回用光伝送路１３及び１４、遅延時間調整部２０、並びに遅延時間差計測システム３０Ａを備えている。

【0020】

光分岐結合部１１は、本実施形態における第１の光分岐結合部であって、上記一部区間の一端側（本実施形態ではＯＮＵ１０１側）における現用光伝送路１０２上に配置される。光分岐結合部１１には、迂回用光伝送路１３の一端が光結合される。光分岐結合部１１は、ＯＮＵ１０１から送出された光通信信号（上り信号）Ｌ_UPを、現用光伝送路１０２及び迂回用光伝送路１３に分岐（分波）する。また、光分岐結合部１１は、ＯＬＴ１００から送出されて現用光伝送路１０２を伝送された光通信信号（下り信号）Ｌ_DOWN1と、ＯＬＴ１００から送出されて迂回用光伝送路１３及び１４を伝送された光通信信号（下り信号）Ｌ_DOWN2とを互いに結合（合波）してＯＮＵ１０１へ出力する。

【0021】

光分岐結合部１２は、本実施形態における第２の光分岐結合部であって、上記一部区間の他端側（本実施形態ではＯＬＴ１００側）における現用光伝送路１０２上に配置される。光分岐結合部１２には、迂回用光伝送路１４の一端が光結合される。光分岐結合部１２は、ＯＬＴ１００から送出された光通信信号（下り信号）Ｌ_DOWNを、現用光伝送路１０２及び迂回用光伝送路１４に分岐（分波）する。また、光分岐結合部１２は、ＯＮＵ１０１から送出されて現用光伝送路１０２を伝送された光通信信号（上り信号）Ｌ_UP1と、ＯＮＵ１０１から送出されて迂回用光伝送路１３及び１４を伝送された光通信信号（上り信号）Ｌ_UP2とを互いに結合（合波）してＯＬＴ１００へ出力する。

【0022】

遅延時間調整部２０は、迂回用光伝送路１３及び１４と現用光伝送路１０２との間の遅延時間差を解消するために、迂回用光伝送路１３及び１４を伝送される光通信信号Ｌ_DOWN2及びＬ_UP2に遅延を与える。本実施形態の遅延時間調整部２０は、光−電気変換器（Ｏ／Ｅ）２１及び２２と、可変遅延器２３及び２４と、電気−光変換器（Ｅ／Ｏ）２５及び２６とを有する。光−電気変換器（Ｏ／Ｅ）２１は、ＷＤＭカプラ２７を介して迂回用光伝送路１４の他端から光通信信号Ｌ_DOWN2を受け、電気信号に変換する。可変遅延器２３は、この電気信号を入力し、所定時間の遅延を与えたのち電気−光変換器（Ｅ／Ｏ）２５へ出力する。電気−光変換器（Ｅ／Ｏ）２５は、この電気信号を再び光通信信号Ｌ_DOWN2に変換し、ＷＤＭカプラ２８を介して迂回用光伝送路１３の他端に出力する。また、光−電気変換器（Ｏ／Ｅ）２２は、ＷＤＭカプラ２８を介して迂回用光伝送路１３の他端から光通信信号Ｌ_UP2を受け、電気信号に変換する。可変遅延器２４は、この電気信号を入力し、所定時間の遅延を与えたのち電気−光変換器（Ｅ／Ｏ）２６へ出力する。電気−光変換器（Ｅ／Ｏ）２６は、この電気信号を再び光通信信号Ｌ_UP2に変換し、ＷＤＭカプラ２７を介して迂回用光伝送路１４の他端に出力する。

【0023】

なお、本実施形態では、電気−光変換器（Ｅ／Ｏ）２６は変換後の光通信信号Ｌ_UP2の波長を可変とする機能を有する。ＯＮＵ１０１から送出される光通信信号Ｌ_UPの波長をλ１としたとき、電気−光変換器（Ｅ／Ｏ）２６は、通常の光通信動作時には光通信信号Ｌ_UP2の波長を例えばλ１とし、後述する遅延時間計測時には光通信信号Ｌ_UP2の波長を例えばλ１とは異なるλ２とする。一実施例では、λ１＝１．３１μｍ、λ２＝１．６５μｍである。

【0024】

遅延時間差計測システム３０Ａは、光分岐結合部１１と光分岐結合部１２との間の現用光伝送路１０２と迂回用光伝送路１３及び１４との間に生じる遅延時間差を計測するシステムである。遅延時間差計測システム３０Ａは、計測用光伝送路１５を介して光分岐結合部１２と光学的に結合されており、現用光伝送路１０２を伝送された光通信信号Ｌ_UP1と、迂回用光伝送路１３及び１４を伝送された光通信信号Ｌ_UP2とが合波された光信号Ｌ_UP3を、光分岐結合部１２から受ける。

【0025】

図２及び図３は、本実施形態の遅延時間差計測システム３０Ａの内部構成を示すブロック図である。図２及び図３に示されるように、遅延時間差計測システム３０Ａは、波長フィルタ３１ａ及び３１ｂと、第１の信号処理部３３と、第２の信号処理部３５と、時間差演算部３９とを備えている。そして、第１の信号処理部３３は、光電変換部３３ａ、クロックデータリカバリ（ＣＤＲ）回路３３ｂ、パラレルクロック生成部３３ｃ、シリアル／パラレル（Ｓ／Ｐ）変換部３３ｄ、遅延処理部３３ｅ、パラレル／シリアル（Ｐ／Ｓ）変換部３３ｆ、ＣＤＲ回路３３ｇ、パラレルクロック生成部３３ｈ、Ｓ／Ｐ変換部３３ｉを含んで構成されている。同様に、第２の信号処理部３５は、光電変換部３５ａ、ＣＤＲ回路３５ｂ、パラレルクロック生成部３５ｃ、及びＳ／Ｐ変換部３５ｄ、遅延処理部３５ｅ、Ｐ／Ｓ変換部３５ｆ、ＣＤＲ回路３５ｇ、パラレルクロック生成部３５ｈ、Ｓ／Ｐ変換部３５ｉを含んで構成されている。なお、ＣＤＲ回路３３ｂ及び３５ｂ、パラレルクロック生成部３３ｃ及び３５ｃ、Ｓ／Ｐ変換部３３ｄ及び３５ｄ、遅延処理部３３ｅ及び３５ｅ、並びにＰ／Ｓ変換部３３ｆ及び３５ｆは、本実施形態における遅延部３６を構成する。

【0026】

波長フィルタ３１ａ及び３１ｂは、光通信信号Ｌ_UP1と光通信信号Ｌ_UP2とが合波されて成る光信号Ｌ_UP3を入力する。波長フィルタ３１ａは、光通信信号Ｌ_UP1（波長λ１）を通過させ、波長フィルタ３１ｂは、光通信信号Ｌ_UP2（波長λ２）を通過させる。波長フィルタ３１ａを通過した光通信信号Ｌ_UP1は、第１の信号処理部３３の光電変換部３３ａに入力される。波長フィルタ３１ｂを通過した光通信信号Ｌ_UP2は、第２の信号処理部３５の光電変換部３５ａに入力される。

【0027】

光電変換部３３ａは、光通信信号Ｌ_UP1を受光し、光強度に応じた電気信号を生成することにより、光通信信号Ｌ_UP1を電気的な第１のシリアル信号Ｓ₁に変換する。光電変換部３３ａは、シリアル信号Ｓ₁を遅延部３６に提供する。また、光電変換部３５ａは、光通信信号Ｌ_UP2を受光し、光強度に応じた電気信号を生成することにより、光通信信号Ｌ_UP2を電気的な第２のシリアル信号Ｓ₂に変換する。光電変換部３５ａは、シリアル信号Ｓ₂を遅延部３６に提供する。

【0028】

遅延部３６は、シリアル信号Ｓ₁及びＳ₂を入力し、シリアル信号Ｓ₁及びＳ₂のうち少なくとも一方のシリアル信号に遅延を与えることにより、シリアル信号Ｓ₁とシリアル信号Ｓ₂との時間差を補正する。本実施形態の遅延部３６では、シリアル信号Ｓ₁をＣＤＲ回路３３ｂ及びＳ／Ｐ変換部３３ｄが受ける。また、シリアル信号Ｓ₂をＣＤＲ回路３５ｂ及びＳ／Ｐ変換部３５ｄが受ける。

【0029】

本実施形態では、ＯＮＵ１０１から送出される光通信信号Ｌ_UPにおいて、データにクロックが重畳されている。ＣＤＲ回路３３ｂは、光通信信号Ｌ_UP1のクロックを表すクロック信号Ｃ₁₁をシリアル信号Ｓ₁から抽出し、抽出したクロック信号Ｃ₁₁をパラレルクロック生成部３３ｃに提供する。また、ＣＤＲ回路３５ｂは、光通信信号Ｌ_UP2のクロックを表すクロック信号Ｃ₁₂をシリアル信号Ｓ₂から抽出し、抽出したクロック信号Ｃ₁₂をパラレルクロック生成部３５ｃに提供する。

【0030】

パラレルクロック生成部３３ｃは、クロック信号Ｃ₁₁に基づいて、Ｓ／Ｐ変換用のクロック信号Ｃ₂₁を生成する。同様に、パラレルクロック生成部３５ｃは、クロック信号Ｃ₁₂に基づいて、Ｓ／Ｐ変換用のクロック信号Ｃ₂₂を生成する。Ｓ／Ｐ変換部３３ｄは、クロック信号Ｃ₂₁を用いてシリアル信号Ｓ₁をパラレル信号Ｐ₁に変換する。また、Ｓ／Ｐ変換部３５ｄは、クロック信号Ｃ₂₂を用いてシリアル信号Ｓ₂をパラレル信号Ｐ₂に変換する。

【0031】

遅延処理部３３ｅは、パラレル信号Ｐ₁を入力し、パラレル信号Ｐ₁に遅延を与えることによりパラレル信号Ｐ₃を生成する。同様に、遅延処理部３５ｅは、パラレル信号Ｐ₂を入力し、パラレル信号Ｐ₂に遅延を与えることによりパラレル信号Ｐ₄を生成する。このときの遅延時間（具体的には、遅延時間に相当するビット数）は、後述する時間差演算部３９から提供される信号Ｓ₈によって制御される。すなわち、パラレル信号Ｐ₃とパラレル信号Ｐ₄とが信号Ｓ₈に示される時間差を有することとなるように、各々の遅延時間が制御される。遅延処理部３３ｅ，３５ｅから出力されたパラレル信号Ｐ₃，Ｐ₄は、それぞれＰ／Ｓ変換部３３ｆ，３５ｆに提供される。Ｐ／Ｓ変換部３３ｆは、パラレル信号Ｐ₃をシリアル信号Ｓ₃に変換し、シリアル信号Ｓ₃を、図３に示されるＣＤＲ回路３３ｇを介してＳ／Ｐ変換部３３ｉに提供する。また、Ｐ／Ｓ変換部３５ｆは、パラレル信号Ｐ₄をシリアル信号Ｓ₄に変換し、シリアル信号Ｓ₄を、図３に示されるＣＤＲ回路３５ｇを介してＳ／Ｐ変換部３５ｉに提供する。

【0032】

ＣＤＲ回路３３ｇは、光通信信号Ｌ_UP1のクロックを表すクロック信号Ｃ₃₁をシリアル信号Ｓ₃から抽出し、抽出したクロック信号Ｃ₃₁をパラレルクロック生成部３３ｈに提供する。また、ＣＤＲ回路３５ｇは、光通信信号Ｌ_UP2のクロックを表すクロック信号Ｃ₃₂をシリアル信号Ｓ₄から抽出し、抽出したクロック信号Ｃ₃₂をパラレルクロック生成部３５ｈに提供する。

【0033】

パラレルクロック生成部３３ｈは、クロック信号Ｃ₃₁に基づいて、シリアル／パラレル変換用の第１のクロック信号Ｃ₄₁を生成する。同様に、パラレルクロック生成部３５ｈは、クロック信号Ｃ₃₂に基づいて、シリアル／パラレル変換用の第２のクロック信号Ｃ₄₂を生成する。Ｓ／Ｐ変換部３３ｉは、本実施形態における第１の信号変換部であって、クロック信号Ｃ₄₁を用いてシリアル信号Ｓ₃を電気的な第１のパラレル信号Ｐ₅に変換する。また、Ｓ／Ｐ変換部３５ｉは、本実施形態における第２の信号変換部であって、クロック信号Ｃ₄₂を用いてシリアル信号Ｓ₄を電気的な第２のパラレル信号Ｐ₆に変換する。

【0034】

図４は、Ｓ／Ｐ変換部３３ｉ，３５ｉにおけるシリアル／パラレル変換の様子を示すタイミングチャートである。図４（ａ）〜図４（ｃ）はそれぞれシリアル信号Ｓ₃、クロック信号Ｃ₄₁、及びパラレル信号Ｐ₅を示しており、図４（ｄ）〜図４（ｆ）はそれぞれシリアル信号Ｓ₄、クロック信号Ｃ₄₂、及びパラレル信号Ｐ₆を示している。図４（ａ）及び図４（ｄ）に示されるように、シリアル信号Ｓ₃及びＳ₄は、時系列に並ぶ複数のビットデータＢＤを含んでいる。便宜上、同図では、遅延時間差計測システム３０Ａへの到達が早い順に、各ビットデータＢＤに番号が付されている。図４（ｂ）及び図４（ｅ）に示されるように、クロック信号Ｃ₄₁及びＣ₄₂は、それぞれシリアル信号Ｓ₃及びＳ₄に含まれる二以上の所定数のビット列（例えば１０ビット、２０ビット等）にわたる周期を有する。図４（ｃ）及び図４（ｆ）に示されるように、パラレル信号Ｐ₅及びＰ₆は、クロック信号Ｃ₄₁及びＣ₄₂に示される一周期内に含まれる所定数のビット列に相当するデータからなる。なお図４では、説明のため、クロック信号Ｃ₄₂がクロック信号Ｃ₄₁に対して２ビット分遅延している。同図には、クロック信号Ｃ₄₁とクロック信号Ｃ₄₂との時間差Ｔｄ₁が示されている。

【0035】

時間差演算部３９は、パラレル信号Ｐ₅とパラレル信号Ｐ₆とを相互に比較することにより、パラレル信号Ｐ₅とパラレル信号Ｐ₆との間の時間差（第１の時間差）を演算する。図５は、時間差演算部３９におけるパラレル信号Ｐ₅とパラレル信号Ｐ₆との比較の様子を説明するための図である。図５（ａ）は、パラレル信号Ｐ₅に含まれるデータ列を表しており、図５（ｂ）は、パラレル信号Ｐ₆に含まれるデータ列を表している。なお、図中の数字は、１ビット毎に付されたデータ番号を示している。また、この例では、一単位のパラレル信号が１０ビットの信号列によって構成されているが、一単位のパラレル信号を構成するビット数は任意である。

【0036】

時間差演算部３９は、まず、複数単位のパラレル信号Ｐ₅の内容と、複数単位のパラレル信号Ｐ₆の内容とを相互に比較する（図５（ｃ））。そして、これらが互いに一致しない場合、例えばパラレル信号Ｐ₆の内容を１ビットずつシフトさせ、再び比較を行う（図５（ｄ））。時間差演算部３９は、パラレル信号Ｐ₅の内容とパラレル信号Ｐ₆の内容とが互いに一致するまで、この動作を繰り返す（図５（ｅ））。そして、時間差演算部３９は、パラレル信号Ｐ₅の内容とパラレル信号Ｐ₆の内容とが互いに一致したときのパラレル信号Ｐ₆のシフト数に相当する時間を、第１の時間差として算出する。

【0037】

また、本実施形態の遅延時間差計測システム３０Ａは、論理回路３２と、確認部３４とを更に備えている。論理回路３２は、遅延部３６から出力されたシリアル信号Ｓ₃とシリアル信号Ｓ₄との論理和（ＯＲ）を出力する。この論理和を示すシリアル信号Ｓ₅は、確認部３４に提供される。確認部３４は、論理回路３２から出力されるシリアル信号Ｓ₅に基づいて、遅延部３６から出力されたシリアル信号Ｓ₃とシリアル信号Ｓ₄との時間差の有無を確認する。

【0038】

本実施形態の確認部３４は、ＣＤＲ回路３４ａと、パラレルクロック生成部３４ｂと、Ｓ／Ｐ変換部３４ｃと、エラーチェック部３４ｄとを有する。ＣＤＲ回路３４ａは、クロック信号Ｃ₅をシリアル信号Ｓ₅から抽出し、抽出したクロック信号Ｃ₅をパラレルクロック生成部３４ｂに提供する。パラレルクロック生成部３４ｂは、クロック信号Ｃ₅に基づいて、シリアル／パラレル変換用のクロック信号Ｃ₆を生成する。Ｓ／Ｐ変換部３４ｃは、クロック信号Ｃ₆を用いてシリアル信号Ｓ₅をパラレル信号Ｐ₇に変換する。エラーチェック部３４ｄは、例えばパラレル信号Ｐ₇とパラレル信号Ｐ₅及びパラレル信号Ｐ₆との一致・不一致をチェックすることにより、論理和演算前のシリアル信号Ｓ₃とシリアル信号Ｓ₄とのタイミングが互いに一致している（すなわち、時間差が実質的に無い）か否かを確認する。或いは、エラーチェック部３４ｄは、パラレル信号Ｐ₇のＫエラーやＣＲＣエラー、チェックサム（Checksum）等を確認することによって、シリアル信号Ｓ₃とシリアル信号Ｓ₄との時間差の有無を確認してもよい。

【0039】

以上の構成を備える本実施形態の遅延時間差計測システム３０Ａの動作について、本実施形態の遅延時間差計測方法と共に説明する。図６は、遅延時間差計測システム３０Ａの動作及び遅延時間差計測方法を示すフローチャートである。なお、本実施形態の遅延時間差計測方法は、光通信信号を伝送する現用光伝送路１０２に設けられる光分岐結合部１１，１２と、光分岐結合部１１と光分岐結合部１２との間に接続される迂回用光伝送路１３，１４とを備える光伝送路二重化装置１Ａにおいて、光分岐結合部１１と光分岐結合部１２との間の現用光伝送路１０２と迂回用光伝送路１３，１４との間に生じる遅延時間差を計測する方法である。

【0040】

図６に示されるように、本実施形態の遅延時間差計測方法の光電変換ステップＳ１１では、光電変換部３３ａが、光分岐結合部１１において分岐されたのち現用光伝送路１０２を経て光分岐結合部１２に到達した光通信信号Ｌ_UP1を電気的なシリアル信号Ｓ₁に変換する。また、光電変換部３５ａが、光分岐結合部１１において分岐されたのち迂回用光伝送路１３，１４を経て光分岐結合部１２に到達した光通信信号Ｌ_UP2を電気的なシリアル信号Ｓ₂に変換する。

【0041】

続く信号変換ステップＳ１２では、遅延部３６は、シリアル信号Ｓ₁，Ｓ₂に対して全く時間差を与えずに、シリアル信号Ｓ₃，Ｓ₄を出力する。そして、Ｓ／Ｐ変換部３３ｉは、Ｓ／Ｐ変換用のクロック信号Ｃ₄₁を用いてシリアル信号Ｓ₃を電気的なパラレル信号Ｐ₅に変換する。また、Ｓ／Ｐ変換部３５ｉは、Ｓ／Ｐ変換用のクロック信号Ｃ₄₂を用いてシリアル信号Ｓ₄を電気的なパラレル信号Ｐ₆に変換する。そして、時間差演算ステップＳ１３では、時間差演算部３９が、パラレル信号Ｐ₅とパラレル信号Ｐ₆との間の第１の時間差Ｔ₁を算出する。

【0042】

ここで、シリアル信号Ｓ₃，Ｓ₄をシリアル／パラレル変換してパラレル信号Ｐ₅，Ｐ₆を生成する際に用いられるクロック信号Ｃ₄₁及びＣ₄₂のタイミングが互いに一致している場合には、この第１の時間差が、光分岐結合部１１と光分岐結合部１２との間の現用光伝送路１０２と迂回用光伝送路１３及び１４との間に生じる遅延時間差と一致する。しかし、これらのクロック信号Ｃ₄₁及びＣ₄₂が互いにずれている場合がある。

【0043】

図７は、クロック信号Ｃ₄₁及びＣ₄₂が互いにずれている場合の（ａ）クロック信号Ｃ₄₁、（ｂ）イネーブル信号ＥＮ、（ｃ）パラレル信号Ｐ₅、（ｄ）クロック信号Ｃ₄₂、（ｅ）イネーブル信号ＥＮ、及び（ｆ）パラレル信号Ｐ₆を示すタイミングチャートである。なお、イネーブル信号ＥＮはパラレル信号Ｐ₅，Ｐ₆の比較タイミングを示す信号であり、図３に示されるイネーブル信号生成部３８から時間差演算部３９に提供される。

【0044】

図７に示されるように、クロック信号Ｃ₄₁及びＣ₄₂が時間差Ｔｄ₁だけ互いにずれている場合、クロック信号Ｃ₄₁及びＣ₄₂に基づいて生成されたパラレル信号Ｐ₅，Ｐ₆にも相互にずれが生じる。従って、例えばイネーブル信号ＥＮの立ち上がりによって示される或る瞬間の比較タイミング（図中のタイミングＴＣ）でパラレル信号データを抽出したとき、パラレル信号Ｐ₅のデータＤ１に対し、パラレル信号Ｐ₆のデータがパラレル信号Ｐ₅と比較されるべきデータの前若しくは後のパラレル信号データ（例えばデータＤ２）である可能性がある。これらのパラレル信号データを比較対象としてしまうと、第１の時間差Ｔ₁が、本来の遅延時間差に対し、パラレル信号を構成するビット数（図では１０ビット）に応じた時間だけずれてしまう。

【0045】

一例として、パラレル信号Ｐ₅，Ｐ₆を構成するビット数が１０ビットであり、時間差演算部３９において算出された第１の時間差Ｔ₁が３ビットに相当する時間である場合を考える。クロック信号Ｃ₄₁及びＣ₄₂にずれがなく、パラレル信号Ｐ₅，Ｐ₆の比較対象データが互いに本来比較されるべきデータ（例えば図７のデータＤ１）同士である場合には、現用光伝送路１０２と迂回用光伝送路１３，１４とに生じている遅延時間差は３ビットである。しかし、クロック信号Ｃ₄₁及びＣ₄₂のずれによって、パラレル信号Ｐ₆のデータ列のうち本来比較対象とすべきデータＤ１の前に入力されたデータＤ０と、パラレル信号Ｐ₅の比較対象データＤ１との比較の結果として３ビットという値が算出されたのであれば、実際の遅延時間差は１３ビットに相当する時間である。また、パラレル信号Ｐ₆のデータ列のうち本来比較対象とすべきデータＤ１の後に入力されたデータＤ２と、パラレル信号Ｐ₅の比較対象データＤ１との比較の結果として３ビットという値が算出されたのであれば、実際の遅延時間差は−７ビットに相当する時間である。

【0046】

そこで、続く遅延処理ステップＳ１４では、遅延部３６が、シリアル信号Ｓ₃，Ｓ₄のうち少なくとも一方に遅延を与えることにより、シリアル信号Ｓ₃とシリアル信号Ｓ₄との時間差を補正する。具体的には、遅延部３６は先ず、第１の時間差Ｔ₁を補正するように、シリアル信号Ｓ₃，Ｓ₄のうち少なくとも一方に遅延を与える。もし、パラレル信号Ｐ₅，Ｐ₆の比較対象データが互いに本来比較されるべきデータ（例えば図７のデータＤ１）同士である場合には、シリアル信号Ｓ₃，Ｓ₄の時間差はほぼゼロとなり、確認部３４のエラーチェック部３４ｄは、シリアル信号Ｓ₃，Ｓ₄の間に時間差が実質的に無いことを確認する。この場合、現用光伝送路１０２と迂回用光伝送路１３，１４とに生じている遅延時間差は第１の時間差Ｔ₁と等しい。

【0047】

しかし、パラレル信号Ｐ₅，Ｐ₆の比較対象データが互いに本来比較されるべきデータ同士ではない場合には、シリアル信号Ｓ₃，Ｓ₄のタイミングのずれが解消されないので、エラーチェック部３４ｄは、シリアル信号Ｓ₃，Ｓ₄の間に時間差が存在することを確認する。この場合、遅延部３６は、第１の時間差Ｔ₁にパラレル信号Ｐ₅，Ｐ₆のビット数（例えば１０ビット）に応じた時間Ｔ_Aを加算した第２の時間差Ｔ₂（＝Ｔ₁＋Ｔ_A）を補正するように、シリアル信号Ｓ₃，Ｓ₄のうち少なくとも一方に遅延を与える。その結果、エラーチェック部３４ｄがシリアル信号Ｓ₃，Ｓ₄に時間差が実質的に無いことを確認できれば、現用光伝送路１０２と迂回用光伝送路１３，１４とに生じている遅延時間差は第２の時間差Ｔ₂と等しい。また、依然としてエラーチェック部３４ｄにおいて時間差の存在が認められる場合には、遅延部３６は、第１の時間差Ｔ₁から時間Ｔ_Aを減算した第３の時間差Ｔ₃（＝Ｔ₁−Ｔ_A）を補正するように、シリアル信号Ｓ₃，Ｓ₄のうち少なくとも一方に遅延を与える。その結果、エラーチェック部３４ｄがシリアル信号Ｓ₃，Ｓ₄に時間差が実質的に無いことを確認できれば、現用光伝送路１０２と迂回用光伝送路１３，１４とに生じている遅延時間差は第３の時間差Ｔ₃と等しい。なお、遅延部３６における第１の時間差Ｔ₁の補正、第２の時間差Ｔ₂の補正、及び第３の時間差Ｔ₃の補正は、上記の順序に限られるものではなく、任意の順序で行うことができる。また、これら３つの補正処理が全て完了する前にシリアル信号Ｓ₃，Ｓ₄に時間差が無いことが確認された場合には、残りの補正処理を省略してもよい。

【0048】

上記の遅延処理ステップＳ１４ののち、選択ステップＳ１５では、第１ないし第３の時間差Ｔ₁、Ｔ₂及びＴ₃のうち、シリアル信号Ｓ₃，Ｓ₄の時間差が実質的に無いと確認された時間差を遅延時間差として選択する。この選択は、例えば時間差演算部３９において行われる。そして、選択された時間差が、現用光伝送路１０２と迂回用光伝送路１３，１４とに生じている遅延時間差として遅延時間差計測システム３０Ａから出力される。

【0049】

遅延時間差計測システム３０Ａから出力された遅延時間差を示す信号Ｓ₁₀は、図１に示される制御装置４５に提供される。制御装置４５は、可変遅延器２３及び２４に対して遅延制御信号Ｓ₁₁を提供する。遅延制御信号Ｓ₁₁は、光通信信号Ｌ_DOWN2及びＬ_UP2がそれぞれ変換された電気信号に可変遅延器２３及び２４それぞれが付与すべき遅延時間を示している。可変遅延器２３及び２４それぞれは、遅延制御信号Ｓ₁₁に基づいて、光通信信号Ｌ_DOWN2及びＬ_UP2それぞれに対応する電気信号を遅延させることより、現用光伝送路１０２の遅延時間と迂回用光伝送路１３，１４の遅延時間との差をゼロに近づける（ステップＳ１６）。

【0050】

以上に説明した本実施形態の遅延時間差計測システム３０Ａ及び遅延時間差計測方法によれば、シリアル／パラレル変換用のクロック信号Ｃ₄₁及びＣ₄₂が互いにずれている場合であっても、算出される遅延時間差に誤差が生じることを回避し、現用光伝送路１０２と迂回用光伝送路１３，１４との遅延時間差を精度良く計測することができる。

【0051】

また本実施形態のように、遅延部３６は、シリアル信号Ｓ₁，Ｓ₂をパラレル信号Ｐ₁，Ｐ₂に変換するＳ／Ｐ変換部３３ｄ及び３５ｄと、Ｓ／Ｐ変換部３３ｄ，３５ｄから出力されたパラレル信号Ｐ₁，Ｐ₂に遅延を与える遅延処理部３３ｅ及び３５ｅと、遅延処理部３３ｅ及び３５ｅから出力されたパラレル信号Ｐ₃，Ｐ₄をシリアル信号Ｓ₃，Ｓ₄に変換するＰ／Ｓ変換部３３ｆ及び３５ｆとを有することが好ましい。これにより、遅延部３６を好適に構成することができる。

【0054】

本発明による遅延時間差計測システム及び遅延時間差計測方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではＯＮＵ１０１から出力された光通信信号（上り信号）Ｌ_UPを用いて遅延時間を計測しているが、ＯＬＴ１００から出力された光通信信号（下り信号）Ｌ_DOWNを用いて遅延時間を計測してもよい。その場合、遅延時間差計測システム３０Ａは光分岐結合部１１に結合されるとよく、光分岐結合部１２が第１の光分岐結合部に相当し、光分岐結合部１１が第２の光分岐結合部に相当することとなる。

【符号の説明】

【0055】

１Ａ…光伝送路二重化装置、１１，１２…光分岐結合部、１３，１４…迂回用光伝送路、１５…計測用光伝送路、２０…遅延時間調整部、２１，２２…光−電気変換器（Ｏ／Ｅ）、２３，２４…可変遅延器、２５，２６…電気−光変換器（Ｅ／Ｏ）、２７，２８…ＷＤＭカプラ、３０Ａ…遅延時間差計測システム、３１ａ，３１ｂ…波長フィルタ、３２…論理回路、３３…第１の信号処理部、３３ａ，３５ａ…光電変換部、３３ｂ，３５ｂ…ＣＤＲ回路、３３ｃ，３５ｃ…パラレルクロック生成部、３３ｄ，３５ｄ…Ｓ／Ｐ変換部、３３ｅ，３５ｅ…遅延処理部、３３ｆ，３５ｆ…Ｐ／Ｓ変換部、３３ｇ，３５ｇ…ＣＤＲ回路、３３ｈ，３５ｈ…パラレルクロック生成部、３３ｉ，３５ｉ…Ｓ／Ｐ変換部、３４…確認部、３４ａ…ＣＤＲ回路、３４ｂ…パラレルクロック生成部、３４ｃ…Ｓ／Ｐ変換部、３４ｄ…エラーチェック部、３５…第２の信号処理部、３６…遅延部、３７…時間差検出部、３８…イネーブル信号生成部、３９…時間差演算部、４５…制御装置、１００…局側伝送装置、１０１…加入者側伝送装置、１０２…現用光伝送路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】