特許 6166836 セルプログラミング検証を行う相変化メモリ、方法、及びシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6166836

(24)【登録日】2017年6月30日

(45)【発行日】2017年7月19日

(54)【発明の名称】セルプログラミング検証を行う相変化メモリ、方法、及びシステム

(51)【国際特許分類】

   G11C 13/00 20060101AFI20170710BHJP

【ＦＩ】

   G11C13/00 464

   G11C13/00 210

   G11C13/00 340

【請求項の数】22

【全頁数】19

(21)【出願番号】特願2016-500354(P2016-500354)

(86)(22)【出願日】2014年2月24日

(65)【公表番号】特表2016-514339(P2016-514339A)

(43)【公表日】2016年5月19日

(86)【国際出願番号】US2014017941

(87)【国際公開番号】WO2014158538

(87)【国際公開日】20141002

【審査請求日】2015年10月1日

(31)【優先権主張番号】13/827,825

(32)【優先日】2013年3月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】チュ、ダニエル ジェイ．

(72)【発明者】

【氏名】ゼン、レイモンド ダブリュー．

(72)【発明者】

【氏名】リヴァーズ、ドイル

【審査官】 堀田 和義

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０１２２６８３（ＵＳ，Ａ１）

【文献】 特開２００４−５４９６６（ＪＰ，Ａ）

【文献】 特表２００７−５１９１６１（ＪＰ，Ａ）

【文献】 米国特許第６８８８７５８（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

複数の相変化メモリセルのアレイと、
複数のセルの前記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
前記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、前記少なくとも１つのセルの閾値電圧を感知し、
セットセル閾値分散の上端とリセットセル閾値分散の下端との間の電圧差分において、前記電圧差分内で３５％から７５％の範囲内に第２の検証電圧を設定し、
前記少なくとも１つのセル全体に前記第２の検証電圧を印加することに応答して、前記少なくとも１つのセルのリセットセル閾値電圧を感知し、
前記少なくとも１つのセルの前記リセットセル閾値電圧が、前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断し、前記少なくとも１つのセルが前記第１の検証電圧をパスし、前記第２の検証電圧をパスしなかった場合に、前記第１の検証電圧により前記少なくとも１つのセルがディスターブされたことを判断する、リセット検証回路とを備える、相変化メモリ。

【請求項2】

前記第２の検証電圧は、セットセル閾値電圧よりも高く、前記第１の検証電圧は、リセットセル閾値電圧よりも低い、請求項１に記載の相変化メモリ。

【請求項3】

複数の相変化メモリセルのアレイと、
複数のセルの前記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
前記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、前記少なくとも１つのセルの閾値電圧を感知し、
前記少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、前記少なくとも１つのセルのリセットセル閾値電圧を感知し、
前記少なくとも１つのセルの前記リセットセル閾値電圧が、前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する、リセット検証回路とを備え、
前記リセット検証回路は、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であった場合に、
前記リセットパルスを送信し、
前記第１の検証電圧および前記第２の検証電圧を印加することにより、相変化メモリセルの前記リセットセル閾値電圧を感知し、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断することを反復する、相変化メモリ。

【請求項4】

前記リセット検証回路は、予め定められた回数、前記送信、前記感知、および前記判断を反復する、請求項１〜３のいずれかに１項に記載の相変化メモリ。

【請求項5】

前記リセットパルスの電圧もしくは電流、前記第１の検証電圧または前記第２の検証電圧は、各反復と共に増大する、請求項４に記載の相変化メモリ。

【請求項6】

前記リセットセル閾値電圧が前記第１の検証電圧および前記第２の検証電圧よりも大きくなるまでの複数の反復は、イテレーションであり、
前記リセット検証回路は、前のイテレーションに後続する後続のイテレーションで反復し、
イテレーションは、元の第１の検証電圧および第２の検証電圧で開始し、前記後続のイテレーションにおける各反復により、前記第１の検証電圧および前記第２の検証電圧を増大させる、請求項５に記載の相変化メモリ。

【請求項7】

相変化メモリのためのセルプログラミングを検証する方法であって、
リセットパルスを相変化メモリセルに送信する段階と、
前記相変化メモリセル全体に第１の検証電圧を印加することに応答して、前記相変化メモリセルの閾値電圧を感知する段階と、
セットセル閾値分散の上端とリセットセル閾値分散の下端との間の電圧差分において、前記電圧差分内で３５％から７５％の範囲内に第２の検証電圧を設定する段階と、
前記相変化メモリセル全体で、前記第１の検証電圧よりも低い前記第２の検証電圧を印加することに応答して、前記相変化メモリセルのリセットセル閾値電圧を感知する段階と、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断し、前記相変化メモリセルの前記リセットセル閾値電圧が前記第２の検証電圧未満であった場合に、前記相変化メモリセルが前記第１の検証電圧によりディスターブされたことを判断する段階とを備える、方法。

【請求項8】

相変化メモリのためのセルプログラミングを検証する方法であって、
リセットパルスを相変化メモリセルに送信する段階と、
前記相変化メモリセル全体に第１の検証電圧を印加することに応答して、前記相変化メモリセルの閾値電圧を感知する段階と、
前記相変化メモリセル全体で、前記第１の検証電圧よりも低い第２の検証電圧を印加することに応答して、前記相変化メモリセルのリセットセル閾値電圧を感知する段階と、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する段階とを備え、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であった場合に、
前記リセットパルスを送信する段階、
前記第１の検証電圧および前記第２の検証電圧を印加することにより、前記相変化メモリセルの前記リセットセル閾値電圧を感知する段階、及び、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する段階を反復する、方法。

【請求項9】

前記相変化メモリセルの前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する段階は、前記相変化メモリセルが前記第１の検証電圧または前記第２の検証電圧の印可後に低下した抵抗力を有するか否かを判断する段階を有する、請求項７または８に記載の方法。

【請求項10】

前記第１の検証電圧は、リセットセル閾値電圧よりも低い、請求項７〜９のいずれか１項に記載の方法。

【請求項11】

前記相変化メモリセルの前記リセットセル閾値電圧が前記第２の検証電圧未満であった場合に、前記相変化メモリセルが前記第１の検証電圧によりディスターブされたことを判断する段階を更に備える、請求項８〜１０のいずれか１項に記載の方法。

【請求項12】

前記相変化メモリセルの前記リセットセル閾値電圧が前記第１の検証電圧および前記第２の検証電圧よりも大きかった場合に、前記相変化メモリセルが首尾よくリセットされたことを判断する段階を更に備える、請求項７〜１１のいずれか１項に記載の方法。

【請求項13】

前記第１の検証電圧を用いるときに前記相変化メモリセルをディスターブする確率と比較して、前記相変化メモリセルをディスターブする確率が少なくとも５０％低減されるように、前記第２の検証電圧を選択する段階を更に備える、請求項７〜１２のいずれか１項に記載の方法。

【請求項14】

前記相変化メモリセルの前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であった場合に、前記相変化メモリセルをディスターブされているものとして識別する段階を更に備える、請求項７〜１３のいずれか１項に記載の方法。

【請求項15】

プロセッサと、
電源と、
前記プロセッサに結合され、複数のセルのアレイを含む相変化メモリとを備え、
前記相変化メモリは、
複数のセルの前記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
前記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、前記少なくとも１つのセルの閾値電圧を感知し、
セットセル閾値分散の上端とリセットセル閾値分散の下端との間の電圧差分において、前記電圧差分内で３５％から７５％の範囲内に第２の検証電圧を設定し、
前記少なくとも１つのセル全体に前記第２の検証電圧を印加することに応答して、前記少なくとも１つのセルのリセットセル閾値電圧を感知し、
前記少なくとも１つのセルの前記リセットセル閾値電圧が、前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断し、前記少なくとも１つのセルが前記第１の検証電圧をパスし、前記第２の検証電圧をパスしなかった場合に、前記第１の検証電圧により前記少なくとも１つのセルがディスターブされたことを判断する、リセット検証回路を含む、システム。

【請求項16】

前記第２の検証電圧は、前記第１の検証電圧よりも低い、請求項１５に記載のシステム。

【請求項17】

プロセッサと、
電源と、
前記プロセッサに結合され、複数のセルのアレイを含む相変化メモリとを備え、
前記相変化メモリは、
複数のセルの前記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
前記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、前記少なくとも１つのセルの閾値電圧を感知し、
前記少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、前記少なくとも１つのセルのリセットセル閾値電圧を感知し、
前記少なくとも１つのセルの前記リセットセル閾値電圧が、前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する、リセット検証回路を含み、
前記リセット検証回路は、前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であった場合に、
前記リセットパルスを送信し、
前記第１の検証電圧および前記第２の検証電圧を印加することにより、相変化メモリセルの前記リセットセル閾値電圧を感知し、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断することを反復する、システム。

【請求項18】

前記リセット検証回路は、前記第１の検証電圧または前記第２の検証電圧の印加後に、相変化メモリセルが低下した抵抗力を有するか否かを判断するロジックを用いることにより、前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満であった否かを判断する、請求項１５〜１７のいずれか１項に記載のシステム。

【請求項19】

前記第２の検証電圧は、セットセル閾値電圧よりも高く、前記第１の検証電圧は、前記リセットセル閾値電圧よりも低い、請求項１５〜１８のいずれか１項に記載のシステム。

【請求項20】

プロセッサと、
電源と、
前記プロセッサに結合され、複数のセルのアレイを含む相変化メモリとを備え、
前記相変化メモリは、
複数のセルの前記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
前記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、前記少なくとも１つのセルの閾値電圧を感知し、
前記少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、前記少なくとも１つのセルのリセットセル閾値電圧を感知し、
前記少なくとも１つのセルの前記リセットセル閾値電圧が、前記第１の検証電圧または前記第２の検証電圧未満であったか否かを判断する、リセット検証回路を含み、
前記リセット検証回路は、
前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満である場合に、予め定められた回数、周期的に動作し、
前記少なくとも１つのセルの各周期的オペレーションについて、前記リセットパルスの電圧もしくは電流、前記第１の検証電圧、または前記第２の検証電圧を上昇させる、システム。

【請求項21】

前記リセット検証回路は、相変化メモリセルの前記リセットセル閾値電圧が前記第１の検証電圧または前記第２の検証電圧未満である場合に、エラーを識別する、請求項１５に記載のシステム。

【請求項22】

請求項７〜１３のいずれか１項に記載の方法をコンピュータに実行させるためのプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書において説明される複数の実施形態は、概ね相変化メモリに関する。

【背景技術】

【0002】

複数の相変化メモリは、電子データストレージを実現するべく、複数の相変化材料を用いる。複数の相変化材料は、典型的に、概ね非結晶状態と概ね結晶状態との間で電気的にスイッチングされ得る。いくつかの材料は、完全な非結晶状態および完全な結晶状態により反射されたスペクトルにあてはまる結晶性のいくつかの検出可能な程度または等級に電気的にスイッチングされ得る。そのような用途に好適な複数の典型的材料は、様々なカルコゲニド要素を含む。複数の相変化材料の１つの有用な特性は、不揮発性であることである。メモリが抵抗値を表す特定の結晶性状態にセットされると、当該値は、メモリが再度プログラミングされるまで、たとえ電力がなくなっても保持される。これは、プログラム値が材料の各位相または物理状態（例えば、結晶もしくは非結晶、またはその間のいくつかの程度）に割り当てられ得るからである。

【図面の簡単な説明】

【0003】

本開示の特徴および利点は、例により本開示の特徴を例示する添付の図面と併せて参照すれば、以下の詳細な説明から明らかとなるであろう。

【図1】一例による、セットセル閾値電圧分散およびリセットセル閾値電圧分散、ならびに相対的な第１および第２の検証電圧の図またはグラフを例示する。

【図2】一例による、相変化メモリセルにおけるリセット、およびディスターブがないことを検証するためのデュアル検証リセットプログラミング方法の判断図を例示する。

【図3】一例による、相変化メモリのためのセルプログラミングを検証する方法のフロー図を例示する。

【図4】一例によるメモリシステム図を例示する。ここで、例示される複数の例示的実施形態を参照し、それらを説明するべく本明細書において、特定の言語が用いられる。それにもかかわらず、具体的な本発明の複数の実施形態の範囲、またはこれに対する限定は、それにより意図されないことが理解されるであろう。

【発明を実施するための形態】

【0004】

本発明の複数の実施形態が開示され、説明される前に、本明細書において開示される特定の複数の構造、処理段階、または材料への限定は意図されず、当業者により認識されるような当該均等物およびその代替形態が含まれることを理解されたい。また、本明細書において使用される用語は、具体的な例を説明することのみを目的として用いられ、限定を意図したものではないことも理解されたい。異なる図面における同一の符号は、同一の要素を表す。複数のフローチャートおよび処理において提供される複数の数字は、複数の段階およびオペレーションを例示するときの明確性のために提供され、必ずしも特定の順序またはシーケンスを示さない。

【0005】

［例示的な実施形態］ 様々な発明の実施形態の初期的概要が以下に提供され、次いで特定の複数の例がその後に更に詳細に説明される。この初期的概要は、読者が本技術の複数の原理および実施形態を迅速に理解するのに役立つことを意図し、それらの重要事項またはその不可欠な特徴を識別することを意図するものではない。また、特許請求される主題の範囲を限定することも意図されない。

【0006】

失敗モードは、セルの既存のＶｔｈ（閾値電圧）に近い電圧を用いて、検証オペレーションを実行することにより、セルがディスターブされ得る相変化メモリセルにおいて観測されている。リセット状態にある場合、検証オペレーションの電圧がセルのＶｔｈよりもわずかに小さいときに、セルは、リセット検証をパスする。セルが再びスナッピングしないからである。しかし、検証オペレーション自体は、セルＶｔｈをセット状態に低下させ得る。経験的データは、この「ディスターブ」（すなわち、セット状態またはレベルへの低下）が低い確率を伴ってランダムに生じるが、そのような事象の確率は、検証オペレーションにおいて印加される電圧がセルの既存のＶｔｈに近づくにつれて指数関数的に増大することを示す。セルが検証をパスしたが、動作を失敗状態のままに放置しているので、単一の検証オペレーションでも複数のビット書き込みエラーを増加させ得る。第２の検証オペレーションを実行することにより、第１の検証オペレーションによりディスターブされた複数のビットを識別し得るが、セルをディスターブする可能性もあり得る。

【0007】

本技術の複数の実施形態は、データの信頼性を向上させるべく２つの検証オペレーションを実行し、第２の検証オペレーションを用いてデータをディスターブすることを回避し得る。書き込ビットエラーレートにおける低減は、ＥＣＣ（エラー修正コード）の精度を向上させるべく必要とされるビットの数を増大させることによるのではなく、むしろ直接に得られ得る。第２の検証の実行は、エラーを補正するビットの総数を増大させることと比較して、コストに関してより時間およびエネルギーにおいて効率的である。第２の検証オペレーションを実行するべく必要とされる追加の回路は、無視してもよい。

【0008】

ここで図１を参照すると、相変化メモリは、リセット状態（高い閾値電圧）を感知する間、ディスターブを受け易いことがある。相変化メモリプログラミングは、セットおよびリセットオペレーションを含み得る。セットオペレーションは、セルのＶｔｈを低下させ、リセットオペレーションは、セルのＶｔｈを上昇させ得る。セルの所望のＶｔｈは、セルに印加された電流により制御され得る。Ｖｔｈは、セットまたはリセットパルスをセルに送信した後、セル上での感知オペレーションを実行にすることにより、検証され得る。例えば、リセット検証オペレーションにおいて、電圧は、セル全体に印加され、セルが再びスナッピングする（すなわち、抵抗を劇的に低下または減少させる）か否かを観察し得る。これを行うと、Ｖｔｈは、この検証電圧未満になる。セルが再度スナッピングしない場合、Ｖｔｈは、検証電圧よりも大きい。リセット手順は、パルスと検証との間でループすることによりＶｔｈを能動的にし、パルス電流は、最後の検証オペレーションをパスしなかった複数のセル上で増大する。

【0009】

図１において、複数のセットセルおよびリセットセルのためのＶｔｈ、ならびにリセットおよびセットＶｔｈ分散に対するおよその検証電圧を例示するグラフ１００が、提供される。リセットパルスをセルに送信した後、セルの状態は、セル全体に第１の検証電圧（すなわちｖｅｒ＿１）を印加することにより検証され得る。ｖｅｒ＿１は、許可された最小リセットＶｔｈである。最小ｖｅｒ＿１は、最も高いセットセルＶｔｈと、セルを確実に読み取るべく必要とされる最も低いリセットセルＶｔｈとの間の差分により判断され得る。最も高いリセットＶｔｈは、オーバーリセットのリスクにより制限される。リセットパルスがＶｔｈをセル全体に印加され得る最大電圧よりも大きくさせると、セルは、オーバーリセットされる。セルがセットパルスをセルに印加するように選択されないことがあるので、オーバーリセットセルは、セット状態に変化しないことがある。この場合、セルは、リセットされたビット（すなわち、恒久的なリセット状態）として「動けなく」なり得る。オーバーリセットを回避するべく、リセットパルス電流のプロファイルは、平均として、リセット分散の下位付近のＶｔｈをもたらすように設計され得る。これは、開始リセットパルス電流のプロファイルがリセットされる全てのセルをｖｅｒ＿１より高くするには不十分な場合に、複数のリセットパルスおよび検証パルスを伴い得る。また、リセットパルスＶｔｈをより低くすると、セルＶｔｈがｖｅｒ＿１付近になる確率が増大する。ｖｅｒ＿１に近いＶｔｈを有するより多くのセルは、Ｖｔｈのディスターブ事象の確率を指数関数的に増大させる。通常、Ｖｔｈがｖｅｒ＿１レベルより高い複数のディスターブ事象は、第１の検証をパスし、セルが適切にリセットされたことを示す。しかし、セルは、検証ステータスが判断された後にディスターブされることがある。一例として、ディスターブされたセルの状態は、抵抗をセットＶｔｈに変更または低下させ得る。そのようなディスターブは、複数のデータエラーをもたらし得る。

【0010】

従って、第２の検証電圧（すなわち、ｖｅｒ＿２）は、セル全体に印加され、ｖｅｒ＿１がセルをディスターブしたか否かを検証し得る。ｖｅｒ＿２は、ｖｅｒ＿１よりも低くなり得、セット状態Ｖｔｈよりも高くなり得る。ｖｅｒ＿２をセット状態Ｖｔｈに過度に近く設定すると、わずかに低減されたＶｔｈのみを有する複数のディスターブされたセルを見落とし、または見逃すことになり得る。また、ｖｅｒ＿２をｖｅｒ＿１の近くに設定することにより、セルをディスターブするリスクが増大することがある。ｖｅｒ＿２がｖｅｒ＿１に近づくと、ｖｅｒ＿２によりセルをディスターブするリスクは、ｖｅｒ＿１がセルをディスターブする確率に向かって増大し得る。最大ｖｅｒ＿２は、リセットセル分散された（すなわち、Ｖｔｈがｖｅｒ＿１より大きい）セルをディスターブする受け入れ可能な低い確率に基づいて選択され得る。最小ｖｅｒ＿２は、ｖｅｒ＿１検証オペレーションによりディスターブされた受け入れ可能な数のセルを捕捉する最も低い検証電圧に基づいて選択され得る。

【0011】

例えば、図１のグラフ１００は、多くのセルの個体群全体における複数のセットセルおよびリセットセルのＶｔｈ分散を例示する。一例において、ｖｅｒ＿１は、リセットセル電圧分散における最も低いＶｔｈビットに存在し得る。ｖｅｒ＿２は、セットセルＶｔｈ分散とリセットセルＶｔｈ分散との間の電圧差分の中間のより近くに設定され得る。例えば、複数の分散間の差分がセットＶｔｈ分散のより上方端部付近の下限で画定され、Ｖｔｈリセット分散のより下方端部付近の上限で画定され、差分内の位置は、下限の０％および上限の１００％であり、ｖｅｒ＿２の差分内の位置は、３５〜７５％、もしくは４０〜６５％の範囲内、または差分のほぼ５０％になり得る。この例において、分散の上限および下限は、２〜１０％のエラーのいずれかの箇所を含み得、セットセル分散とリセットセル分散との間のいずれかの箇所にある状態または電圧を有する複数の外れ値セルを説明する。

【0012】

ｖｅｒ＿２が複数のセットセル電圧の分散および複数のリセットセル電圧の分散から除去され得るので、複数のリセットセルをディスターブする確率は、低くなり得、複数のセットセルをリセットセルとして識別または検証する確率は、低くなり、複数のリセットセルを検証することができない確率は、低くなる。しかし、ｖｅｒ＿２は、複数の外れ値セルもリセットとして識別し得る。本技術の複数の特定の実施形態は、セルが第１および第２の検証電圧の双方をパスしたか否かを評価し得る。複数の外れ値セルは、第１の検証電圧をパスせず、ディスターブされたセルは、第２の検証電圧をパスしないことがある。従って、ディスターブの確率を著しく増大させることなく、検証精度を著しく増大させるべく、組み合わせた２つの検証電圧が用いられてもよい。一態様において、検証は、リセットパルスが印加され、他の複数のセル上で用いられ得ないセルに用いられてもよく、従って、どれがセットセルであることを意図されるかを検証されたビットは、存在しないことがある。

【0013】

いくつかの態様において、デュアル検証技術のｖｅｒ＿２は、十分に低くなり得、リセットセルをディスターブする確率は、非常に低く、ｖｅｒ＿１は、ディスターブされたセルを検出するべく用いられる所望の最も高いセットＶｔｈよりも高くなり得る。ｖｅｒ＿２の電圧が高くなる程、より多くのディスターブされたビットが検出される。ｖｅｒ＿２レベルに対する最適な値は、サンプルデバイスの特性評価によるＶｔｈのディスターブに関する実験により、特定のメモリデバイスについて識別され得る。

【0014】

図２を参照すると、セルプログラミング検証するための、またはより具体的にはセルリセットを検証するための判断図が例示される。処理は、２１０において開始し、コントローラは、２１５においてリセットパルスをセルに送信するためのマクロを開始し得る。コントローラまたは感知回路は、２２０においてｖｅｒ＿１における第１の検証オペレーションを実行し、次に２２５において、ｖｅｒ＿２における第２の検証オペレーションを実行するべく用いられ得る。２３０において、セルが双方の検証をパスしたか否かについて判断され得る。セルが第１または第２の検証オペレーションのいずれで失敗した場合、セルには別のリセットパルス２１５が与えられ得る。セルが第１の検証オペレーションに失敗した場合、セルは、リセットパルス後に十分に高いＶｔｈを有していなかったことになる。セルが第１の検証オペレーションをパスしたが、第２の検証オペレーションに失敗した場合、セルは、第１の検証オペレーションによりディスターブされたことになる。Ｖｔｈが十分に高くなかったか、またはセルが第１の検証によりディスターブされたか否かに関係なく、セルには、所望のリセットＶｔｈを得ることを試みて後続のリセットパルス２１５を与えられ得る。検証ループは、書き込みエラーレートが受け入れ可能に低くなるまで反復され得る。換言すれば、リセットパルスをセルに送信し、セルに第１および第２の検証オペレーションを実行するプロセスは、アレイにおけるいくつかのセルがリセット検証プロセスを首尾よくパスし、失敗セルの数が２〜２０％の範囲等、受け入れ可能な小さいエラーのマージン内になるまで反復され得る。エラーレートが受け入れ可能に低くなると、リセット検証プロセスは、終了し得る。個別のセルに対して、双方の検証をパスすると、プロセスは終了し、２３５で実行完了となる。

【0015】

セルが複数の検証オペレーションのうち１または複数に失敗すると、最大数のリセットパルスがセル２４０に印加されたか否かについて判断され得る。換言すれば、リセット検証プロセスは、数回反復され、次いでセルが検証プロセスをパスする可能性が低いと判断され得る場合には停止し得る。例えば、セルをエラーとして識別する前にセルに送信された最大数のパルスは、２０もしくはこれより小さいパルス、または１０もしくはこれより小さいパルス、または５もしくはこれより小さいパルスであってもよい。セルがいくつかの反復の後、双方の検証オペレーションにパスすることができなかった場合、セルは、エラーとして識別されてもよく、検証プロセスは、そのセルについて失敗として、２４５において終了または実行完了となってもよい。

【0016】

検証ループが反復し、後続のリセットパルスがセルに印加されると、リセットパルスの電圧または電流は、各反復ごとに増大し得る。セルについて反復される検証ループは、単一の検証イテレーションであってもよい。セルに対する後続の複数の検証ループイテレーションについては、リセットパルスは、前のイテレーションの終了するリセットパルス電圧または電流からの継続ではなく、むしろ前のイテレーションと同一の開始リセットパルス電圧または電流で開始され得る。

【0017】

メモリデバイス内でセルをプログラミングするべく、書き込み回路は、メモリデバイスのセル内の相変化材料を加熱するための複数の電流または電圧パルスを生成し得る。１または複数の電流もしくは電圧パルスの振幅および持続時間は、メモリセルがセットまたはリセットされているか否かに応じて異なり得る。一般に、セルの「セット」プログラミングオペレーションは、融点に到達し、またはこれを超えることなく、セルの相変化材料を相変化材料の結晶化温度よりも高く加熱することを伴い得る。温度は、所望の結晶状態、部分的結晶状態、または部分的非結晶状態を実現するのに十分な持続時間の間、保持される。一般に、セルの「リセット」プログラミングオペレーションは、セルの相変化材料を融点よりも高く加熱し、次に材料を急速に冷却し、所望の非結晶状態、部分的に非結晶状態、または部分的結晶状態を実現することを伴い得る。

【0018】

相変化メモリセルの状態は、抵抗率の関数であってもよい。セルの状態は、セルを局所的に加熱することにより変更可能である。相変化メモリのデータ保持は、指定温度での期間中、または好適な温度範囲内に指定され得る。データ保持は、要素内の相変化材料における結晶化温度の関数であってもよい。いくつかの用途において、メモリデバイスは、一定の温度に保持されないことがあり、温度における様々な変化を受け得るがこれは、データ保持の有効期間を減少させる。

【0019】

メモリデバイス温度における著しい変化は、メモリデバイスに悪い影響を与え得る。例えば、周辺温度が上昇すると、複数の読み取りまたは検証オペレーションは、セル内で更なる加熱を引き起すことにより、セルをディスターブする可能性がより高くなることがある。説明されたように、第１の検証電圧よりも著しく低い第２の検証電圧を用いると、複数の適度の温度変動時であってもセルをディスターブする可能性が低くなり得る。

【0020】

いくつかの累積した読み取りまたは検証パルスは、セルの部分的設定を生じさせ得る。結果として、セル抵抗およびＶｔｈは、低下または低減され得、更なる検証パルスは、特に上昇した温度環境においてリセットセル電圧に近い場合に、セルをディスターブする確率を増大させ、セルをセット状態にさせ、データの損失をもたらし得る。再び、第２の低減された検証電圧は、第１の検証からのディスターブを検出する高い確率を用いて、ディスターブの最小限の確率を有し得る。

【0021】

一実施形態において、ストレージデバイスにおいて用いられる相変化材料は、不揮発性メモリデータストレージに好適であり得る。相変化材料は、例えば、熱、光、電位、または電流等のエネルギーの印加により変化し得る、複数の電気的特性（例えば、抵抗）を有する材料であってもよい。

【0022】

複数の相変化材料の例としては、カルコゲニド材料が挙げられ得る。カルコゲニド材料は、周期表のＶＩ族における少なくとも１つの要素を含む材料であり得、またはカルコゲン元素、例えばテルル、硫黄、またはセレンの元素のいずれかのうち１または複数を含む材料であってもよい。複数のカルコゲニド材料は、電力がなくなった後でも保持される情報を格納するべく用いられ得る不揮発性メモリ材料であり得る。

【0023】

一実施形態において、相変化材料は、テルル―ゲルマニウム―アンチモン（ＴｅｘＧｅｙＳｂｚ）類の材料のカルコゲニド元素合成物、またはタイプ２，２，５等のＧｅＳｂＴｅ合金であり得るが、他の好適な複数のカルコゲニド材料が本開示の範囲内にあるとみなされ得る。

【0024】

一実施形態において、メモリ材料が不揮発性相変化材料である場合、メモリ材料は、電気信号をメモリ材料に印加することにより、少なくとも２つのメモリ状態のうち１つにプログラミングされ得る。電気信号は、実質的結晶状態と実質的非結晶状態との間のメモリ材料の位相を変更させ得、実質的非結晶状態にあるメモリ材料の電気抵抗は、実質的結晶状態にあるメモリ材料の抵抗よりも大きい。

【0025】

材料の状態または位相を変更するメモリ材料のプログラミングは、様々な態様で達成され得る。一実施形態において、プログラミングは、メモリ材料全体に電位を用いてセルを選択することにより、行われ得る。これは、ゼロボルト等の比較的低い電圧を選抜されたラインに、また１つの電流源からの電流を選択された列へと印加し、セルをリセットしてより高い抵抗にすることによって達成され得る。あるいは、より低い抵抗に設定するためのより低い電流またはより緩慢な後縁を有する別の電流源が、用いられ得る。電流は、印加される複数の電位に応答してメモリ材料の一部を通って流れ、メモリ材料の加熱をもたらし得る。

【0026】

制御された加熱および後続の制御された冷却により、メモリ材料のメモリ状態またはメモリ位相を変更し得る。メモリ材料の位相または状態を変更することにより、メモリ材料の電気的特性を変更し得る。例えば、材料の抵抗は、メモリ材料の位相を変更することにより、変更され得る。相変化メモリ材料の全てまたは一部は、書き込みパルス中に変更され得る。一例において、相変化を受けるメモリ材料の一部は、ストレージデバイスに接触し、ビットを格納するべく用いられる電極に隣接する部分であってもよい。メモリ材料は、プログラミング可能な抵抗性材料、または単にプログラミング可能な抵抗材料であってもよい。

【0027】

一実施形態において、約１．５ボルトの電位差分を有する電圧パルスは、約０ボルトをラインに、また、書き込み電流源からの約２ｍＡの電流を異なる選抜されたラインに印加することにより、メモリ材料の一部全体に印加され得る。例えば、１つの選抜されたラインの、別の選抜されたラインに対する電圧は、正であってもよく、あるいはセルまたは複数の電圧は、反転されてもよい。印加される複数の電位に応答してメモリ材料を通って流れる電流は、メモリ材料の加熱をもたらし得る。この加熱および後続の制御された冷却は、書き込み電流パルス後縁レートにより判断され、メモリ材料が冷却された後、材料のメモリ状態またはメモリ位相をより高い抵抗からより低い抵抗へ、より低い抵抗からより高い抵抗へと変更し、あるいは既存の状態を増強するべく既存の状態を書き換え得る。

【0028】

一例として、「リセット」状態において、メモリ材料は、非結晶または半非結晶な状態であってもよく、「セット」状態において、メモリ材料は、結晶または半結晶状態であってもよい。非結晶または半非結晶な状態にあるメモリ材料の抵抗は、結晶または半結晶状態にある材料の抵抗よりも大きくてもよい。非結晶および結晶状態とのリセットおよびセットの関連付けはそれぞれ、慣例である。他の複数の慣例が採用されてもよい。

【0029】

メモリ材料に格納された情報は、メモリ材料の抵抗を測定することにより、読み取られ得る。一例として、読み取り電流は、選択された行および列を用いてメモリ材料に提供され得、メモリ材料全体でもたらされる読み取り電圧は、基準電圧と比較され得る。列のもたらされる読み取り電圧は、読み取り電流が列に送られる場合に、選択されたメモリストレージデバイスにより示される抵抗に比例し得る。

【0030】

［例］ 以下の複数の例は、更なる実施形態に関する。

【0031】

図３を参照すると、例１は、本技術の一例による、セルプログラミングまたは相変化メモリデバイスのためのセルリセットを検証するための方法のフロー図である。方法は、リセットパルスを相変化メモリセルに送信する段階３１０と、その後に相変化メモリセル全体に第１の検証電圧を印加することに応答して相変化メモリセルの閾値電圧を感知する段階３２０とを備え得る。方法は、相変化メモリセル全体に、第１の検証電圧よりも低い第２の検証電圧を印加することに応答して、相変化メモリセルの閾値電圧を感知する段階３３０を更に備え得る。また、方法は、閾値電圧が第１の検証電圧または第２の検証電圧未満であるか否かを判断する段階３４０を備え得る。

【0032】

一例において、相変化メモリセルのＶｔｈが第１の検証電圧または第２の検証電圧未満であったか否かを判断する段階３４０の方法は、相変化メモリセルが第１の検証電圧または第２の検証電圧の印可後に低下した抵抗力を有するか否かを判断する段階を伴い得る。換言すれば、相変化メモリセルが「再びスナッピング」され、または第１の検証電圧の結果としてディスターブされたか否かを判断し得る。

【0033】

説明されたように、特定の複数の実施形態において、本方法における第２の検証電圧は、最も高いセットセル閾値電圧よりも高くなり得る。また、第１の検証電圧は、最も低いリセットセル閾値電圧よりも低くなり得る。

【0034】

方法は、相変化メモリセルの閾値電圧が第２の検証電圧未満であった場合に、相変化メモリセルが第１の検証電圧によりディスターブされたことを判断する段階を備え得る。また、方法は、相変化メモリセルの閾値電圧が第１の検証電圧および第２の検証電圧よりも大きかった場合に、相変化メモリセルが首尾よくリセットされたことを判断する段階を備え得る。

【0035】

一例において、方法は、第１の検証電圧を用いて、相変化メモリセルをディスターブする確率が相変化メモリセルをディスターブする確率と比較して予め定められた量または割合だけ低減されるように、第２の検証電圧を選択する段階を備え得る。例えば、第２の検証電圧は、第１の検証電圧を用いて、相変化メモリセルをディスターブする確率と比較して相変化メモリセルをディスターブする確率が５０％、７５％、９０％＞、または９５％、９９％、またはより大きな割合だけ低減されるように、選択され得る。

【0036】

一例において、本方法は、リセットパルスを送信する複数のプロセスを反復する段階と、第１および第２の検証電圧を印加することにより相変化メモリセルの閾値電圧を感知する段階と、リセットセル閾値電圧が第１または第２の検証電圧未満であるか否かを判断する段階とを備え得る。複数のプロセスの反復は、予め定められた回数、実行されてもよい。リセットパルスの電圧または電流、第１の検証電圧、または第２の検証電圧は、所望のリセットセル電圧Ｖｔｈを実現する努力において、各反復と共に増大し得る。

【0037】

本方法の各反復は、ポリシーまたはプロトコル全体におけるイテレーションであってもよい。例えば、第１の反復は、第１のイタレーションであってもよい。従って、本方法は、第１のイタレーションに後続する第２のイテレーションのための方法の複数のプロセスを反復して送信、感知、および判断することを実行し得る。第２のイテレーションは、元の第１および第２の検証電圧で開始し、第２のイテレーションにおける各反復に伴って第１および第２の検証電圧を増大させ得る。

【0038】

同様に、第３のイテレーションは、元の第１および第２の検証電圧で開始し、第３のイテレーションにおける各反復等に伴って第１および第２の検証電圧を増大させ得る。

【0039】

一例において、方法は、相変化メモリセルの閾値電圧が第１の検証電圧または第２の検証電圧未満である場合に、相変化メモリセルをディスターブされているものとして識別する段階を備え得る。

【0040】

また、すでに説明され、または後に説明される複数のシステムまたは装置の複数の特徴は、本明細書で説明される方法または任意の複数の処理に関連して実装され得、その逆も当てはまる。また、複数の例における詳細が、１または複数の実施形態におけるいずれかの箇所で用いられ得る。

【0041】

例２において、図４を参照すると、発明の実施形態によるシステム４００の一部が、説明される。システム４００は、例えば、携帯情報端末（ＰＤＡ）、無線能力を有するラップトップもしくはポータブルコンピュータ、ウェブタブレット、スマートフォン、または他の無線もしくは携帯電話、ページャ、インスタントメッセージングデバイス、デジタル音楽プレーヤ、デジタルカメラ、または無線で情報を送信および／または受信するように適合され得る他のデバイス等、複数の無線またはモバイルデバイスにおいて用いられ得る。システム４００は、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、移動体通信ネットワークの複数のシステムのいずれかにおいて用いられ得る。また、システム４００は、具体的に列挙されない他の複数のシステムにおいて用いられ得る。

【0042】

システム４００は、バス４５０を介して互いに結合されたコントローラ４１０、入力／出力（Ｉ／Ｏ）デバイス４２０（例えば、キーパッド、ディスプレイ）、メモリ４３０、および無線インタフェース４４０を含み得る。バッテリ４７０または他の電源は、いくつかの実施形態において用いられ得る。そのような複数のコンポーネントは、専ら例示的なものであり、具体的に列挙されない他の複数のコンポーネントが上記で列挙された複数のコンポーネントのうち１または複数に代えて、またはこれらと共に含まれて用いられ得ることに留意されたい。

【0043】

コントローラ４１０は、例えば、１または複数のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ等を含み得る。メモリ４３０は、システム４００に、またはシステム４００により送信されたメッセージを格納するべく用いられ得る。また、メモリ４３０は、任意選択でシステム４００の動作中にコントローラ４１０により実行される複数の命令を格納するべく用いられ得、またユーザデータを格納するべく用いられ得る。メモリ４３０は、１または複数の異なるタイプのメモリにより提供され得る。例えば、メモリ４３０は、任意のタイプのランダムアクセスメモリ、揮発性メモリ、フラッシュメモリ等の不揮発性メモリ、および／または本明細書において論じられたメモリ等のメモリを備え得る。

【0044】

Ｉ／Ｏデバイス４２０は、メッセージを生成するべくユーザにより用いられ得る。システム４００は、無線周波（ＲＦ）信号を用いる無線通信ネットワークに複数のメッセージを送信し、またはこれから受信する無線インタフェース４４０を用い得る。無線インタフェース４４０の例としては、アンテナもしくは無線トランシーバ、または他の信号の送信／受信デバイスが挙げられ得る。

【0045】

一例において、システム４００は、プロセッサ４６０、電源もしくはバッテリ４７０、およびプロセッサ４６０に結合され、複数のセルのアレイを含む相変化メモリ４３０を含み得る。一例において、相変化メモリは、カルコゲン材料を有するデバイスであり得る。コントローラ４１０は、複数のセルのアレイに読み取り信号または書き込み信号を送信するように構成されたシーケンスコントローラであってもよい。一例において、コントローラ４１０は、リセット検証回路を含んでもよく、またはリセット検証回路は、メモリ４３０の一部またはこれに関連していてもよい。

【0046】

リセット検証回路は、メモリ４３０内の複数のセルのアレイにおける少なくとも１つのセルに、リセットパルスを送信するように適合され得る。リセット検証回路は、少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、少なくとも１つのセルの閾値電圧を感知し、少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、少なくとも１つのセルのリセット閾値電圧を更に感知し得る。次に、リセット検証回路は、少なくとも１つのセルの閾値電圧が第１または第２の検証電圧未満であったか否かを判断し得る。リセット検証回路は、相変化メモリセルの閾値電圧が第１の検証電圧または第２の検証電圧未満である場合に、エラーを識別し得る。

【0047】

このシステムにおいて、第２の検証電圧は、第１の検証電圧と異なっていてもよい。より具体的には、第２の検証電圧は、第１の検証電圧よりも低くてもよい。１つの例示的なシステムにおいて、第２の検証電圧は、セットセル閾値電圧よりも高くなり得、第１の検証電圧は、リセットセル閾値電圧よりも低くなり得る。

【0048】

リセット検証回路は、第１の検証電圧または第２の検証電圧の印加後に、相変化メモリセルが低下した抵抗力を有するか否かを判断するロジックを用いることにより、リセット電圧が第１の電圧または第２の電圧未満であったか否かを判断し得る。

【0049】

リセット検証回路は、セル閾値電圧が第１の検証電圧または第２の検証電圧未満である場合に、周期的に動作し得る。より具体的な例において、リセット検証回路は、セルＶｔｈが第１の検証電圧または第２の検証電圧未満である場合に、予め定められた回数、周期的に動作し得る。

【0050】

リセット検証回路は、リセットパルスの電圧または電流を上昇させ、または少なくとも１つのセルに対する各周期的オペレーションについて、第１の検証電圧および／または第２の検証電圧を上昇させ得る。セルが検証され、次の検証オペレーションが開始すると、もたらされるパルスおよび／または検証電圧は、元の複数のレベルにおいて印加され、各周期的オペレーションについて再び上昇し得る。

【0051】

例３において、本技術の実施形態は、相変化メモリを専ら提供し得る。相変化メモリは、リセット検証回路を含み得、またはリセット検証回路は、メモリの一部であるか、もしくはこれに関連していてもよい。リセット検証回路は、メモリ内の複数のセルのアレイにおける少なくとも１つのセルに、リセットパルスを送信するように適合され得る。リセット検証回路は、少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、少なくとも１つのセルの閾値電圧を感知し、少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、少なくとも１つのセルのリセットセル閾値電圧を更に感知し得る。次に、リセット検証回路は、少なくとも１つのセルの閾値電圧が第１または第２の検証電圧未満であったか否かを判断し得る。リセット検証回路は、相変化メモリセルの閾値電圧が第１の検証電圧または第２の検証電圧未満である場合に、エラーを識別し得る。

【0052】

様々な技術、あるいはそれらの特定の態様または部分は、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ハードドライブ、非一時的コンピュータ可読ストレージ媒体、もしくはその他の機械可読ストレージ媒体などの有形の媒体に実施されるプログラムコード（すなわち、命令）の形態を取ってもよく、プログラムコードがコンピュータなどの機械にロードされて機械により実行される場合、機械は様々な技術を実施するための装置になる。回路は、ハードウェア、ファームウェア、プログラムコード、実行可能なコード、コンピュータ命令、および／またはソフトウェアを含み得る。非一時的コンピュータ可読ストレージ媒体は、信号を含まないコンピュータ可読ストレージ媒体であり得る。複数のプログラミング可能なコンピュータ上でのプログラムコードの実行の場合、コンピューティングデバイスは、プロセッサ、プロセッサにより可読な（揮発性メモリおよび不揮発性メモリ、ならびに／または複数のストレージ要素を含む）ストレージ媒体、少なくとも１つの入力デバイス、および少なくとも１つの出力デバイスを含み得る。揮発性メモリおよび不揮発性メモリ、および／または、複数のストレージ要素は、ＲＡＭ、ＥＰＲＯＭ、フラッシュドライブ、光学ドライブ、磁気ハードドライブ、ソリッドステートドライブ、または、他の電子データを格納するための媒体であり得る。また、ノードおよび無線デバイスは、トランシーバモジュール、カウンターモジュール、処理モジュール、ならびに／またはクロックモジュールもしくはタイマーモジュールを含み得る。本明細書において説明される様々な技術を実装または使用し得る、１または複数のプログラムは、アプリケーションプログラミングインターフェース（ＡＰＩ）、再利用可能制御器等を用い得る。そのようなプログラムは、高レベルプロシージャ言語またはオブジェクト指向のプログラミング言語で実装され、コンピュータシステムと通信し得る。しかし、プログラムは、所望であればアセンブリ言語またはマシン言語で実装され得る。いずれの場合であっても、言語は、コンパイラ型またはインタープリタ型言語であってもよく、複数のハードウェア実装と組み合わせられてよい。

【0053】

本明細書で説明された機能ユニットの多くが、より具体的にそれらの実装の独立性を強調するべく、モジュールとして名付けられたことを理解されたい。例えば、モジュールは、カスタムＶＬＳＩ回路またはゲートアレイ、論理チップ、トランジスタ、または他の離散的コンポーネント等、既製の半導体を含むハードウェア回路として実装され得る。また、モジュールは、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジック、プログラマブルロジックデバイス等のプログラマブルハードウェアデバイスに実装され得る。

【0054】

また、モジュールは、様々なタイプのプロセッサによる実行のためのソフトウェアに実装され得る。実行可能なコードの識別されたモジュールは、例えば、複数のコンピュータ命令の１または複数の物理的または論理的ブロックを備えてもよく、これは、例えば、オブジェクト、プロシージャ、または関数として編成されてもよい。それにも拘わらず、識別されたモジュールの実行可能な項目は、物理的に一緒に位置する必要はないが、論理的に互いに結合されると、モジュールを構成し、モジュールの記載された目的を実現する異なる位置に格納された分離された命令を含んでもよい。

【0055】

確かに、実行可能なコードのモジュールは、１つの命令、または多くの命令であってもよく、更に、いくつかの異なるコードセグメントにわたり、異なるプログラム間に、いくつかのメモリデバイス全体に分散してもよい。同様に、動作データはモジュール内で本明細書において識別および例示されてもよく、任意の好適な形態で実施され、任意の好適なタイプのデータ構造体内で編成されてもよい。動作データは、単一のデータセットとして収集されてもよく、あるいは異なるストレージデバイス間を含む異なる位置に分散されてもよく、少なくとも部分的に、単に、システムまたはネットワーク上の電子信号として、存在してもよい。所望の機能を実行するように動作可能な複数のエージェントを含め、モジュールは受動的または能動的であってもよい。

【0056】

本明細書の全体に渡り、「一例」に言及することは、その例に関連して説明される特定の特徴、構造、または、特性が、少なくとも発明の一実施形態に含まれることを意味する。従って、本明細書の全体に渡り様々な箇所で「一例において」という複数の文言が現れても、必ずしも全て、同一の実施形態を指す訳ではない。

【0057】

本明細書において用いられるように、複数の項目、構造的要素、組成上の要素、および／または材料は、利便性のために共通の列挙において提示され得る。しかしながら、これらの列挙は、列挙の各部材が別個の一意な部材として個別に識別されるのと同様に解釈されるべきである。従って、そのような列挙の個別の部材は、共通の群における表示のみに基づいて、相反する指示のない限り、同一の列挙のその他の部材の事実上の均等物として解釈されるべきではない。更に、様々な発明の実施形態および例が、それらの様々な構成要素に対する複数の代替形態と共に本明細書において言及され得る。そのような複数の実施形態、例、代替形態が互いに事実上の均等物として解釈されるものではないが、別個かつ自律的なものとみなされることを理解されたい。

【0058】

更に、説明される複数の特徴、構造、または、特性は、１または複数の実施形態において、任意の好適な態様で組み合わされ得る。本明細書において、レイアウト、距離、ネットワーク例等の例示など多くの具体的な詳細が提供される。しかし、当業者は、複数の特定の詳細のうち１もしくは複数を用いずに、または他の複数の方法、構成要素、レイアウト、測定等を用いて、多くの改変形態が可能であることを認識するであろう。他の複数の例において、周知の複数の構造、材料、または動作は、詳細に示されず、または説明されないが、やはり本開示の範囲内とみなされる。

【0059】

上述の複数の例は、１または複数の特定の用途における特定の実施形態を例示的するが、本明細書において明瞭に表現される原理およびコンセプトを逸脱することなく、実装の形態、使用、および詳細における多数の修正が行われ得ることが、当業者には明らかであろう。従って、以下に記載される特許請求の範囲による以外に、限定は意図されない。
［項目１］
複数の相変化メモリセルのアレイと、
複数のセルの上記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
上記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、上記少なくとも１つのセルの閾値電圧を感知し、
上記少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、上記少なくとも１つのセルのリセットセル閾値電圧を感知し、
上記少なくとも１つのセルの上記閾値電圧が、上記第１の検証電圧または上記第２の検証電圧未満であったか否かを判断する、リセット検証回路とを備える、相変化メモリ。
［項目２］
上記第２の検証電圧は、セットセル閾値電圧よりも高く、上記第１の検証電圧は、リセットセル閾値電圧よりも低い、項目１に記載の相変化メモリ。
［項目３］
上記リセット検証回路は、
上記リセットパルスを送信し、
上記第１の検証電圧および上記第２の検証電圧を印加することにより、相変化メモリセルの上記閾値電圧を感知し、
リセットセル閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であった場合に、上記リセットセル閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であったか否かを判断することを反復する、項目１または２に記載の相変化メモリ。
［項目４］
上記リセット検証回路は、予め定められた回数、上記送信、上記感知、および上記判断を反復する、項目１〜３のいずれかに１項に記載の相変化メモリ。
［項目５］
上記リセットパルスの電圧もしくは電流、上記第１の検証電圧または上記第２の検証電圧は、各反復と共に増大する、項目１〜４のいずれか１項に記載の相変化メモリ。
［項目６］
上記リセットセル閾値電圧が上記第１の検証電圧および上記第２の検証電圧よりも大きくなるまでの複数の反復は、イテレーションであり、
上記リセット検証回路は、前のイテレーションに後続する後続のイテレーションで反復し、
イテレーションは、元の第１の検証電圧および第２の検証電圧で開始し、上記後続のイテレーションにおける各反復により、上記第１の検証電圧および上記第２の検証電圧を増大させる、項目５に記載の相変化メモリ。
［項目７］
相変化メモリのためのセルプログラミングを検証する方法であって、
リセットパルスを相変化メモリセルに送信する段階と、
上記相変化メモリセル全体に第１の検証電圧を印加することに応答して、上記相変化メモリセルの閾値電圧を感知する段階と、
上記相変化メモリセル全体で、上記第１の検証電圧よりも低い第２の検証電圧を印加することに応答して、上記相変化メモリセルの上記閾値電圧を感知する段階と、
上記閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であったか否かを判断する段階とを備える、方法。
［項目８］
上記相変化メモリセルの上記閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であったか否かを判断する段階は、上記相変化メモリセルが上記第１の検証電圧または上記第２の検証電圧の印可後に低下した抵抗力を有するか否かを判断する段階を有する、項目７に記載の方法。
［項目９］
上記第１の検証電圧は、リセットセル閾値電圧よりも低い、項目７または８に記載の方法。
［項目１０］
上記相変化メモリセルの上記閾値電圧が上記第２の検証電圧未満であった場合に、上記相変化メモリセルが上記第１の検証電圧によりディスターブされたことを判断する段階を更に備える、項目７〜９のいずれか１項に記載の方法。
［項目１１］
上記相変化メモリセルの上記閾値電圧が上記第１の検証電圧および上記第２の検証電圧よりも大きかった場合に、上記相変化メモリセルが首尾よくリセットされたことを判断する段階を更に備える、項目７〜１０のいずれか１項に記載の方法。
［項目１２］
上記第１の検証電圧を用いて、上記相変化メモリセルをディスターブする確率が上記相変化メモリセルをディスターブする確率と比較して少なくとも５０％低減されるように、上記第２の検証電圧を選択する段階を更に備える、項目７〜１１のいずれか１項に記載の方法。
［項目１３］
上記相変化メモリセルの上記閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であった場合に、上記相変化メモリセルをディスターブされているものとして識別する段階を更に備える、項目７〜１２のいずれか１項に記載の方法。
［項目１４］
プロセッサと、
電源と、
上記プロセッサに結合され、複数のセルのアレイを含む相変化メモリとを備え、
上記相変化メモリは、
複数のセルの上記アレイにおける少なくとも１つのセルにリセットパルスを送信し、
上記少なくとも１つのセル全体に第１の検証電圧を印加することに応答して、上記少なくとも１つのセルの閾値電圧を感知し、
上記少なくとも１つのセル全体に第２の検証電圧を印加することに応答して、上記少なくとも１つのセルのリセット閾値電圧を感知し、
上記少なくとも１つのセルの上記閾値電圧が、上記第１の検証電圧または上記第２の検証電圧未満であったか否かを判断する、リセット検証回路を含む、システム。
［項目１５］
上記第２の検証電圧は、上記第１の検証電圧よりも低い、項目１４に記載のシステム。
［項目１６］
上記リセット検証回路は、上記第１の検証電圧または上記第２の検証電圧の印加後に、相変化メモリセルが低下した抵抗力を有するか否かを判断するロジックを用いることにより、上記閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満であった否かを判断する、項目１４または１５に記載のシステム。
［項目１７］
上記第２の検証電圧は、セットセル閾値電圧よりも高く、上記第１の検証電圧は、リセットセル閾値電圧よりも低い、項目１４〜１６のいずれか１項に記載のシステム。
［項目１８］
上記リセット検証回路は、リセットセル閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満である場合に、予め定められた回数、周期的に動作する、項目１４〜１７のいずれか１項に記載のシステム。
［項目１９］
上記リセット検証回路は、上記少なくとも１つのセルの各周期的オペレーションについて、上記リセットパルスの電圧もしくは電流、上記第１の検証電圧、または上記第２の検証電圧を上昇させる、項目１８に記載のシステム。
［項目２０］
上記リセット検証回路は、相変化メモリセルの上記閾値電圧が上記第１の検証電圧または上記第２の検証電圧未満である場合に、エラーを識別する、項目１４に記載のシステム。

【図1】

【図2】

【図3】

【図4】