特許 6207869 半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6207869

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】半導体素子の製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20170925BHJP

   H01L 21/336 20060101ALI20170925BHJP

   H01L 21/324 20060101ALI20170925BHJP

【ＦＩ】

   H01L29/78 627F

   H01L29/78 618B

   H01L21/324 X

【請求項の数】5

【全頁数】10

(21)【出願番号】特願2013-83936(P2013-83936)

(22)【出願日】2013年4月12日

(65)【公開番号】特開2014-207319(P2014-207319A)

(43)【公開日】2014年10月30日

【審査請求日】2016年3月14日

(73)【特許権者】

【識別番号】000005902

【氏名又は名称】三井造船株式会社

(74)【代理人】

【識別番号】110000165

【氏名又は名称】グローバル・アイピー東京特許業務法人

(72)【発明者】

【氏名】服部 望

【審査官】 岩本 勉

(56)【参考文献】

【文献】 国際公開第２０１２／１２４５１１（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１３／０３３４５３０（ＵＳ，Ａ１）

【文献】 特開２０１１−１８１９０６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１９３０７９（ＵＳ，Ａ１）

【文献】 特開２０１１−００３８５６（ＪＰ，Ａ）

【文献】 特開２０１２−１９１０７２（ＪＰ，Ａ）

【文献】 特開２０１１−０１４７６１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体素子の製造方法であって、
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に酸化物半導体膜を形成し、
前記基板から前記酸化物半導体膜までの積層体に対し、３５０℃以上４００℃以下の温度で第１の加熱処理を行い、
前記第１の加熱処理の後、前記酸化物半導体膜をエッチングして酸化物半導体層を形成し、
前記エッチングの後、前記酸化物半導体層上にソース電極及びドレイン電極を形成し、
その後、前記基板から前記ソース電極及び前記ドレイン電極までの積層体に対し、第１の加熱処理よりも低温の温度で第２の加熱処理を行うことを特徴とする、半導体素子の製造方法。

【請求項2】

前記第１の加熱処理の温度は、３７５℃以上４００℃以下である、請求項１に記載の半導体素子の製造方法。

【請求項3】

前記酸化物半導体層はＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）からなることを特徴とする、請求項１又は２に記載の半導体素子の製造方法。

【請求項4】

前記ＩＧＺＯの組成は、Ｉｎ−Ｇａ_ｘ−Ｚｎ_ｙ−Ｏ_ｚ（０．８≦ｘ≦１．２、０．８≦ｙ≦１．２、３．２≦ｚ≦４．８）であることを特徴とする、請求項３に記載の半導体素子の製造方法。

【請求項5】

前記第１の加熱処理を、酸素濃度が１０ｖｏｌ％以上１８ｖｏｌ％以下の雰囲気において行うことを特徴とする、請求項１〜４のいずれか一項に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基板上に薄膜を積層することにより形成する半導体素子の製造方法に関する。

【背景技術】

【0002】

チャネル層に酸化物半導体を用いた半導体素子では、半導体素子の特性を改善するために、熱処理を用いることが多い。
特許文献１には、酸化物半導体を用いた薄膜トランジスタの製造方法において、酸化物半導体層を形成した後に３５０℃以上１０００℃以下の第１の加熱処理を行うこと、薄膜トランジスタを形成した後に１５０℃以上５００℃以下の第２の加熱処理を行うことが記載されている。
特許文献２には、酸化物半導体層を形成した後に４００℃以上７５０℃以下の第１の加熱処理を行うこと、酸化物半導体層に接する、酸素を含む絶縁層を形成した後に２００℃以上４５０℃以下の第２の加熱処理を行うこと、さらに水素を含む絶縁層を形成した後に１５０℃以上４５０℃以下の第３の加熱処理を行うことが記載されている。
特許文献３には、酸化物半導体層を形成した後、熱処理を行うことで、酸化物半導体層に含まれる水又は水素を除去することが記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−１４２３１１号公報

【特許文献2】特開２０１１−１４２３０９号公報

【特許文献3】特開２０１２−９８４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、酸化物半導体に対する熱処理の温度が高すぎると、酸化物半導体中の酸素の脱離が生じやすくなる。このような脱離が生じた場合、酸化物半導体のキャリアが増加し、抵抗が下がりすぎることによりｏｆｆ時のリーク電流が増加するという問題が生じる。
また、酸化物半導体としてアモルファスＩＧＺＯ等、Ｚｎを含む酸化物半導体に対して、高温で熱処理を行うと、Ｚｎの脱離が生じやすくなる。同様に、１２族元素（Ｃｄ、Ｈｇ、Ｃｎ）を含む酸化物半導体を用いる場合でも、若干の温度の違いはあるものの、１２族元素の脱離が生じやすくなる。このような脱離が生じた場合、酸化物半導体のキャリアが増加し、抵抗が下がりすぎることによりｏｆｆ時のリーク電流が増加するという問題が生じる。
特に、アモルファスＩＧＺＯに対して高温で熱処理を行うと、ＩＧＺＯが微結晶化し、表面が粗くなり、面内での特性のばらつきや、ＩＧＺＯ層を被覆する電極や保護絶縁層による被覆性が低下するおそれがある。

【0005】

本発明の課題は、酸化物半導体を用いた半導体素子のリーク電流を減らし、特性（スイッチング特性）を良好にすることができる半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するため、本発明は、半導体素子の製造方法であって、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に酸化物半導体膜を形成し、前記基板から前記酸化物半導体膜までの積層体に対し、３５０℃以上４００℃以下の温度で第１の加熱処理を行い、前記第１の加熱処理の後、前記酸化物半導体膜をエッチングして酸化物半導体層を形成し、前記エッチングの後、前記酸化物半導体層上にソース電極及びドレイン電極を形成し、その後、前記基板から前記ソース電極及び前記ドレイン電極までの積層体に対し、第１の加熱処理よりも低温の温度で第２の加熱処理を行うことを特徴とする。

【0007】

前記第１の加熱処理の温度は、３７５℃以上４００℃以下であることが好ましい。

【0008】

前記酸化物半導体層はＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）からなることが好ましい。

【0009】

前記ＩＧＺＯの組成は、Ｉｎ−Ｇａ_ｘ−Ｚｎ_ｙ−Ｏ_ｚ（０．８≦ｘ≦１．２、０．８≦ｙ≦１．２、３．２≦ｚ≦４．８）であることが好ましい。すなわち、Ｉｎを１としたとき、Ｇａが０．８以上１．２以下、Ｚｎが０．８以上１．２以下、Ｏが３．２以上４．８以下となる組成が好ましい。

【0010】

前記第１の加熱処理を、酸素濃度が１０ｖｏｌ％以上１８ｖｏｌ％以下の雰囲気において行うことが好ましい。

【発明の効果】

【0011】

本発明の半導体素子の製造方法によれば、リーク電流が少なく、良好な特性（スイッチング特性）を有する半導体素子を得ることができる。

【図面の簡単な説明】

【0012】

【図1】実施形態の半導体素子の構成を示す概略斜視図である。

【図2】基板上にゲート層を形成した状態を示す斜視図である。

【図3】基板上にゲート電極を形成した状態を示す斜視図である。

【図4】ゲート絶縁膜を形成した状態を示す斜視図である。

【図5】酸化物半導体層を形成した状態を示す斜視図である。

【図6】酸化物半導体膜を形成した状態を示す斜視図である。

【図7】ゲート絶縁膜にコンタクトホールを形成した状態を示す斜視図である。

【図8】電極層を形成した状態を示す斜視図である。

【図9】第１アニーリングの温度毎のＩｄ−Ｖｇ特性を示す図である。

【図10】第１アニーリング雰囲気中の酸素濃度毎のＩｄ−Ｖｇ特性を示す図である。

【発明を実施するための形態】

【0013】

（半導体素子の構成）
まず、図１を参照して、本実施形態の半導体素子の構成を説明する。図１は、本実施形態の半導体素子の一例を示す概略斜視図である。本実施形態の半導体素子１０は、基板１の一方の面に形成されており、ゲート電極１１Ｇと、ゲート絶縁膜１２と、酸化物半導体膜１４と、ソース電極１５Ｓと、ドレイン電極１５Ｄと、ゲート引出電極１５Ｇと、等から概略構成される。なお、以下の説明では、基板１の半導体素子１０が形成される面を上面とする。

【0014】

基板１には、導体ではない材料であれば任意の材料を用いることができる。例えば、ガラス基板等の誘電体基板、半導体基板等を用いることができる。特に、耐熱性の高い基板を用いることが好ましい。
また、基板１として、一方の面に絶縁層が形成された導体板を用いてもよい。この場合、基板１の絶縁層が形成された面上にゲート電極１１Ｇを形成すればよい。
ゲート電極１１Ｇは、基板１上に形成されている。ゲート電極１１Ｇには、高融点（例えば２０００℃以上）の導体材料を用いることができる。特に、高温強度に優れた金属、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）等を用いることが好ましい。

【0015】

ゲート絶縁膜１２は、ゲート電極１１Ｇを被覆するように基板１の全面に形成されている。ゲート絶縁膜１２には、任意の絶縁体を用いることができ、例えば、Ａｌ_２Ｏ_３、ＨｆＯ_２等の金属酸化物、金属窒化物、二酸化珪素、窒化珪素等を用いることができる。特に、耐熱性の高い絶縁材料を用いることが好ましい。
また、ゲート絶縁膜１２には、ゲート電極１１Ｇと重なる位置であって、酸化物半導体膜１４、ソース電極１５Ｓ、及びドレイン電極１５Ｄから離間した位置に、コンタクトホール１２Ｃが設けられている。コンタクトホール１２Ｃ内及びコンタクトホール１２Ｃの近傍のゲート絶縁膜１２の上面には、ゲート引出電極１５Ｇが設けられている。

【0016】

酸化物半導体膜１４は、ゲート絶縁膜１２の上面であって、ゲート電極１１Ｇと重なる位置に形成される。酸化物半導体膜１４には、例えばアモルファス酸化物半導体を用いることができる。例えば、アモルファスＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等を用いることができる。アモルファスＩＧＺＯの組成は、Ｉｎ−Ｇａ_ｘ−Ｚｎ_ｙ−Ｏ_ｚ（０．８≦ｘ≦１．２、０．８≦ｙ≦１．２、３．２≦ｚ≦４．８）であることが好ましい。すなわち、Ｉｎを１としたとき、Ｇａが０．８以上１．２以下、Ｚｎが０．８以上１．２以下、Ｏが３．２以上４．８以下となる組成が好ましい。この組成であると、酸化物半導体層のキャリア数が適切な範囲となり、良好な特性の半導体素子が得られる。

【0017】

ソース電極１５Ｓ及びドレイン電極１５Ｄは、上面から見たときに、ゲート電極１１を挟むように、酸化物半導体膜１４の上面に離間して設けられている。
ゲート引出電極１５Ｇ、ソース電極１５Ｓ及びドレイン電極１５Ｄは、導体であれば任意の材料（例えば金属等）を用いることができる。ゲート引出電極１５Ｇ、ソース電極１５Ｓ及びドレイン電極１５Ｄに用いる導体は、ゲート電極１１Ｇに用いる導体よりも融点が低くてもよい。例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）、スズドープ酸化インジウム（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等を用いることができる。

【0018】

（半導体素子の製造方法）
次に、図２〜図７を参照して、本実施形態の半導体素子１０の形成方法について説明する。

【0019】

１．ゲート電極の形成
まず、図２に示すように、基板１の上面全体にゲート層１１を形成する。ゲート層１１は、例えばＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着、スパッタ等の任意の気相堆積法により形成することができる。
次に、ゲート層１１をパターニングすることにより、図３に示すようにゲート電極１１Ｇを形成する。ゲート電極１１Ｇのパターニングは、ドライエッチング、ウェットエッチング等により行うことができる。
なお、基板１の上面全体にゲート層１１を形成する代わりに、マスク蒸着により直接、ゲート電極１１Ｇのパターンを基板１の上面に形成してもよいし、リフトオフによりゲート電極１１Ｇ以外の部分のゲート層１１を剥離してもよい。

【0020】

２．ゲート絶縁膜の形成
次に、図４に示すように、基板１の上面及びゲート電極１１Ｇを覆うゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えばスパッタリング等の物理蒸着法（ＰＶＤ：Physical Vapor Deposition）、化学気相蒸着法（ＣＶＤ：Chemical Vapor Deposition）、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）等の任意の気相堆積法により形成することができる。

【0021】

３．酸化物半導体層の形成
次に、図５に示すように、ゲート絶縁膜１２上に酸化物半導体層１３を形成する。酸化物半導体層１３は、例えばＣＶＤ、蒸着等の任意の気相堆積法により形成することができる。

【0022】

４．第１アニーリング（第１の加熱処理）
次に、基板１から酸化物半導体層１３までの積層体に対して第１アニーリングを行う。第１アニーリングは、例えば、酸素濃度が１０〜１８％以上の雰囲気、好ましくは酸素濃度が１０〜１５％、大気圧以上の圧力（大気圧は１０１３．２５ｈＰａ）において、３５０℃〜４００℃、好ましくは３７５℃〜４００℃に加熱し、所定の期間、例えば５分〜１２０分、好ましくは３０分〜８０分、特に好ましくは６０分、維持する。これにより、酸化物半導体層１３の緻密性が高まり、キャリアの移動度が高まるとともに、キャリア密度を適切にすることができる。

【0023】

なお、酸素濃度が１０％よりも低くなると、酸化物半導体中の酸素の脱離が生じやすくなる。このような脱離が生じた場合、酸化物半導体のキャリアが増加しすぎ、キャリアの移動度は増加するものの、抵抗が下がりすぎ、ｏｆｆ時のリーク電流が増加するという問題が生じる。
一方、酸素濃度が１８％よりも高くなると、酸化物半導体中の酸素が多くなりすぎ、酸化物半導体層のキャリア数が減少し、抵抗が上がりすぎるおそれがある。また、１８％よりも高い酸素濃度において第１アニーリングを行った酸化物半導体は酸素リッチであるため、酸素の脱離が生じやすい。このため、後述する第２アニーリングにおいて酸素が脱離することで電気特性が大きく変化したり、製造された半導体素子を組み込んだデバイスの動作時の信頼性が低下したりするおそれがある。

【0024】

アニーリングによって半導体素子の特性を良好にするために、アニーリング温度を３５０℃以上とすることが好ましい。アニーリング温度が３５０℃未満であると、キャリアの移動度が小さく、抵抗が大きくなりすぎるという問題がある。
なお、アニーリング温度が４００℃を超えると、酸化物半導体中の酸素の脱離が生じやすくなる。このような脱離が生じた場合、酸化物半導体のキャリアが増加しすぎ、キャリアの移動度は増加するものの、抵抗が下がりすぎ、ｏｆｆ時のリーク電流が増加するという問題が生じる。このため、アニーリング温度は４００℃以下であることが好ましい。
また、酸化物半導体としてアモルファスＩＧＺＯ等、Ｚｎを含む酸化物半導体では、４５０℃以上ではＺｎの脱離が生じやすくなる。同様に、１２族元素（Ｃｄ、Ｈｇ、Ｃｎ）を含む酸化物半導体を用いる場合でも、若干の温度の違いはあるものの、１２族元素の脱離が生じやすくなる。このような脱離が生じた場合、酸化物半導体のキャリアが増加しすぎ、キャリアの移動度は増加するものの、抵抗が下がりすぎ、ｏｆｆ時のリーク電流が増加するという問題が生じる。
特に、酸化物半導体としてアモルファスＩＧＺＯを用いる場合、アニーリング温度が５００℃以上で行うと、ＩＧＺＯが微結晶化し、表面が粗くなる。それに伴い、面内での特性がばらつくおそれがある。また、後述する電極層１５や保護絶縁層による被覆性が低下するおそれがある。

【0025】

５．酸化物半導体層のパターニング
次に、図６に示すように、酸化物半導体層１３をパターニングし、酸化物半導体膜１４を形成する。酸化物半導体層１３は、ウェットエッチング、ドライエッチング等によりパターニングすることができる。なお、第１アニーリングの後に酸化物半導体層１３をパターニングする場合、酸化物半導体１３が第１アニーリングにより安定化しており、ウェットエッチングを行う際に水分による特性の変化が生じにくい。また、ドライエッチングを行う際にも、プラズマによるダメージを受けにくく、特性の変化が生じにくい。このため、酸化物半導体層１３のエッチングを行ってから第１アニーリングを行う場合と比較して、酸化物半導体層１３のエッチングを行う前に第１アニーリングを行う場合、エッチングによる特性の変化を低減することができるという利点がある。
次に、図７に示すように、ゲート絶縁膜１２に、ゲート電極１１Ｇを露出させるコンタクトホール１２Ｃを形成する。コンタクトホール１２Ｃは、ウェットエッチング、ドライエッチング等により形成することができる。

【0026】

６．電極の形成
次に、図８に示すように、コンタクトホール１２Ｃから露出するゲート電極１１Ｇ、ゲート絶縁膜１２、及び酸化物半導体膜１４を覆うように、全面に電極層１５を形成する。次に、電極層１５をパターニングすることにより、図１に示すように、ソース電極１５Ｓ、ドレイン電極１５Ｄ、及び、ゲート引出電極１５Ｇを形成する。電極層１５のパターニングは、ドライエッチング、ウェットエッチング等により行うことができる。
なお、電極層１５をパターニングしてソース電極１５Ｓ、ドレイン電極１５Ｄ、及び、ゲート引出電極１５Ｇを形成する代わりに、マスク蒸着により直接、ソース電極１５Ｓ、ドレイン電極１５Ｄ、及び、ゲート引出電極１５Ｇを形成してもよい。また、リフトオフにより、ソース電極１５Ｓ、ドレイン電極１５Ｄ、及び、ゲート引出電極１５Ｇ以外の部分の電極層１５を剥離してもよい。

【0027】

７．第２アニーリング（第２の加熱処理）
次に、基板１からソース電極１５Ｓ、ドレイン電極１５Ｄ、及び、ゲート引出電極１５Ｇまでの積層体に対して第２アニーリングを行う。第２アニーリングは、例えば、酸素濃度が１０％未満の不活性ガス雰囲気（例えば、窒素雰囲気）、大気圧において、第１アニーリングよりも低温（例えば、２００℃〜３００℃）に加熱し、所定の期間、例えば５分〜２時間、好ましくは１時間、維持する。これにより、酸化物半導体膜１４とソース電極１５Ｓ、ドレイン電極１５Ｄとの間のショットキー接合がオーミック接合となるが形成される。なお、２００℃よりも低い温度では、ショットキー障壁が消失せず、オーミック接合が充分に形成されない。一方、３００℃よりも高温では、ソース電極１５Ｓ、ドレイン電極１５Ｄの材料と酸化物半導体膜１４との拡散が生じ、酸化物半導体膜１４中の酸素によりソース電極１５Ｓ、ドレイン電極１５Ｄの材料が酸化されて抵抗が増大するおそれがある。
なお、以上の工程は、同一の成膜装置内において連続的に行うことができる。

【0028】

その後、必要に応じて配線や保護絶縁層（パッシベーション層）の形成、ダイシング、パッケージングが行われる。以上により半導体素子が形成される。

【0029】

本発明によれば、酸化物半導体膜を形成した後、３５０℃以上４００℃以下の温度で第１アニーリングを行うことで、酸化物半導体膜の特性を改善し、リーク電流が少なく、スイッチング特性が良好な半導体素子を得ることができる。また、第１アニーリングの後、電極を形成してから第１アニーリングよりも低温の温度で第２アニーリングを行うことで、酸化物半導体膜と電極とのオーミック接合が形成され、さらに電流−電圧特性を良好にすることができる。

【0030】

〔実施例１〕
以下、本発明の実施例についてさらに詳細に説明する。
ガラス基板上にＭｏからなるゲート電極、ＳｉＯ_２からなるゲート絶縁膜を形成した。
次に、スパッタリングにより、ＩＧＺＯからなる酸化物半導体層を形成した。ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体用ターゲットを用い、５％酸素と９５％希ガスの混合雰囲気、０．４Ｐａの圧力においてターゲットに１３．５６ＭＨｚの高周波（ＲＦ：Radio Frequency）２００Ｗを印加してスパッタリングを行い、膜厚６０ｎｍのアモルファスＩＧＺＯ層を形成した。
次に、酸素濃度１０％の雰囲気、大気圧において、１時間の第１アニーリングを行った。温度は３５０℃、３７５℃、４００℃、４２５℃、又は４５０℃に加熱した。
次に、酸化物半導体層をエッチングによりパターニングし、Ｔｉからなるソース電極、ドレイン電極、及びゲート引出電極を形成した。
次に、窒素雰囲気、大気圧において、３００℃、１時間の第２アニーリングを行った。
その後、配線及び保護絶縁層（パッシベーション層）の形成、ダイシング、パッケージングを行い、半導体素子を形成した。

【0031】

〔Ｉｄ−Ｖｇ特性の評価〕
製造した半導体素子のソース−ドレイン間に５Ｖの電圧（Ｖｄｓ）を印加し、ゲート電圧（Ｖｇ）とソース−ドレイン間電流（Ｉｄ）を計測した。結果を図９に示す。

【0032】

図９に示すように、第１アニーリングの温度が４５０℃であった半導体素子では、しきい値電圧が−２０Ｖであり、Ｉｄ−Ｖｇ特性が良好ではなかった。
第１アニーリングの温度が３５０℃〜４２５℃であった半導体素子では、しきい値電圧が０Ｖ以上であり、Ｉｄ−Ｖｇ特性が良好であった。さらに、第１アニーリングの温度が３５０℃〜３７５℃であった半導体素子では、しきい値電圧が０Ｖ〜２Ｖであり、さらにＩｄ−Ｖｇ特性が良好であった。
なお、４７５℃以上で第１アニーリングを行った半導体素子についても、Ｉｄ−Ｖｇ特性の評価を行ったが、良好な結果は得られなかった。

【0033】

〔実施例２〕
第１アニーリングの条件以外は実施例１と同様にして、半導体素子を製造した。
第１アニーリングにおいて、酸素濃度が０％、１０％、２０％、５０％、又は１００％の雰囲気において、１時間の第１アニーリングを行った。温度は３７５℃に加熱した。

【0034】

〔Ｉｄ−Ｖｇ特性の評価〕
実施例１と同様に、製造した半導体素子のソース−ドレイン間に５Ｖの電圧（Ｖｄｓ）を印加し、ゲート電圧（Ｖｇ）とソース−ドレイン間電流（Ｉｄ）を計測した。結果を図１０に示す。

【0035】

図１０に示すように、酸素濃度が０％の雰囲気で第１アニーリングを行った半導体素子では、しきい値電圧が約＋８Ｖであり、Ｉｄ−Ｖｇ特性が良好ではなかった。酸素濃度が１０％の雰囲気で第１アニーリングを行った半導体素子では、しきい値電圧が０Ｖであり、Ｉｄ−Ｖｇ特性が良好であった。
酸素濃度が２０％、５０％、１００％の雰囲気で第１アニーリングを行った半導体素子では、いずれもしきい値電圧が−３Ｖであり、Ｉｄ−Ｖｇ特性が良好ではなかった。

【0036】

以上、本発明の半導体素子の製造方法について詳細に説明したが、本発明は上記実施形態に限定されるものではない。また、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

【符号の説明】

【0037】

１ 基板
１０ 半導体素子
１１ ゲート層
１１Ｇ ゲート電極
１２ ゲート絶縁膜
１２Ｃ コンタクトホール
１３ 酸化物半導体層
１４ 酸化物半導体膜
１５ 電極層
１５Ｓ ソース電極
１５Ｄ ドレイン電極
１５Ｇ ゲート引出電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】