特許 6209322 リフレッシュ方法及びそれを用いた半導体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6209322

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】リフレッシュ方法及びそれを用いた半導体メモリ装置

(51)【国際特許分類】

   G11C 11/406 20060101AFI20170925BHJP

【ＦＩ】

   G11C11/406 400

   G11C11/406 460

   G11C11/406 300

【請求項の数】23

【全頁数】12

(21)【出願番号】特願2012-220858(P2012-220858)

(22)【出願日】2012年10月3日

(65)【公開番号】特開2013-242951(P2013-242951A)

(43)【公開日】2013年12月5日

【審査請求日】2015年9月30日

(31)【優先権主張番号】10-2012-0053907

(32)【優先日】2012年5月21日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

(74)【代理人】

【識別番号】100118913

【弁理士】

【氏名又は名称】上田 邦生

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(72)【発明者】

【氏名】グン グ キム

【審査官】 酒井 恭信

(56)【参考文献】

【文献】 特開昭５７−２０３２８９（ＪＰ，Ａ）

【文献】 特開２００５−１７４４３７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１１６３２６（ＵＳ，Ａ１）

【文献】 特開２０１１−２３３１９０（ＪＰ，Ａ）

【文献】 特開２００６−０９９８７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４０６

(57)【特許請求の範囲】

【請求項1】

オールバンクリフレッシュコマンドが入力された場合に動作し、パーバンクリフレッシュコマンドに応じてリフレッシュが行われたか否かを示すバンク毎のレベル信号を受信してバンク毎のオールバンク選択信号を生成するオールバンク選択信号生成部；及び
前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を備え、
バンク毎の前記オールバンク選択信号は、それぞれ、対応する前記レベル信号がディセイブルされる場合にイネーブルされ、前記パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号である半導体メモリ装置。

【請求項2】

前記オールバンク選択信号は、前記レベル信号がイネーブルされる場合ディセイブルされる信号である請求項１に記載の半導体メモリ装置。

【請求項3】

前記オールバンク選択信号生成部は、
前記オールバンクリフレッシュコマンドに応じてイネーブルされる第１パルス信号を生成する第１パルス信号生成部；及び
前記第１パルス信号に応じて前記レベル信号をバッファリングして前記オールバンク選択信号を生成する信号伝達部を含む請求項１に記載の半導体メモリ装置。

【請求項4】

前記信号伝達部は、
前記第１パルス信号に応じて第１レベル信号を反転バッファリングして第１オールバンク選択信号を生成する第１バッファ部；及び
前記第１パルス信号に応じて第２レベル信号を反転バッファリングして第２オールバンク選択信号を生成する第２バッファ部を含む請求項３に記載の半導体メモリ装置。

【請求項5】

パーバンクリフレッシュコマンドに応じて前記レベル信号及び前記パーバンク選択信号を生成するパーバンク選択信号生成部をさらに含む請求項４に記載の半導体メモリ装置。

【請求項6】

前記パーバンク選択信号生成部は、
前記パーバンクリフレッシュコマンドに応じてイネーブルされる第２パルス信号を生成する第２パルス信号生成部；及び
前記第２パルス信号に応じてイネーブルされる前記レベル信号を保存し、前記レベル信号に応じてイネーブルされる前記パーバンク選択信号を生成するバンク選択部を含む請求項５に記載の半導体メモリ装置。

【請求項7】

前記複数のバンクは２つのバンクであり、
前記バンク選択部は、
前記第２パルス信号に応じて第１ノードに伝達される電源電圧をバッファリングして第１レベル信号及び第１パーバンク選択信号を生成する第１バンク選択部；
前記第２パルス信号に応じて第２ノードに伝達される前記第１レベル信号をバッファリングして第２レベル信号及び第２パーバンク選択信号を生成する第２バンク選択部；及び
内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第２レベル信号及び前記第１パルス信号のうち少なくともいずれか１つがイネーブルされる場合は前記第１及び第２ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項６に記載の半導体メモリ装置。

【請求項8】

前記第１バンク選択部は、
前記第２パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第１レベル信号を保存する第１ラッチ部；及び
前記第１レベル信号がイネーブルされる場合はイネーブルされる前記第１パーバンク選択信号を生成する第１論理部を含む請求項７に記載の半導体メモリ装置。

【請求項9】

前記第２バンク選択部は、
前記第２パルス信号に応じて前記第１レベル信号をバッファリングしてイネーブルされる前記第２レベル信号を保存する第２ラッチ部；及び
前記第２レベル信号がイネーブルされる場合はイネーブルされる前記第２パーバンク選択信号を生成する第２論理部を含む請求項７に記載の半導体メモリ装置。

【請求項10】

前記第１パルス信号又は前記第２パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項７に記載の半導体メモリ装置。

【請求項11】

前記バンク部は、
前記第１パーバンク選択信号又は前記第１オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第１バンク；及び
前記第２パーバンク選択信号又は前記第２オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第２バンクを含む請求項１０に記載の半導体メモリ装置。

【請求項12】

パーバンクリフレッシュコマンドが入力される場合はイネーブルされる第１パルス信号に応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を保存し、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号を生成するバンク選択部；
オールバンクリフレッシュコマンドが入力される場合はイネーブルされる第２パルス信号に応じて前記レベル信号を伝達してオールバンク選択信号を生成する信号伝達部；及び
前記パーバンク選択信号又は前記オールバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を備え、
バンク毎の前記オールバンク選択信号は、それぞれ、対応する前記レベル信号がディセイブルされる場合にイネーブルされ、前記パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号である半導体メモリ装置。

【請求項13】

前記オールバンク選択信号は前記レベル信号がイネーブルされる場合はディセイブルされる信号である請求項１２に記載の半導体メモリ装置。

【請求項14】

前記バンク選択部は、
前記第１パルス信号に応じて第１ノードに伝達される電源電圧をバッファリングして第１レベル信号及び第１パーバンク選択信号を生成する第１バンク選択部；
前記第１パルス信号に応じて第２ノードに伝達される前記第１レベル信号をバッファリングして第２レベル信号及び第２パーバンク選択信号を生成する第２バンク選択部；及び
内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第２レベル信号及び前記第２パルス信号のうち少なくともいずれか１つがイネーブルされる場合は前記第１及び第２ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項１２に記載の半導体メモリ装置。

【請求項15】

前記第１バンク選択部は、
前記第１パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第１レベル信号を保存する第１ラッチ部；及び
前記第１レベル信号がイネーブルされる場合はイネーブルされる前記第１パーバンク選択信号を生成する第１論理部を含む請求項１４に記載の半導体メモリ装置。

【請求項16】

前記第２バンク選択部は、
前記第１パルス信号に応じて前記第１レベル信号をバッファリングしてイネーブルされる前記第２レベル信号を保存する第２ラッチ部；及び
前記第２レベル信号がイネーブルされる場合はイネーブルされる前記第２パーバンク選択信号を生成する第２論理部を含む請求項１４に記載の半導体メモリ装置。

【請求項17】

前記信号伝達部は、
前記第２パルス信号に応じて前記第１レベル信号を反転バッファリングして第１オールバンク選択信号を生成する第１バッファ部；及び
前記第２パルス信号に応じて前記第２レベル信号を反転バッファリングして第２オールバンク選択信号を生成する第２バッファ部を含む請求項１４に記載の半導体メモリ装置。

【請求項18】

前記第１パルス信号又は前記第２パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項１７に記載の半導体メモリ装置。

【請求項19】

前記バンク部は、
前記第１パーバンク選択信号又は前記第１オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第１バンク；及び
前記第２パーバンク選択信号又は前記第２オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第２バンクを含む請求項１８に記載の半導体メモリ装置。

【請求項20】

パーバンクリフレッシュコマンドに応じてイネーブルされる第１及び第２レベル信号を保存し、前記第１及び第２レベル信号がイネーブルされる場合はイネーブルされる第１及び第２パーバンク選択信号に応じてリフレッシュが行われるバンクを選択する第１ステップ；及び
オールバンクリフレッシュコマンドに応じて前記第１及び第２レベル信号を伝達して生成される第１及び第２オールバンク選択信号に応じてリフレッシュが行われるバンクを選択する第２ステップを含み、
前記第１及び第２オールバンク選択信号は、それぞれ、対応する前記第１及び第２レベル信号がディセイブルされる場合にイネーブルされ、前記第１及び第２パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号であり、
前記バンクの数は２個であって、前記第１レベル信号、前記第１パーバンク選択信号及び前記第１オールバンク選択信号が、２個の前記バンクのうちの一方に対応し、前記第２レベル信号、前記第２パーバンク選択信号及び前記第２オールバンク選択信号が、２個の前記バンクのうちの他方に対応するリフレッシュ方法。

【請求項21】

前記第１オールバンク選択信号は前記第１レベル信号がイネーブルされる場合はディセイブルされ、前記第２オールバンク選択信号は前記第２レベル信号がイネーブルされる場合はディセイブルされる信号である請求項２０に記載のリフレッシュ方法。

【請求項22】

前記第１ステップは、
前記パーバンクリフレッシュコマンドに応じてイネーブルされる第１パルス信号を生成するステップ；
前記第１パルス信号に応じて前記第１及び第２レベル信号を生成するステップ；及び
前記第１及び第２レベル信号に応じてイネーブルされる前記第１及び第２パーバンク選択信号を生成するステップを含む請求項２０に記載のリフレッシュ方法。

【請求項23】

前記第２ステップは、
前記オールバンクリフレッシュコマンドに応じてイネーブルされる第２パルス信号を生成するステップ；及び
前記第２パルス信号に応じて前記第１及び第２レベル信号を反転バッファリングして前記第１及び第２オールバンク選択信号を生成するステップを含む請求項２０に記載のリフレッシュ方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リフレッシュ方法及びそれを用いた半導体メモリ装置に関する。

【背景技術】

【0002】

一般に、半導体メモリ装置では、データ信号が書き込まれる複数のメモリセルに蓄積された電荷量に応じてデータ信号が「１」又は「０」と読み出される。ところが、時間が経過するに伴いメモリセルに蓄積された電荷が放出されて「１」又は「０」を判定することが難しくなるため、一定の時間間隔ごとにメモリセルに書き込まれたデータ信号を増幅して再書き込みするオートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）動作が行われる。
オートリフレッシュは、半導体メモリ装置のバンク毎にリフレッシュするパーバンクリフレッシュと全てのバンクをリフレッシュするオールバンクリフレッシュとに区分される。

【0003】

図１は、従来技術のオートリフレッシュが行われる半導体メモリ装置を示したブロック図である。
図１に示すように、半導体メモリ装置はパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されてイネーブルされるパーバンク選択信号ＰＥＲ＿ＢＳ＜１：４＞を生成するパーバンクリフレッシュ部１０と、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてイネーブルされるオールバンク選択信号ＡＬＬ＿ＢＳを生成するオールバンクリフレッシュ部２０と、パーバンク選択信号ＰＥＲ＿ＢＳ＜１：４＞がイネーブルされる場合、第１乃至第４バンク３１〜３４がそれぞれリフレッシュされ、オールバンク選択信号ＡＬＬ＿ＢＳがイネーブルされる場合、第１乃至第４バンク３１〜３４がすべてリフレッシュされるバンク部３０とで構成される。

【0004】

このように構成された半導体メモリ装置の動作を図１を参照して説明する。パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１及び第２バンク３１、３２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合の動作を説明すれば次のとおりである。

【0005】

まず、パーバンクリフレッシュ部１０はパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１及び第２パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞をイネーブルさせ、第３及び第４パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞をディセイブルさせる。この時、第１及び第２バンク３１、３２はイネーブルされる第１及び第２パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞を入力されてリフレッシュが行われる。そして、第３及び第４バンク３３、３４はディセイブルされる第３及び第４パーバンク選択信号ＰＥＲ＿ＢＳ＜３：４＞を入力されてリフレッシュが行われない。

【0006】

次に、オールバンクリフレッシュ部２０はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてオールバンク選択信号ＡＬＬ＿ＢＳをイネーブルさせる。この時、第１乃至第４バンク３１〜３４はイネーブルされるオールバンク選択信号ＡＬＬ＿ＢＳを入力されてリフレッシュが行われる。

【0007】

このように構成された半導体メモリ装置は、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されて第１及び第２バンク３１、３２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合、第１乃至第４バンク３１〜３４がすべてリフレッシュされるため、第１及び第２バンク３１、３２が再度リフレッシュされてしまい、不要な電流消耗が生じてしまう。

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明は、リフレッシュが行われたバンクに対しては重複してリフレッシュが行われないようにして不要な電流消耗を減少できる半導体メモリ装置を提供する。

【課題を解決するための手段】

【0009】

このために、本発明は、オールバンクリフレッシュコマンドに応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を伝達してオールバンク選択信号を生成するオールバンク選択信号生成部及び前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置を提供する。

【0010】

また、本発明は、パーバンクリフレッシュコマンドが入力される場合はイネーブルされる第１パルス信号に応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を保存し、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号を生成するバンク選択部とオールバンクリフレッシュコマンドが入力される場合はイネーブルされる第２パルス信号に応じて前記レベル信号を伝達してオールバンク選択信号を生成する信号伝達部及び前記パーバンク選択信号又は前記オールバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置を提供する。

【0011】

また、本発明はパーバンクリフレッシュコマンドに応じてイネーブルされる第１及び第２レベル信号を保存し、前記第１及び第２レベル信号がイネーブルされる場合はイネーブルされる第１及び第２パーバンク選択信号に応じてリフレッシュが行われたバンクを選択する第１ステップ及びオールバンクリフレッシュコマンドに応じて前記第１及び第２レベル信号を伝達して生成される第１及び第２オールバンク選択信号に応じてリフレッシュが行われたバンクを選択する第２ステップを含むリフレッシュ方法を提供する。

【図面の簡単な説明】

【0012】

【図1】従来技術のオートリフレッシュが行われる半導体メモリ装置を示したブロック図である。

【図2】本発明の一実施の形態による半導体メモリ装置の構成を示したブロック図である。

【図3】図２に示すパーバンク選択信号生成部に含まれたバンク選択部の回路図である。

【図4】図２に示すオールバンク選択信号生成部に含まれた信号伝達部の回路図である。

【発明を実施するための形態】

【0013】

図２は、本発明の一実施の形態による半導体メモリ装置の構成を示したブロック図である。
図２に示すように、本実施例による半導体メモリ装置はパーバンク選択信号生成部４０、オールバンク選択信号生成部５０、アドレス生成部６０及びバンク部７０で構成される。

【0014】

パーバンク選択信号生成部４０は、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されてイネーブルされる第１パルス信号ＰＥＲ＿ＰＵＬを生成する第１パルス信号生成部４１と、第１パルス信号ＰＥＲ＿ＰＵＬが入力されてイネーブルされる第１乃至第４レベル信号ＬＥＶ＜１：４＞を生成し、第１乃至第４レベル信号ＬＥＶ＜１：４＞がイネーブルされる場合はイネーブルされる第１乃至第４パーバンク選択信号ＢＳ１＜１：４＞を生成するバンク選択部４２で構成される。

【0015】

さらに具体的にバンク選択部４２の構成を図３を参照して説明すれば次のとおりである。
図３に示すように、バンク選択部４２は、第１バンク選択部４２０、第２バンク選択部４２１、第３バンク選択部４２２及び第４バンク選択部４２３を備えている。

【0016】

第１バンク選択部４２０は、第１パルス信号ＰＥＲ＿ＰＵＬが入力され電源電圧ＶＤＤをバッファリングして第１レベル信号ＬＥＶ＜１＞及び第１パーバンク選択信号ＢＳ１＜１＞を生成する。第２バンク選択部４２１は、第１パルス信号ＰＥＲ＿ＰＵＬが入力されて第１レベル信号ＬＥＶ＜１＞をバッファリングして第２レベル信号ＬＥＶ＜２＞及び第２パーバンク選択信号ＢＳ１＜２＞を生成する。第３バンク選択部４２２は、第１パルス信号ＰＥＲ＿ＰＵＬが入力されて第２レベル信号ＬＥＶ＜２＞をバッファリングして第３レベル信号ＬＥＶ＜３＞及び第３パーバンク選択信号ＢＳ１＜３＞を生成する。第４バンク選択部４２３は、第１パルス信号ＰＥＲ＿ＰＵＬを入力されて第３レベル信号ＬＥＶ＜３＞をバッファリングして第４レベル信号ＬＥＶ＜４＞及び第４パーバンク選択信号ＢＳ１＜４＞を生成する。

【0017】

第１バンク選択部４２０は、第１パルス信号ＰＥＲ＿ＰＵＬの１番目のパルスが入力される場合、第１ノードｎｄ４０に伝達された電源電圧ＶＤＤをラッチし、電源電圧ＶＤＤをバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第１レベル信号ＬＥＶ＜１＞を生成する第１ラッチ部４２００及び第１レベル信号ＬＥＶ＜１＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第１パーバンク選択信号ＢＳ１＜１＞を生成する第１論理部４２０１で構成される。

【0018】

第２バンク選択部４２１は、第１パルス信号ＰＥＲ＿ＰＵＬの２番目のパルスが入力される場合、第２ノードｎｄ４１に伝達された第１レベル信号ＬＥＶ＜１＞をラッチし、第１レベル信号ＬＥＶ＜１＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第２レベル信号ＬＥＶ＜２＞を生成する第２ラッチ部４２１０及び第２レベル信号ＬＥＶ＜２＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第２パーバンク選択信号ＢＳ１＜２＞を生成する第２論理部４２１１で構成される。

【0019】

第３バンク選択部４２２は、第１パルス信号ＰＥＲ＿ＰＵＬの３番目のパルスが入力される場合、第３ノードｎｄ４２に伝達された第２レベル信号ＬＥＶ＜２＞をラッチし、第２レベル信号ＬＥＶ＜２＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第３レベル信号ＬＥＶ＜３＞を生成する第３ラッチ部４２２０及び第３レベル信号ＬＥＶ＜３＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第３パーバンク選択信号ＢＳ１＜３＞を生成する第３論理部４２２１で構成される。

【0020】

第４バンク選択部４２３は、第１パルス信号ＰＥＲ＿ＰＵＬの４番目のパルスが入力される場合、第４ノードｎｄ４３に伝達された第３レベル信号ＬＥＶ＜３＞をラッチし、第３レベル信号ＬＥＶ＜３＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第４レベル信号ＬＥＶ＜４＞を生成する第４ラッチ部４２３０及び第４レベル信号ＬＥＶ＜４＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第４パーバンク選択信号ＢＳ１＜４＞を生成する第４論理部４２３１で構成される。

【0021】

そして、バンク選択部４２、はリセット信号ＲＳＴ、第４レベル信号ＬＥＶ＜４＞及び第２パルス信号ＡＬＬ＿ＰＵＬを不定論理和計演算を行って第１乃至第４ノードｎｄ４０〜ｎｄ４３をロジックローレベルに初期化させるための初期化信号ＲＳＴＢを生成する初期化信号生成部４２４をさらに含む。ここで、リセット信号ＲＳＴは半導体メモリ装置の内部電圧レベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされる信号である。

【0022】

すなわち、バンク選択部４２はパワーアップ区間と第４レベル信号ＬＥＶ＜４＞がイネーブルされる場合及び第２パルス信号ＡＬＬ＿ＰＵＬがイネーブルされる場合、第１乃至第４ノードｎｄ４０〜ｎｄ４３をロジックローレベルに初期化させて第１乃至第４レベル信号ＬＥＶ＜１：４＞をディセイブルさせる。
オールバンク選択信号生成部５０はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてイネーブルされる第２パルス信号ＡＬＬ＿ＰＵＬを生成する第２パルス信号生成部５１及び第２パルス信号ＡＬＬ＿ＰＵＬを入力されて第１乃至第４レベル信号ＬＥＶ＜１：４＞を反転バッファリングして第１乃至第４オールバンク選択信号ＢＳ２＜１：４＞を生成する信号伝達部５２で構成される。

【0023】

さらに具体的に信号伝達部５２の構成を図４を参照して説明すれば次のとおりである。
図４に示すように、信号伝達部５２は、第１バッファ部５２０、第２バッファ部５２１、第３バッファ部５２２及び第４バッファ部５２を備えている。第１バッファ部５２０は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第１レベル信号ＬＥＶ＜１＞を反転バッファリングして第１オールバンク選択信号ＢＳ２＜１＞を生成する。第２バッファ部５２１は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第２レベル信号ＬＥＶ＜２＞を反転バッファリングして第２オールバンク選択信号ＢＳ２＜２＞を生成する。、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第３レベル信号ＬＥＶ＜３＞を反転バッファリングして第３オールバンク選択信号ＢＳ２＜３＞を生成する。第４バッファ部５２は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第４レベル信号ＬＥＶ＜４＞を反転バッファリングして第４オールバンク選択信号ＢＳ２＜４＞を生成する。

【0024】

アドレス生成部６０は、第１パルス信号ＰＥＲ＿ＰＵＬ又は第２パルス信号ＡＬＬ＿ＰＵＬが入力される場合、内部アドレスＡＤＤ＜１：Ｎ＞をカウントして生成する。

【0025】

バンク部７０は、第１バンク７１、第２バンク７２、第３バンク７３及び第４バンク７４を備えている。
第１バンクでは、第１パーバンク選択信号ＢＳ１＜１＞又は第１オールバンク選択信号ＢＳ２＜１＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第２バンク７２では、第２パーバンク選択信号ＢＳ１＜２＞又は第２オールバンク選択信号ＢＳ２＜２＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第３バンク７３では、第３パーバンク選択信号ＢＳ１＜３＞又は第３オールバンク選択信号ＢＳ２＜３＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第４バンクでは、第４パーバンク選択信号ＢＳ１＜４＞又は第４オールバンク選択信号ＢＳ２＜４＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。

【0026】

このように構成された半導体メモリ装置のリフレッシュ動作を図２乃至図４を参照してパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されてリフレッシュ動作を行っている間にオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合を説明するが、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤによって第１及び第２バンク７１、７２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合の動作を説明すれば次のとおりである。

【0027】

まず、パーバンク選択信号生成部４０の第１パルス信号生成部４１は１番目のパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１パルス信号ＰＥＲ＿ＰＵＬをロジックハイレベルに生成する。

【0028】

バンク選択部４２の第１バンク選択部４２０は、ロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力され電源電圧ＶＤＤをバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第１レベル信号ＬＥＶ＜１＞を生成し、第１パーバンク選択信号ＢＳ１＜１＞をロジックハイレベルに生成する。この時、第２乃至第４バンク選択部４２１〜４２３はロジックローレベルの第２乃至第４レベル信号ＬＥＶ＜２：４＞及びロジックローレベルの第２乃至第４パーバンク選択信号ＢＳ１＜２：４＞を生成する。

【0029】

アドレス生成部６０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックハイレベルの第１パーバンク選択信号ＢＳ１＜１＞が入力されてアドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。この時、第２乃至第４バンク７２〜７４はロジックローレベルの第２乃至第４パーバンク選択信号ＢＳ１＜２：４＞が入力されてリフレッシュが行われない。

【0030】

次に、パーバンク選択信号生成部４０の第１パルス信号生成部４１は２番目のパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されて第１パルス信号ＰＥＲ＿ＰＵＬをロジックハイレベルに生成する。

【0031】

バンク選択部４２の第１バンク選択部４２０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞及びロジックローレベルの第１パーバンク選択信号ＢＳ１＜１＞を生成する。第２バンク選択部４２１はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞をバッファリングしてロジックローレベルからロジックハイレベルにレベル遷移する第２レベル信号ＬＥＶ＜２＞を生成し、第２パーバンク選択信号ＢＳ１＜２＞をロジックハイレベルに生成する。この時、第３及び第４バンク選択部４２２〜４２３はロジックローレベルの第３及び第４レベル信号ＬＥＶ＜３：４＞及びロジックローレベルの第３及び第４パーバンク選択信号ＢＳ１＜３：４＞を生成する。

【0032】

アドレス生成部６０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックローレベルの第１パーバンク選択信号ＢＳ１＜１＞が入力されてリフレッシュが行われない。第２バンク７２はロジックハイレベルの第２パーバンク選択信号ＢＳ１＜２＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。この時、第３及び第４バンク７３〜７４はロジックローレベルの第３及び第４パーバンク選択信号ＢＳ１＜３：４＞が入力されてリフレッシュが行われない。

【0033】

次に、オールバンク選択信号生成部５０の第２パルス信号生成部５１はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力されて第２パルス信号ＡＬＬ＿ＰＵＬをロジックハイレベルに生成する。

【0034】

信号伝達部５２の第１バッファ部５２０はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞を反転バッファリングしてロジックローレベルの第１オールバンク選択信号ＢＳ２＜１＞を生成する。第２バッファ部５２１はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックハイレベルの第２レベル信号ＬＥＶ＜２＞を反転バッファリングしてロジックローレベルの第２オールバンク選択信号ＢＳ２＜２＞を生成する。第３バッファ部５２２はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックローレベルの第３レベル信号ＬＥＶ＜３＞を反転バッファリングしてロジックハイレベルの第３オールバンク選択信号ＢＳ２＜３＞を生成する。第４バッファ部５２３はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックローレベルの第４レベル信号ＬＥＶ＜４＞を反転バッファリングしてロジックハイレベルの第４オールバンク選択信号ＢＳ２＜４＞を生成する。

【0035】

アドレス生成部６０はロジックハイレベルの第２パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックローレベルの第１オールバンク選択信号ＢＳ２＜１＞が入力されてリフレッシュが行われない。第２バンク７２はロジックローレベルの第２オールバンク選択信号ＢＳ２＜２＞が入力されてリフレッシュが行われない。第３バンク７３はロジックハイレベルの第３オールバンク選択信号ＢＳ２＜３＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第４バンク７４はロジックハイレベルの第４オールバンク選択信号ＢＳ２＜４＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。

【0036】

以上で述べたように、本実施例の半導体メモリ装置は、パーバンクリフレッシュ動作時にリフレッシュが行われたバンクに対する情報を保存し、オールバンクリフレッシュ動作時にパーバンクリフレッシュ動作でリフレッシュが行われたバンクはリフレッシュを行わないので不要な電流消耗を減少できる。

【図1】

【図2】

【図3】

【図4】