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特許 6211971出願番号 特願 2014-63880
半導体テスト回路及びＩＣチップ
出願人 旭化成エレクトロニクス株式会社（識別番号 303046277）
2026年 特許公開件数ランキング 360位 63件（※）
2026年 特許取得件数ランキング 500位 35件（※）
公報発行日 2017年10月11
公報URL https://ipforce.jp/patent-jp-B9-6211971 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
発明が解決しようとする課題[発明の詳細な説明]から抜粋
上述した特許文献１により、ＳＣＡＮＩＮとＳＣＡＮＥＮＢを共用してＳＣＡＮテストが可能になる。しかし、通常のＳＣＡＮテストでは、ＳＣＡＮ回路は、ＳＣＡＮＣＬＫの立ち上がりと立下りＥｄｇｅで動作するＦＦが混在してもよいが、上述した従来の手法では、ＳＣＡＮＥＮＢは、ＳＣＡＮＣＬＫの立下りＥｄｇｅで生成するため、ＳＣＡＮ回路は、必ずＳＣＡＮＣＬＫの立ち上がりＥｄｇｅで動作する必要があり、設計の自由度がない。また、立ち上がりＥｄｇｅ（ＳＣＡＮ用）と立下りＥｄｇｅ（ＳＣＡＮＥＮＢ用）のＦＦが混在しているため、それぞれのＦＦのセットアップタイムとホールドタイムを確保する必要があり、ＳＣＡＮＣＬＫ周波数を挙げることができず、テスト時間の短縮ができない。本発明は、このような問題に鑑みてなされたもので、その目的とするところは、設計の自由度が高く、また、テスト時間が短い半導体テスト回路及びＩＣチップを提供することにある。
課題を解決するための手段[発明の詳細な説明]から抜粋
この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】一般的なＬＳＩ回路の例を示す回路構成図である。
【図2】図１に示したＳＣＡＮ化した回路構成図である。
【図3】図２に示した回路における一般的なＳＣＡＮテスト動作について説明するためのタイミングチャートを示す図である。
【図4】特許文献１に記載されているＳＣＡＮテストを可能にした回路構成図である。
【図5】図４に示したＳＣＡＮテスト動作を説明するためのタイミングチャートを示す図である。
【図6】本発明に係るシフトレジスタ回路の回路構成図である。
【図7】図６に示したシフトレジスタ回路の動作を説明するためのタイミングチャートを示す図である。
【図8】本発明に係る半導体テスト回路の実施例１を説明するための回路構成図である。
【図9】図８に示したカウンタの状態遷移図である。
【図10】図８に示したＳＣＡＮテスト動作を説明するためのタイミングチャートを示す図である。
【図11】本発明に係る半導体テスト回路の実施例２を説明するための回路構成図である。
【図12】図１１に示したカウンタの状態遷移図である。
【図13】図１１に示したＳＣＡＮテスト動作を説明するためのタイミングチャートを示す図である。
【図14】本発明に係る半導体テスト回路の実施例３を説明するための回路構成図である。
【図15】図１４に示したカウンタの状態遷移図である。
【図16】図１４に示したＳＣＡＮテスト動作を説明するためのタイミングチャートを示す図である。
選択図 図1出願人が指定した本件の代表的な図
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