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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6223672
(24)【登録日】2017年10月13日
(45)【発行日】2017年11月1日
(54)【発明の名称】電圧出力装置及び電圧出力装置のオフセットキャンセル方法
(51)【国際特許分類】
H03F 3/34 20060101AFI20171023BHJP
H03F 3/45 20060101ALI20171023BHJP
H03F 1/22 20060101ALI20171023BHJP
【ＦＩ】
H03F3/34 B
H03F3/45 A
H03F1/22
【請求項の数】7
【全頁数】17
(21)【出願番号】特願2012-216417(P2012-216417)
(22)【出願日】2012年9月28日
(65)【公開番号】特開2014-72646(P2014-72646A)
(43)【公開日】2014年4月21日
【審査請求日】2015年9月2日
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079119
【弁理士】
【氏名又は名称】藤村 元彦
(74)【代理人】
【識別番号】100109036
【弁理士】
【氏名又は名称】永岡 重幸
(74)【代理人】
【識別番号】100147728
【弁理士】
【氏名又は名称】高野 信司
(72)【発明者】
【氏名】古市 宗司
【審査官】
及川 尚人
(56)【参考文献】
【文献】
特開２０１０−０１６７３７（ＪＰ，Ａ）
【文献】
特開平０５−１２９８４８（ＪＰ，Ａ）
【文献】
特開２００９−２８４１５０（ＪＰ，Ａ）
【文献】
黒田忠広，アナログＣＭＯＳ集積回路の設計 応用編，日本，丸善株式会社，２００３年 ３月３０日，p.371-372
【文献】
吉澤浩和，ＣＭＯＳ ＯＰ アンプ回路 実務設計の基礎，日本，ＣＱ出版株式会社，２００７年 ５月１５日，p.72-73
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｆ １／００−３／７２
(57)【特許請求の範囲】
【請求項1】
非反転入力端子及び反転入力端子各々に供給された信号に応じた電圧を出力する差動アンプと、前記差動アンプのオフセットをキャンセルするオフセットキャンセル回路と、を有する電圧出力装置であって、
前記差動アンプは、
前記非反転入力端子に供給された電圧に応じた第１電流を生成すると共に前記反転入力端子に供給された電圧に応じた第２電流を生成する差動対と、
前記第１電流が流れ込む入力側の第１トランジスタ、及び前記第１電流に対応した第３電流を送出する出力側の第２トランジスタを含むカレントミラー回路と、
前記第２電流及び前記第３電流を合成した電流に対応した電圧を出力する出力端子と、
基準電圧に応じて前記第１電流を前記第１トランジスタに中継する第３トランジスタを含み、前記第２トランジスタとカスコード接続されており、制御端子に供給された信号に応じて前記第３電流の電流値を調整する第４トランジスタを含む電流調整手段と、を有し、
前記オフセットキャンセル回路は、
オン状態のときに前記反転入力端子及び前記非反転入力端子同士を短絡する第１スイッチ素子と、
前記第１スイッチ素子と共にオン状態となり、当該オン状態のときに前記出力端子と前記制御端子とを接続する第２スイッチ素子と、
前記第２スイッチ素子を介して供給された前記出力端子上の電圧をオフセット調整値として保持する一方、これを前記制御端子に印加する保持手段と、を有することを特徴とする電圧出力装置。
前記差動アンプは、
前記非反転入力端子に供給された電圧に応じた第１電流を生成すると共に前記反転入力端子に供給された電圧に応じた第２電流を生成する差動対と、
前記第１電流が流れ込む入力側の第１トランジスタ、及び前記第１電流に対応した第３電流を送出する出力側の第２トランジスタを含むカレントミラー回路と、
前記第２電流及び前記第３電流を合成した電流に対応した電圧を出力する出力端子と、
基準電圧に応じて前記第１電流を前記第１トランジスタに中継する第３トランジスタを含み、前記第２トランジスタとカスコード接続されており、制御端子に供給された信号に応じて前記第３電流の電流値を調整する第４トランジスタを含む電流調整手段と、を有し、
前記オフセットキャンセル回路は、
オン状態のときに前記反転入力端子及び前記非反転入力端子同士を短絡する第１スイッチ素子と、
前記第１スイッチ素子と共にオン状態となり、当該オン状態のときに前記出力端子と前記制御端子とを接続する第２スイッチ素子と、
前記第２スイッチ素子を介して供給された前記出力端子上の電圧をオフセット調整値として保持する一方、これを前記制御端子に印加する保持手段と、を有することを特徴とする電圧出力装置。
【請求項2】
前記第１及び第２スイッチを共にオン状態に設定した後に、前記第１及び第２スイッチを共にオフ状態に切り換えるべきスイッチ制御を行う制御部を更に含むことを特徴とする請求項１記載の電圧出力装置。
【請求項3】
前記制御部は、前記出力端子上の電圧の変動がゼロになるまで前記第１及び第２スイッチを共にオン状態に維持させることを特徴とする請求項２に記載の電圧出力装置。
【請求項4】
前記基準電圧は、前記差動アンプを駆動する為の電源電圧の１／２の電圧値を有することを特徴とする請求項１〜３のいずれか１に記載の電圧出力装置。
【請求項5】
前記非反転入力端子又は前記反転入力端子に供給された信号の電圧値と同一電圧値を有する電圧を前記基準電圧として生成する基準電圧生成回路を更に含むことを特徴とする請求項１〜４のいずれか１に記載の電圧出力装置。
【請求項6】
非反転入力端子に供給された電圧に応じた第１電流を生成すると共に反転入力端子に供給された電圧に応じた第２電流を生成する差動対と、前記第１電流が流れ込む入力側の第１トランジスタ及び前記第１電流に対応した第３電流を送出する出力側の第２トランジスタを含むカレントミラー回路と、基準電圧に応じて前記第１電流を前記第１トランジスタに中継する第３トランジスタを含み、前記第２トランジスタとカスコード接続されており、制御端子に供給された信号に応じて前記第３電流の電流値を調整する第４トランジスタを含む電流調整手段と、前記第２電流及び前記第３電流を合成した電流に対応した電圧を出力する出力端子と、を有する差動アンプを含む電圧出力装置のオフセットキャンセル方法であって、
前記非反転入力端子及び前記反転入力端子同士を短絡し且つ前記出力端子に生じた電圧を前記制御端子に印加した状態で前記電流の電流値を調整すると共に、前記出力端子に生じた電圧をオフセット調整値として保持手段に保持させる第１ステップと、
前記非反転入力端子及び前記反転入力端子同士による短絡状態を解除すると共に、前記オフセット調整値を前記制御端子に供給して前記第３電流の調整を行う第２ステップと、を有することを特徴とする電圧出力装置のオフセットキャンセル方法。
前記非反転入力端子及び前記反転入力端子同士を短絡し且つ前記出力端子に生じた電圧を前記制御端子に印加した状態で前記電流の電流値を調整すると共に、前記出力端子に生じた電圧をオフセット調整値として保持手段に保持させる第１ステップと、
前記非反転入力端子及び前記反転入力端子同士による短絡状態を解除すると共に、前記オフセット調整値を前記制御端子に供給して前記第３電流の調整を行う第２ステップと、を有することを特徴とする電圧出力装置のオフセットキャンセル方法。
【請求項7】
前記出力端子上の電圧の変動がゼロになるまで前記第１ステップを継続して実行することを特徴とする請求項６に記載の電圧出力装置のオフセットキャンセル方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧出力装置、特に差動アンプを有する電圧出力装置及びこの電圧出力装置で実施されるオフセットキャンセルの方法に関する。
【背景技術】
【0002】
このような電圧出力装置として、差動アンプ内に形成されているトランジスタ各々の製造上のバラツキに起因するオフセット分をキャンセルするオフセットキャンセル回路を備えたものが知られている（例えば、特許文献１参照）。かかる電圧出力装置では、差動アンプのオフセットキャンセルを実施する為に、差動対を担う一対のトランジスタの内の一方に接続されている負荷抵抗として、可変抵抗（例えば、特許文献１の図１のＲ１参照）を採用している。オフセットキャンセル処理では、先ず、上記した差動対における反転入力端子及び非反転入力端子同士を短絡させ、この状態のまま、可変抵抗の抵抗値を徐々に変化させつつ、差動アンプの出力信号のレベルが反転したか否かを判定する（特許文献１の図３のＳ２〜Ｓ５参照）。この際、差動アンプの出力信号のレベルが反転した時点での可変抵抗の抵抗値にて、この可変抵抗の抵抗値を固定することによりオフセットをキャンセルするのである。
【0003】
しかしながら、上記の如き方法では、可変抵抗の抵抗値を適切な抵抗値に調整するまでに時間が掛かる為、オフセットキャンセルを完了させるまでに費やされる時間が長くなるという問題があった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１−２０５５１５号
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、かかる問題を解消することができるものであり、オフセットキャンセル処理を迅速に終了させることが可能な電圧出力装置及び電圧出力装置のオフセットキャンセル方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明に係る電圧出力装置は、非反転入力端子及び反転入力端子各々に供給された信号に応じた電圧を出力する差動アンプと、前記差動アンプのオフセットをキャンセルするオフセットキャンセル回路と、を有する電圧出力装置であって、前記差動アンプは、前記非反転入力端子に供給された電圧に応じた第１電流を生成すると共に前記反転入力端子に供給された電圧に応じた第２電流を生成する差動対と、前記第１電流が流れ込む入力側の第１トランジスタ、及び前記第１電流に対応した第３電流を送出する出力側の第２トランジスタを含むカレントミラー回路と、前記第２電流及び前記第３電流を合成した電流に対応した電圧を出力する出力端子と、基準電圧に応じて前記第１電流を前記第１トランジスタに中継する第３トランジスタを含み、前記第２トランジスタとカスコード接続されており、制御端子に供給された信号に応じて前記第３電流の電流値を調整する第４トランジスタを含む電流調整手段と、を有し、 前記オフセットキャンセル回路は、オン状態のときに前記反転入力端子及び前記非反転入力端子同士を短絡する第１スイッチ素子と、前記第１スイッチ素子と共にオン状態となり、当該オン状態のときに前記出力端子と前記制御端子とを接続する第２スイッチ素子と、前記第２スイッチ素子を介して供給された前記出力端子上の電圧をオフセット調整値として保持する一方、これを前記制御端子に印加する保持手段と、を有する。
【0007】
また、本発明に係る電圧出力装置のオフセットキャンセル方法は、非反転入力端子に供給された電圧に応じた第１電流を生成すると共に反転入力端子に供給された電圧に応じた第２電流を生成する差動対と、前記第１電流が流れ込む入力側の第１トランジスタ及び前記第１電流に対応した第３電流を送出する出力側の第２トランジスタを含むカレントミラー回路と、基準電圧に応じて前記第１電流を前記第１トランジスタに中継する第３トランジスタを含み、前記第２トランジスタとカスコード接続されており、制御端子に供給された信号に応じて前記第３電流の電流値を調整する第４トランジスタを含む電流調整手段と、前記第２電流及び前記第３電流を合成した電流に対応した電圧を出力する出力端子と、を有する差動アンプを含む電圧出力装置のオフセットキャンセル方法であって、前記非反転入力端子及び前記反転入力端子同士を短絡し且つ前記出力端子に生じた電圧を前記制御端子に印加した状態で前記電流の電流値を調整すると共に、前記出力端子に生じた電圧をオフセット調整値として保持手段に保持させる第１ステップと、前記非反転入力端子及び前記反転入力端子同士による短絡状態を解除すると共に、前記オフセット調整値を前記制御端子に供給して前記第３電流の調整を行う第２ステップと、を有する。【発明の効果】
【0008】
本発明に係る電圧出力装置は、非反転入力端子及び反転入力端子（ＩＮＰ、ＩＮＮ）各々に供給された信号に応じた電流（Ｉ３）を出力端子（ＯＵＴ）に送出することによってこの出力端子に生じた電圧を出力する差動アンプ（６、１１）に対して、以下の如きオフセットキャンセル処理を行うものである。すなわち、第１スイッチ素子（１）にて非反転入力端子及び反転入力端子同士を短絡した状態で差動アンプの出力端子に生じた電圧を第２スイッチ素子（２）を介して電流調整手段（６７、１２２）に供給する。これにより電流（Ｉ３）の電流値を調整しつつ、第２スイッチ素子を介して取得した上記出力端子上の電圧をオフセット調整値（ＡＤＯＦＳ）として保持する（ＲＳ）。かかる処理によれば、その実行時間が経過するにつれてオフセット量がゼロに収束して行き、このオフセット量の状態に調整する為のオフセット調整値が保持手段（７）に保持される。その後、第１及び第２スイッチ素子をオフ状態に設定すると、差動アンプの非反転入力端子及び反転入力端子同士の短絡状態が解除されると共に、上記保持手段に保持されているオフセット調整値に応じた電流（Ｉ３）の調整が上記電流調整手段において為される（ＣＳ、ＡＳ）。
【0009】
よって、本発明によれば、仕様上において許容されるオフセット量に到った時点で上記した処理（ＲＳ）を終了させることが可能となるので、オフセット量を調整する為の可変抵抗に対してカットアンドトライで適切な抵抗値を検索するようにしたものに比して、オフセットキャンセル処理を迅速に終了させることが可能となる。
【図面の簡単な説明】
【0010】
【図1】本発明に係る電圧出力装置の一例としての電圧比較回路１００を示す回路図である。
【図2】差動アンプ部６の内部構成を示す回路図である。
【図3】電圧比較回路１００の内部動作を示すタイムチャートである。
【図4】本発明に係る電圧出力装置の他の一例としての増幅回路２００を示す回路図である。
【図5】差動アンプ部１１の内部構成を示す回路図である。
【図6】増幅回路２００の内部動作を示すタイムチャートである。
【図7】差動アンプ部６の内部構成の変形例を示す回路図である。
【図8】増幅回路２００の変形例を示す回路図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【0012】
図１は、本発明に係る電圧出力装置の一例としての電圧比較回路１００を示す回路図である。
【0013】
図１に示す電圧比較回路１００は、インバータチョッパ型のコンパレータであり、例えば、アナログ値をデジタル値に変換するＡ／Ｄコンバータ等に搭載される。電圧比較回路１００は、その入力端子ＴＡ及びＴＢに夫々供給された入力信号ＩＡと入力信号ＩＢとを大小比較し、その比較結果を示す比較結果信号ＣＭＰを出力端子ＴＯＵＴから出力する。電圧比較回路１００は、スイッチ素子１〜５、差動アンプ部６、キャパシタ７及び８、インバータ９、制御部１０を含む。
【0014】
図１において、スイッチ素子１は、制御部１０から供給されたスイッチ信号Ｓ１がスイッチオンを示す場合に限りオン状態となり、この際、差動アンプ部６の非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮ同士を短絡する。スイッチ素子２は、制御部１０から供給されたスイッチ信号Ｓ２がスイッチオンを示す場合に限りオン状態となり、この際、差動アンプ部６の出力端子ＯＵＴを、この差動アンプ部６の制御端子ＲＳＮ、スイッチ素子４、及びキャパシタ７の一端に接続する。スイッチ素子３は、制御部１０から供給されたスイッチ信号Ｓ３がスイッチオンを示す場合に限りオン状態となり、この際、入力端子ＴＢを介して供給された入力信号ＩＢを、差動アンプ部６の反転入力端子ＩＮＮに供給する。尚、差動アンプ部６の非反転入力端子ＩＮＰには、入力端子ＴＡを介して入力信号ＩＡが供給されている。スイッチ素子４は、制御部１０から供給されたスイッチ信号Ｓ４がスイッチオンを示す場合に限りオン状態となり、この際、基準電圧入力端子ＴＶＲを介して供給された基準電圧ＶＲＥＦを、差動アンプ部６の制御端子ＲＳＮ、スイッチ素子２の一端及びキャパシタ７の一端に夫々印加する。尚、キャパシタ７の他端には接地電圧ＶＳＳが印加されている。また、かかる基準電圧ＶＲＥＦは、スイッチ素子４を介さずに直接、差動アンプ部６の制御端子ＲＳＰにも供給される。
【0015】
差動アンプ部６のバイアス端子ＢＩＡＳには、バイアス端子ＴＢＳを介して供給されたバイアス電圧ＶＢＩＡＳが印加されており、その出力端子ＯＵＴには、スイッチ素子２の他端及びキャパシタ８の一端が夫々接続されている。キャパシタ８の他端はインバータ９の入力端及びスイッチ素子５の一端に夫々接続されている。インバータ９の出力端にはスイッチ素子５の他端及び出力端子ＴＯＵＴが接続されている。スイッチ素子５は、制御部１０から供給されたスイッチ信号Ｓ５がスイッチオンを示す場合に限りオン状態となってインバータ９の入力端子及び出力端子同士を短絡する。よって、この際、キャパシタ８の他端の電圧がそのまま比較結果信号ＣＭＰとして出力端子ＴＯＵＴから出力される。一方、かかるスイッチ信号Ｓ５がスイッチオフを示す場合には、スイッチ素子５がオフ状態となるので、キャパシタ８の他端の電圧に対応した論理レベルをインバータ９によって反転させた信号が比較結果信号ＣＭＰとして出力される。
【0016】
ここで、差動アンプ部６は、電圧比較回路１００の中核を為すものであり、例えば図２に示す如き内部構成を有する。
【0017】
図２に示すように、差動アンプ部６は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ６１〜６３、及びｐチャネルＭＯＳ型のトランジスタ６４〜６７からなる。
【0018】
定電流源としてのトランジスタ６１のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子は上記したバイアス端子ＢＩＡＳに接続されている。トランジスタ６１のドレイン端子はトランジスタ６２及び６３各々のソース端子に接続されている。尚、これらトランジスタ６２及び６３が、差動アンプ部６における入力段の差動対を担うものであり、また、トランジスタ６１がこの差動対に流す電流を生成する定電流源を担うものである。トランジスタ６２のゲート端子は上記した非反転入力端子ＩＮＰに接続されており、そのドレイン端子は、トランジスタ６４及び６５各々のゲート端子と、このトランジスタ６４のドレイン端子とに夫々接続されている。トランジスタ６３のゲート端子は上記した反転入力端子ＩＮＮに接続されており、そのドレイン端子は上記した出力端子ＯＵＴ及びトランジスタ６５のドレイン端子に接続されている。トランジスタ６６のゲート端子は制御端子ＲＳＰに接続されており、そのソース端子には電源電圧ＶＤＤが印加されている。トランジスタ６７のゲート端子は制御端子ＲＳＮに接続されており、そのソース端子には電源電圧ＶＤＤが印加されている。尚、トランジスタ６６及び６７は、オフセットキャンセル回路を担うものである。
【0019】
図２に示す構成において、非反転入力端子ＩＮＰを介して入力信号ＩＡがトランジスタ６２のゲート端子に供給されると、この入力信号ＩＡの電圧値に対応した電流Ｉ１がトランジスタ６２、６４及び６６に流れる。尚、トランジスタ６６は、そのゲート端子に供給された基準電圧ＶＲＥＦに応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ１の電流値を調整する。一方、反転入力端子ＩＮＮを介して入力信号ＩＢがトランジスタ６３のゲート端子に供給されると、入力信号ＩＢの電圧値に対応した電流Ｉ２がトランジスタ６３に流れる。トランジスタ６１は、そのゲート端子に供給されたバイアス電圧ＶＢＩＡＳに応じて、差動対としてのトランジスタ６２及び６３各々から送出された電流Ｉ１と電流Ｉ２とを加算した電流を生成する。トランジスタ６４及び６５からなるカレントミラー回路は、その入力側のトランジスタ６４に流れる電流Ｉ１と同一電流を有する電流Ｉ３を出力側のトランジスタ６５に流す。この際、トランジスタ６７は、そのゲート端子に供給された電圧に応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ３の電流値を調整する。上記した動作により、差動アンプ部６の出力端子ＯＵＴには、電流Ｉ２と電流Ｉ３と合成した電流、つまり電流Ｉ３から電流Ｉ２を引いた電流（Ｉ３−Ｉ２）が流れ込み、出力端子ＯＵＴはその電流量に応じた電圧値を有する状態となる。すなわち、入力信号ＩＡの電圧値がＩＢよりも大なる場合には、電流Ｉ３は電流Ｉ２よりも大となり、電流（Ｉ３−Ｉ２）が出力端子ＯＵＴに送出され、出力端子ＯＵＴ上の電圧値が上昇する。一方、入力信号ＩＡの電圧値がＩＢよりも小なる場合には、電流Ｉ３は電流Ｉ２よりも小となり、出力端子ＯＵＴ側からトランジスタ６３に向けて電流が抜き取られる。よって、この際、出力端子ＯＵＴ上の電圧値は低下する。
【0020】
上記した構成により、差動アンプ部６は、その非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮに夫々供給された入力信号ＩＡ及びＩＢの内で入力信号ＩＡの方が大なる場合には高電圧、入力信号ＩＢの方が大なる場合には低電圧を有する出力信号を出力端子ＯＵＴから出力する。
【0021】
ここで、図１に示す構成において、差動アンプ部６を除く各モジュールの内で、スイッチ素子５、キャパシタ８及びインバータ９はインバータチョッパ型の出力段を担うものであり、スイッチ素子１〜４、キャパシタ７及び制御部１０はオフセットキャンセル回路を担うものである。
【0022】
制御部１０は、図３に示すシーケンスに従ってスイッチ素子１〜５をオンオフ制御することにより、上記した出力段の動作制御、及び差動アンプ部６に対するオフセットキャンセルを行う。
【0023】
図３において、先ず、制御部１０は、スイッチオンを示す論理レベル１のスイッチ信号Ｓ４、Ｓ１、Ｓ２及びＳ５を、スイッチ素子４、２、４及び５に夫々供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ３をスイッチ素子３に供給する（セットステップＳＳ）。
【0024】
かかるセットステップＳＳの実行により、差動アンプ部６のトランジスタ６６及び６７各々のゲート端子、差動アンプ部６の出力端子ＯＵＴ、キャパシタ７及び８各々の一端が基準電圧ＶＲＥＦに設定される。この際、キャパシタ７は、かかる基準電圧ＶＲＥＦの印加に応じて充電され、その一端の電圧値が基準電圧ＶＲＥＦに保持される。尚、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧値を有する。更に、スイッチ素子１がオン状態となって、差動アンプ部６の入力端子ＴＡ及びＴＢ同士が接続されることにより、差動アンプ部６のトランジスタ６２及び６３各々のゲート端子には共に、入力端子ＴＡを介して供給された入力信号ＩＡに基づく電圧印加が為される。これにより、トランジスタ６２には入力信号ＩＡに対応した電流Ｉ１が流れ、トランジスタ６３にはこの電流Ｉ１と同一電流値を有する電流Ｉ２が流れる。更に、トランジスタ６４及び６５からなるカレントミラー回路により、トランジスタ６５にも電流Ｉ１と同一電流値の電流Ｉ３が流れ込む。また、セットステップＳＳの実行により、スイッチ素子５がオン状態となり、インバータ９の入力端子及び出力端子が短絡するので、インバータ９を構成するｐチャネルＭＯＳ型のトランジスタ及びｎチャネルＭＯＳ型のトランジスタ（図示せず）が共にオン状態となる。これにより、インバータ９の入力端子及び出力端子上の電圧は、共に電源電圧ＶＤＤの１／２、つまり基準電圧ＶＲＥＦと同一の電圧（ＶＤＤ／２）となる。よって、キャパシタ８の他端の電圧値は、電圧（ＶＤＤ／２）に設定される。
【0025】
次に、制御部１０は、図３に示すように、スイッチオンを示す論理レベル１のスイッチ信号Ｓ１、Ｓ２及びＳ５をスイッチ素子１、４及び５に夫々供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ４及びＳ３をスイッチ素子４及び３に夫々供給する（リセットステップＲＳ）。
【0026】
かかるリセットステップＲＳの実行により、スイッチ素子４がオフ状態に切り替わるので、差動アンプ部６の制御端子ＲＳＮの電圧が、出力端子ＯＵＴの電圧に設定される。これにより、図２に示す如きトランジスタ６５のドレイン端子の電圧がトランジスタ６７のゲート端子に印加される。ここで、トランジスタ６２〜６７に製造上のばらつきが生じていると、トランジスタ６３に流れ込む電流Ｉ２及びトランジスタ６５に流れ込む電流Ｉ３に電流誤差が発生し、出力端子ＯＵＴは、その電流の向きによって下降または上昇を続ける。この電位の変動を、以降電圧ドリフトと定義する。また、リセットステップＲＳでは、出力端子ＯＵＴがスイッチ素子２を介してトランジスタ６７のゲート端子に接続されている。よって、例えばトランジスタ６３に流れ込む電流Ｉ２よりもトランジスタ６５に流れ込む電流Ｉ３の方が大なる場合には、出力端子ＯＵＴは電源電圧ＶＤＤ側にドリフトし、図３に示す如く、出力端子ＯＵＴ上の電圧値が基準電圧ＶＲＥＦの状態から徐々に増加してピーク値に到る。すると、電源電圧ＶＤＤ側にドリフトした出力端子ＯＵＴ上の電圧が制御端子ＲＳＮを介してトランジスタ６７のゲート端子に供給されることになるので、オフセットキャンセル用に設けられたトランジスタ６７のオン抵抗がそのドリフト分だけ増加するように調整される。トランジスタ６７のオン抵抗が増加すると、トランジスタ６５のゲートソース間電圧が減少するので、トランジスタ６５に流れる電流Ｉ３が減少する。
【0027】
ここで、リセットステップＲＳでは、差動対を担うトランジスタ６３に流れ込む電流Ｉ２と、カレントミラー回路の出力側のトランジスタ６５に流れる電流Ｉ３と、が等しくなるまで上記した如きトランジスタ６７のオン抵抗調整が為される。この際、電流Ｉ２と電流Ｉ３とが一致している状態がオフセットキャンセルされた状態であり、かかる状態で得られた出力端子ＯＵＴ上の電圧値が、オフセットをキャンセルする為のオフセット調整値ＡＤＯＦＳとしてキャパシタ７に保持される。
【0028】
尚、オフセット量を完全にゼロにするには、制御部１０は、出力端子ＯＵＴ上の電圧値の変動がゼロになるまで、上記したリセットステップＲＳを継続して実行する。
【0029】
次に、制御部１０は、図３に示すように、スイッチオンを示す論理レベル１のスイッチ信号Ｓ３をスイッチ素子３に供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ４、Ｓ１、Ｓ２及びＳ５を、スイッチ素子４、２、４及び５に夫々供給する（比較ステップＣＳ）。
【0030】
かかる比較ステップＣＳの実行により、スイッチ素子１がオフ状態、スイッチ素子３がオン状態となるので、例えば図３に示す如き入力信号ＩＡが差動アンプ部６の非反転入力端子ＩＮＰに供給されると共に、入力信号ＩＢがスイッチ素子３を介して差動アンプ部６の反転入力端子ＩＮＮに供給される。これにより、差動アンプ部６の出力端子ＯＵＴには、入力信号ＩＡ及びＩＢ同士の電圧値の大小比較結果に対応した電流（Ｉ３−Ｉ２）が送出される。この際、例えば図３に示す如く入力信号ＩＢが入力信号ＩＡよりも大なる場合には、出力端子ＯＵＴからトランジスタ６３に向けて電流が引き込まれ、この出力端子ＯＵＴ上の電圧、つまり差動アンプ部６の出力信号の電圧値が下降する。また、比較ステップＣＳでは、スイッチ素子５がオフ状態となるので、かかる出力信号がキャパシタ８を介してインバータ９に供給される。これにより、インバータ９は、出力信号の電圧値が閾値を下回った時に、その電圧値が図３に示す如く論理レベル１に対応した電圧値（ＶＤＤ）に遷移する比較結果信号ＣＭＰを送出する。
【0031】
比較ステップＣＳでは、スイッチ素子２がオフ状態に切り替わるので、キャパシタ７に保持されているオフセット調整値ＡＤＯＦＳが差動アンプ部６の制御端子ＲＳＮに供給されるようになる。これにより、比較ステップＣＳの実行期間中に亘り、差動アンプ部６は、自身に生じているオフセット分、つまりトランジスタ６２〜６７の製造上のばらつきに起因する電圧ドリフト分が、かかるオフセット調整値ＡＤＯＦＳに応じたトランジスタ６３のオン抵抗調整によって除去された状態、つまりオフセットキャンセル状態となる。ところで、スイッチ素子２がオン状態からオフ状態に切り替わる際には、このスイッチ素子２に存在する寄生容量の電荷がキャパシタ７に流入するという、いわゆるクロックフィードスルーが生じてオフセットキャンセルの精度低下を招く虞がある。しかしながら、オフセットキャンセル用に設けたトランジスタ６６及び６７各々のオン抵抗を低く設定しておけば、クロックフィードスルーに伴う誤差分は無視できる程度のものとなる。よって、最終的なオフセットキャンセルの精度は、トランジスタ６６及び６７各々のオン抵抗の変動幅で決定することになる。
【0032】
以上の如く、図１及び図２に示す電圧出力装置（１００）では、非反転入力端子及び反転入力端子（ＩＮＰ、ＩＮＮ）各々に供給された信号に応じた電流（Ｉ３）を出力端子（ＯＵＴ）に送出することによってこの出力端子に生じた電圧を出力する差動アンプ（６）に対して、以下の如きオフセットキャンセル処理を行う。すなわち、先ず、第１スイッチ素子（１）にて差動アンプの非反転入力端子及び反転入力端子同士を短絡した状態でその出力端子に生じた電圧を第２スイッチ素子（２）を介して電流調整手段（６７）に供給する。これにより電流（Ｉ３）の電流値を調整しつつ、第２スイッチ素子を介して取得した上記出力端子上の電圧をオフセット調整値（ＡＤＯＦＳ）として保持する（ＲＳ）。かかる処理によれば、その実行時間が経過するにつれてオフセット量がゼロに収束して行き、このオフセット量の状態に調整する為のオフセット調整値が保持手段（７）に保持される。その後、第１及び第２スイッチ素子をオフ状態にすると、差動アンプの非反転入力端子及び反転入力端子同士の短絡状態が解除されると共に、上記保持手段に保持されているオフセット調整値に応じた電流（Ｉ３）の調整が上記電流調整手段において実施される（ＣＳ）。
【0033】
よって、図１及び図２に示す電圧出力装置（１００）でのオフセットキャンセル処理によれば、仕様上において許容されるオフセット量に到った時点で上記した処理（ＲＳ）を終了させることが可能となる。従って、かかる電圧出力装置（１００）によれば、オフセット量を調整する為の可変抵抗に対してカットアンドトライで適切な抵抗値を検索するようにしたものに比して、オフセットキャンセルを迅速に終了させることが可能となる。
【0035】
図４は、本発明に係る電圧出力装置の他の一例としての増幅回路２００を示す回路図である。
【0036】
図４に示す増幅回路２００は、例えば、液晶又は有機ＥＬ（Electro- Luminescence）パネルの如き表示パネルに供給すべき駆動パルスを生成する出力バッファとして用いられる。増幅回路２００は、その入力端子ＴＡに供給された入力信号ＩＡを増幅して得られた増幅信号ＡＭＰを出力端子ＴＯＵＴから出力する。増幅回路２００は、スイッチ素子１〜４、キャパシタ７、制御部１０ａ及び差動アンプ部１１を含む。
【0037】
図４において、スイッチ素子１は、制御部１０ａから供給されたスイッチ信号Ｓ１がスイッチオンを示す場合に限りオン状態となり、この際、差動アンプ部１１の非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮ同士を短絡する。スイッチ素子２は、制御部１０ａから供給されたスイッチ信号Ｓ２がスイッチオンを示す場合に限りオン状態となり、この際、差動アンプ部１１の出力端子ＯＵＴを、この差動アンプ部１１の制御端子ＲＳＮ、スイッチ素子４、及びキャパシタ７の一端に夫々接続する。スイッチ素子３は、制御部１０ａから供給されたスイッチ信号Ｓ３がスイッチオンを示す場合に限りオン状態となり、この際、差動アンプ部１１の出力端子ＯＵＴと、差動アンプ部１１の反転入力端子ＩＮＮとを接続する。よって、差動アンプ部１１の出力端子ＯＵＴが直接、自身の反転入力端子ＩＮＮに帰還して接続されることから、増幅回路２００はボルテージフォロワとして動作する。尚、差動アンプ部１１の非反転入力端子ＩＮＰには、入力端子ＴＡを介して入力信号ＩＡが供給されている。スイッチ素子４は、制御部１０ａから供給されたスイッチ信号Ｓ４がスイッチオンを示す場合に限りオン状態となり、この際、基準電圧入力端子ＴＶＲを介して供給された基準電圧ＶＲＥＦを、差動アンプ部１１の制御端子ＲＳＮ、スイッチ素子２の一端及びキャパシタ７の一端に夫々印加する。尚、キャパシタ７の他端には接地電圧ＶＳＳが印加されている。また、かかる基準電圧ＶＲＥＦは、スイッチ素子４を介さずに直接、差動アンプ部１１の制御端子ＲＳＰにも供給される。
【0038】
差動アンプ部１１のバイアス端子ＢＩＡＳには、バイアス端子ＴＢＳを介して供給されたバイアス電圧ＶＢＩＡＳが印加されており、その出力端子ＯＵＴは、スイッチ素子３、及びスイッチ素子２の他端に接続されている。
【0039】
ここで、差動アンプ部１１は、増幅回路２００の中核を為すものであり、例えば図５に示す如き内部構成を有する。
【0040】
図５に示すように、差動アンプ部１１は、ｎチャネルＭＯＳ型のトランジスタ１１１〜１１７及びｐチャネルＭＯＳ型のトランジスタ１１８〜１２３からなる。
【0041】
定電流源としてのトランジスタ１１１のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子は上記した差動アンプ部１１のバイアス端子ＢＩＡＳに接続されている。トランジスタ１１１のドレイン端子はトランジスタ１１２及び１１３各々のソース端子に接続されている。尚、これらトランジスタ１１２及び１１３が、差動アンプ部１１における入力段の差動対を担うものであり、また、トランジスタ１１１がこの差動対に流す電流を生成する定電流源を担うものである。トランジスタ１１２のゲート端子は上記した非反転入力端子ＩＮＰに接続されており、そのドレイン端子は、トランジスタ１１８及び１２３各々のゲート端子と、このトランジスタ１１８のドレイン端子とに夫々接続されている。トランジスタ１１３のゲート端子は上記した反転入力端子ＩＮＮに接続されており、そのドレイン端子は、トランジスタ１２０及び１２１各々のゲート端子と、このトランジスタ１２０のドレイン端子とに夫々接続されている。トランジスタ１１９のゲート端子は制御端子ＲＳＰに接続されており、そのドレイン端子はトランジスタ１１８のソース端子に接続されている。トランジスタ１１９〜１２２各々のソース端子には電源電圧ＶＤＤが印加されている。トランジスタ１２１のドレイン端子は、トランジスタ１１５及び１１６各々のゲート端子と、このトランジスタ１１５のドレイン端子とに夫々接続されている。トランジスタ１１５のソース端子はトランジスタ１１４のドレイン端子に接続されている。トランジスタ１１４のゲート端子は制御端子ＲＳＰに接続されており、そのソース端子には接地電圧ＶＳＳが印加されている。トランジスタ１２２のゲート端子はトランジスタ１１７のゲート端子及び制御端子ＲＳＮに接続されている。トランジスタ１２２のドレイン端子はトランジスタ１２３のソース端子に接続されている。トランジスタ１２３のドレイン端子は出力端子ＯＵＴ及びトランジスタ１１６のドレイン端子に接続されている。トランジスタ１１７のソース端子には接地電圧ＶＳＳが印加されており、そのドレイン端子はトランジスタ１１６のソース端子に接続されている。尚、トランジスタ１１４、１１７、１１９及び１２２は、オフセットキャンセル回路を担うものである。
【0042】
図５に示す構成において、非反転入力端子ＩＮＰを介して入力信号ＩＡがトランジスタ１１２のゲート端子に供給されると、この入力信号ＩＡの電圧値に対応した電流Ｉ１がトランジスタ１１２、１１８及び１１９に流れる。尚、トランジスタ１１９は、そのゲート端子に供給された基準電圧ＶＲＥＦに応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ１の電流値を調整する。一方、反転入力端子ＩＮＮを介して出力端子ＯＵＴ上の電圧がトランジスタ１１３のゲート端子に供給されると、この電圧に対応した電流Ｉ２がトランジスタ１１３及び１２０に流れる。トランジスタ１１１は、そのゲート端子に供給されたバイアス電圧ＶＢＩＡＳに応じて、差動対としてのトランジスタ１１２及び１１３各々から送出された電流Ｉ１と電流Ｉ２とを加算した電流を生成する。トランジスタ１１８及び１２３からなるカレントミラー回路は、その入力側のトランジスタ１１８に流れる電流Ｉ１と同一電流を有する電流Ｉ３を出力側のトランジスタ１２３に流す。ここで、トランジスタ１２２は、そのゲート端子に供給された電圧に応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ３の電流値を調整する。トランジスタ１２０及び１２１からなるカレントミラー回路は、トランジスタ１１３及び１２０に流れる電流Ｉ２に応じて、この電流Ｉ２と同一電流を有する電流Ｉ４をトランジスタ１１４及び１１５に流す。ここで、トランジスタ１１４は、そのゲート端子に供給された基準電圧ＶＲＥＦに応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ４の電流値を調整する。尚、トランジスタ１１５及び１１６からなるカレントミラー回路は、この電流Ｉ４と同一電流を有する電流Ｉ５をトランジスタ１１６及び１１７に流す。ここで、トランジスタ１１７は、そのゲート端子に供給された電圧に応じて自身のオン抵抗が調整され、これにより、上記した電流Ｉ５の電流値を調整する。上記した動作により、差動アンプ部１１の出力端子ＯＵＴには、トランジスタ１２３に流れる電流Ｉ３とトランジスタ１１６に流れる電流Ｉ５とを合成した電流、つまり電流Ｉ３から電流Ｉ５を引いた電流（Ｉ３−Ｉ５）が流れ込む。
【0043】
以上の如き構成により、差動アンプ部１１は、非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮ各々に供給された信号の電圧値の差に対応した電流（Ｉ３−Ｉ５）を出力端子ＯＵＴに流し、この電流（Ｉ３−Ｉ５）に対応した電圧値を有する増幅信号を出力端子ＯＵＴから出力する。
【0044】
ここで、図４に示す構成において、差動アンプ部１１を除く各モジュールの内で、スイッチ素子１〜４及びキャパシタ７、制御部１０ａはオフセットキャンセル回路を担うものである。
【0045】
制御部１０ａは、図６に示すシーケンスに従ってスイッチ素子１〜４をオンオフ制御することにより、差動アンプ部１１に対するオフセットキャンセルを行う。
【0046】
図６において、先ず、制御部１０ａは、スイッチオンを示す論理レベル１のスイッチ信号Ｓ４、Ｓ１、Ｓ２を、スイッチ素子４、２、４に夫々供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ３をスイッチ素子３に供給する（セットステップＳＳ）。
【0047】
かかるセットステップＳＳの実行により、差動アンプ部１１のトランジスタ１１４、１１７、１１９及び１２２各々のゲート端子、差動アンプ部１１の出力端子ＯＵＴ、キャパシタ７の一端が基準電圧ＶＲＥＦに設定される。この際、キャパシタ７は、かかる基準電圧ＶＲＥＦの印加に応じて充電され、その一端の電圧値が基準電圧ＶＲＥＦに保持される。尚、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧値を有する。更に、スイッチ素子１がオン状態となって、差動アンプ部１１の入力端子ＴＡ及びＴＢ同士が接続されることにより、差動アンプ部１１のトランジスタ１１２及び１１３各々のゲート端子には共に、入力端子ＴＡを介して供給された入力信号ＩＡに基づく電圧印加が為される。これにより、トランジスタ１１２には入力信号ＩＡに対応した電流Ｉ１が流れ、トランジスタ１１３にもこの電流Ｉ１と同一電流値を有する電流Ｉ２が流れる。この際、トランジスタ１１８及び１２３からなるカレントミラー回路により、トランジスタ１２３にも電流Ｉ１と同一電流値の電流Ｉ３が流れ込む。また、トランジスタ１２０及び１２１からなるカレントミラー回路により、トランジスタ１１５には、上記したトランジスタ１１３に流れる電流Ｉ２と同一電流値の電流Ｉ４が流れ込む。更に、トランジスタ１１５及び１１６からなるカレントミラー回路により、トランジスタ１１６及び１１７には電流Ｉ４と同一電流値の電流Ｉ５が流れ込む。
【0048】
次に、制御部１０ａは、図６に示すように、スイッチオンを示す論理レベル１のスイッチ信号Ｓ１、Ｓ２をスイッチ素子１、４に夫々供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ４及びＳ３をスイッチ素子４及び３に夫々供給する（リセットステップＲＳ）。
【0049】
かかるリセットステップＲＳの実行により、スイッチ素子４がオフ状態に切り替わるので、差動アンプ部１１の制御端子ＲＳＮの電圧が、出力端子ＯＵＴの電圧に設定される。これにより、図５に示すトランジスタ１２３のドレイン端子の電圧が、トランジスタ１７及び１２２各々のゲート端子に印加される。ここで、トランジスタ１１２〜１２３に製造上のばらつきが生じていると、トランジスタ１２３に流れ込む電流Ｉ２及びトランジスタ１１６に流れ込む電流Ｉ５に電流誤差が発生し、出力端子ＯＵＴには電圧ドリフト、つまりオフセットが生じる。また、リセットステップＲＳでは、出力端子ＯＵＴがスイッチ素子２を介してトランジスタ１１７及び１２２各々のゲート端子に接続されている。よって、トランジスタ１１６に流れ込む電流Ｉ５よりも、トランジスタ１２３に流れ込む電流Ｉ３の方が大なる場合には、出力端子ＯＵＴは電源電圧ＶＤＤ側にドリフトし、図６に示すように、出力端子ＯＵＴ上の電圧値が基準電圧ＶＲＥＦの状態から徐々に増加してピーク値に到る。すると、電源電圧ＶＤＤ側にドリフトした出力端子ＯＵＴ上の電圧が制御端子ＲＳＮを介してトランジスタ１１７及び１２２各々のゲート端子に供給されることになるので、そのドリフト分だけ、オフセットキャンセル用に設けられたトランジスタ１２２のオン抵抗が増加し且つトランジスタ１１７のオン抵抗が低下するような調整が施される。このように、トランジスタ１２２のオン抵抗が増加すると、トランジスタ１２３のゲートソース間電圧が減少するので、トランジスタ１２３に流れる電流Ｉ３が減少する。更に、トランジスタ１１７のオン抵抗が低下すると、トランジスタ１１６のゲートソース間電圧が減少するので、トランジスタ１１６に流れる電流Ｉ５が増加する。
【0050】
リセットステップＲＳでは、差動対を担うトランジスタ１１３に流れ込む電流Ｉ２と、カレントミラー回路の出力側のトランジスタ１１６に流れる電流Ｉ５と、が等しくなるまで上記した如きトランジスタ１１７及び１２２各々のオン抵抗調整が為される。この際、電流Ｉ２と電流Ｉ５とが一致している状態がオフセットキャンセルされた状態であり、かかる状態で得られた出力端子ＯＵＴ上の電圧値が、オフセットをキャンセルする為のオフセット調整値ＡＤＯＦＳとしてキャパシタ７に保持される。
【0051】
尚、オフセット量を完全にゼロにするには、制御部１０ａは、出力端子ＯＵＴ上の電圧値の変動がゼロになるまで、上記したリセットステップＲＳを継続して実行する。
【0052】
次に、制御部１０ａは、図６に示すように、スイッチオンを示す論理レベル１のスイッチ信号Ｓ３をスイッチ素子３に供給すると共に、スイッチオフを示す論理レベル０のスイッチ信号Ｓ４、Ｓ１及びＳ２を、スイッチ素子４、２及び４に夫々供給する（増幅ステップＡＳ）。
【0053】
かかる増幅ステップＡＳの実行により、スイッチ素子１がオフ状態、スイッチ素子３がオン状態となるので、入力信号ＩＡが差動アンプ部１１の非反転入力端子ＩＮＰに供給されると共に、差動アンプ部１１の出力端子ＯＵＴと反転入力端子ＩＮＮとが電気的に接続される。これにより、増幅回路２００は、ボルテージフォロワとして動作し、入力端子ＴＡを介して供給された入力信号ＩＡを利得１で増幅して得られた増幅信号ＡＭＰを出力端子ＴＯＵＴから出力する。
【0054】
尚、増幅ステップＡＳでは、スイッチ素子２がオフ状態に切り替わるので、キャパシタ７に保持されているオフセット調整値ＡＤＯＦＳが差動アンプ部６の制御端子ＲＳＮに供給されるようになる。これにより、増幅ステップＡＳの実行期間中に亘り、差動アンプ部１１は、自身に生じているオフセット分、つまりトランジスタ１１２〜１２３の製造上のばらつきに起因する電圧ドリフト分が、オフセット調整値ＡＤＯＦＳに応じたトランジスタ１１７及び１２２のオン抵抗調整によって除去された状態、つまりオフセットキャンセル状態にある。
【0055】
ところで、スイッチ素子２がオン状態からオフ状態に切り替わる際には、このスイッチ素子２に存在する寄生容量の電荷がキャパシタ７に流入するという、いわゆるクロックフィードスルーが生じてオフセットキャンセルの精度低下を招く虞がある。しかしながら、オフセットキャンセル用に設けたトランジスタ１１４、１１７、１１９及び１２２各々のオン抵抗を低く設定しておけば、クロックフィードスルーに伴う誤差分は無視できる程度のものとなる。よって、最終的なオフセットキャンセルの精度は、トランジスタ１１４、１１７、１１９及び１２２各々のオン抵抗の変動幅で決定することになる。
【0056】
以上の如く、図４及び図５に示す電圧出力装置（２００）では、非反転入力端子及び反転入力端子（ＩＮＰ、ＩＮＮ）各々に供給された信号に応じた電流（Ｉ３）を出力端子（ＯＵＴ）に送出することによってこの出力端子に生じた電圧を出力する差動アンプ（１１）に対して、以下の如きオフセットキャンセル処理を行う。すなわち、先ず、第１スイッチ素子（１）にて差動アンプの非反転入力端子及び反転入力端子同士を短絡した状態でその出力端子に生じた電圧を第２スイッチ素子（２）を介して電流調整手段（１２２）に供給する。これにより電流（Ｉ３）の電流値を調整しつつ、第２スイッチ素子を介して取得した上記出力端子上の電圧をオフセット調整値（ＡＤＯＦＳ）として保持する（ＲＳ）。かかる処理によれば、その実行時間が経過するにつれてオフセット量がゼロに収束して行き、このオフセット量の状態に調整する為のオフセット調整値が保持手段（７）に保持される。その後、第１及び第２スイッチ素子を共にオフ状態にすると、差動アンプの非反転入力端子及び反転入力端子同士の短絡状態が解除されると共に、上記保持手段に保持されているオフセット調整値に応じた電流（Ｉ３）の調整が上記電流調整手段において為される（ＡＳ）。
【0057】
よって、図４及び図５に示す電圧出力装置（２００）でのオフセットキャンセル処理によれば、仕様上において許容されるオフセット量に到った時点で上記した処理（ＲＳ）を終了させることが可能となる。従って、かかる電圧出力装置（２００）によれば、オフセット量を調整する為の可変抵抗に対してカットアンドトライで適切な抵抗値を検索するようにしたものに比して、オフセットキャンセルを迅速に終了させることが可能となる。
【0058】
ここで、図２に示される差動アンプ部６、又は図５に示される差動アンプ部１１内では、カレントミラー回路の出力側のトランジスタ（６５、１２３）に直接、出力端子ＯＵＴを接続するようにしているが、両者の間に、電圧値を増幅する出力バッファを設けるようにしても良い。
【0060】
尚、図７に示す構成では、図２に示す構成に、出力バッファとしてのｐチャネルＭＯＳ型のトランジスタ７１及びｎチャネルＭＯＳ型のトランジスタ７２を付加した点を除く他の構成は図２に示すものと同一である。
【0061】
トランジスタ７１のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子が出力端子ＯＵＴ及びトランジスタ７２のドレイン端子に接続されている。トランジスタ７１のゲート端子はトランジスタ６５及び６３各々のドレイン端子に接続されている。トランジスタ７１のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子はバイアス端子ＢＩＡＳに接続されている。
【0062】
これらトランジスタ７１及び７２からなる出力バッファによれば、図２に示す構成を採用した場合に比して振幅の大なる出力信号を出力端子ＯＵＴを介して出力することが可能となる。これにより、出力端子ＯＵＴ上の電圧値をオフセット調整値ＡＤＯＦＳとして保持するキャパシタ７の充電速度が速くなるので、駆動時間の短縮及びリセットステップＲＳに費やされる期間の短縮が図られるようになる。
【0063】
また、上記実施例では、電源電圧ＶＤＤの１／２の電圧値固定の基準電圧ＶＲＥＦを基準電圧入力端子ＴＶＲを介して外部から受けるようにしているが、これを電圧出力装置内で生成するようにしても良い。また、基準電圧ＶＲＥＦを（１／２）・ＶＤＤに固定化せず、差動アンプ部６の反転入力端子又は非反転入力端子に供給される入力信号の電圧値と同一の電圧値に設定するようにしても良い。
【0066】
図８において、基準電圧生成回路１５は、入力端子ＴＡを介して供給された入力信号ＩＡの電圧値を基準電圧ＶＲＥＦとして生成し、これをスイッチ素子４及び差動アンプ部１１に供給する。
【符号の説明】
【0068】
１〜５ スイッチ素子６、１１ 差動アンプ部
７、８ キャパシタ
９ インバータ
１０、１０ａ 制御部