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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6223722
(24)【登録日】2017年10月13日
(45)【発行日】2017年11月1日
(54)【発明の名称】電圧検出回路
(51)【国際特許分類】
H03K 5/1534 20060101AFI20171023BHJP
【ＦＩ】
H03K5/1534
【請求項の数】6
【全頁数】13
(21)【出願番号】特願2013-122324(P2013-122324)
(22)【出願日】2013年6月11日
(65)【公開番号】特開2014-241462(P2014-241462A)
(43)【公開日】2014年12月25日
【審査請求日】2016年5月2日
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】新日本無線株式会社
(74)【代理人】
【識別番号】100083194
【弁理士】
【氏名又は名称】長尾 常明
(72)【発明者】
【氏名】三添 公義
【審査官】
及川 尚人
(56)【参考文献】
【文献】
特開昭５９−０６０３７９（ＪＰ，Ａ）
【文献】
特開２００１−３５２２３７（ＪＰ，Ａ）
【文献】
特開平０７−１８３７７６（ＪＰ，Ａ）
【文献】
特開昭４７−０２２０６０（ＪＰ，Ａ）
【文献】
実開昭５７−１６３８３６（ＪＰ，Ｕ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｋ ５／００−５／２６
(57)【特許請求の範囲】
【請求項1】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
【請求項2】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
【請求項3】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。
【請求項4】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。
【請求項5】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
【請求項6】
入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力電圧の立上りエッジあるいは立下りエッジを検出する電圧検出回路に関する。
【背景技術】
【0002】
＜従来例１＞入力電圧の立上りエッジを検出する回路として、図９に示す立上りエッジ検出回路がある。この立上りエッジ検出回路は、入力電圧Ｖinが入力する入力端子４１をアンド回路ＡＮＤ１の入力端子の一方に接続し、入力端子４１を抵抗Ｒ４とコンデンサＣ３で構成した遅延回路４２を介してインバータＩＮＶ２の入力端子に接続し、そのインバータＩＮＶ２の出力端子をアンド回路ＡＮＤ１の他方の入力端子に接続し、アンド回路ＡＮＤ１の出力端子４３から出力電圧Ｖoutを取り出すよう構成されている。
【0003】
入力電圧Ｖinが図１０の波形のように立上る場合、インバータＩＮＶ２の出力電圧Ｖ２は入力電圧Ｖinが立ち上がってから、遅延回路４２での遅れ時間が経過した後に立ち下がる。このとき、入力電圧ＶinとインバータＩＮＶ２の出力電圧Ｖ２がともに“Ｈ”の期間があり、アンド回路ＡＮＤ１の出力電圧Ｖoutは、この期間に“Ｈ”を示す。これにより、入力電圧Ｖinが立ち上ったことを検出することができる。なお、アンド回路ＡＮＤ１をノア回路に置摸えると、立下りエッジ検出が可能となる。
【0004】
＜従来例２＞また、特許文献１に記載される従来技術のパルスエッジ検出回路を図１１に示す。このパルスエッジ検出回路は、入力端子５１をコンパレータ５５の非反転入力端子に直接接続し、一方、入力端子５１を遅延線５２の一端に接続し、遅延線５２の他端はバッファアンプ５３の入力端子に接続して、そのバッファアンプ５３の出力端子をリミッタ５４に接続するとともにコンパレータ５５の反転入力端子に接続している。
【0005】
このパルスエッジ検出回路の入力端子５１に入力電圧Ｖinを印加した場合の波形を図１２に示す。コンパレータ５５の反転入力端子の信号Ｖ４は、まず、入力電圧Ｖinが遅延線５２で設定された時間だけ遅れ、その遅延した電圧Ｖ４がリミッタ電圧ＶＬ以下になっていると、Ｖ４＝ＶＬとしてコンパレータ５５の反転入力端子に入力する。これにより、コンパレータ５５の非反転入力端子に入力した入力電圧Ｖinと反転入力端子に入力した電圧Ｖ４とに電圧差が生じ、立ち上り時には入力電圧Ｖinの方が電圧Ｖ４よりも高くなるので、コンパレータ５５はハイレべレの信号を出力する。このようにパルスエッジ検出回路は、入力電圧Ｖinの立ち上り期間に対応したパルス幅の信号を出力する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００１−３３７１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、図９の立上りエッジ検出回路では、インバータやアンド回路などに、入力電圧がある一定レベルにならないと出力電圧が変化しないような閾値電圧が存在する。例えば、インバータＩＮＶ２が、入力電圧のレベルがグランドに対して１Ｖを超えるか下回るかで出力が変化する特性の場合、“Ｌ”が０Ｖ、“Ｈ”が０．５Ｖのパルスを入力するときは、１Ｖを超えないので出力は変化せずに“Ｈ”のままとなる。
【0008】
また、図１１のパルスエッジ検出回路では、入力電圧Ｖinが絶えず変化している場合は、確実に出力に検出信号が得られるが、入力電圧Ｖinが台形波などのパルス状で一定時間以上同じレベルになる場合、図１３に示すようにコンパレータ５５のオフセット電圧によって、出力電圧Ｖoutが“Ｈ”になるか“Ｌ”になるかが不安定になる可能性がある。
【0009】
本発明は、閾値設定の必要がなく、入力電圧の立ち上がりや立ち下りの変化時のみの検出信号を確実に出力する電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記目的を達成するために、請求項１にかかる発明の電圧検出回路は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする。請求項２にかかる発明は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を同一に設定し、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする。
請求項３にかかる発明は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする。
請求項４にかかる発明は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を同一に設定したことを特徴とする。
請求項５にかかる発明は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１のバッファ回路が前記レベルシフト手段を備え、前記第２のバッファ回路が前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする。
請求項６にかかる発明は、入力端子にゲート又はベースが接続された第１のトランジスタおよび該第１のトランジスタにバイアス電流を供給する第１のバイアス電流源を有する第１のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第１のトランジスタと同一導電型の第２のトランジスタおよび該第２のトランジスタにバイアス電流を供給する第２のバイアス電流源を有する第２のバッファ回路と、前記第１および第２のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第１および第２のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第１および前記第２のトランジスタのサイズ比を異ならせ、前記第１および前記第２のバイアス電流源の電流を異ならせたことを特徴とする。
【発明の効果】
【0011】
本発明によれば、第１および第２のバッファ回路の一方は、他方に対して、入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するので、外部から閾値電圧を設定することなく電圧比較を行うことができる。また、第１および第２のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力するので、第１および第２のバッファ回路の出力電圧の比較を行うことができる。よって、外部からの閾値電圧の設定の必要がなく、入力する電圧のレベルに関係なく入力電圧の立上り時や立下り時を検出して、変化時のみに検出信号を確実に出力できる。また、入力電圧の立上り／立下りの一方の検出に容易に設定することができる。また、抵抗、電流源の電流、あるいはトランジスタのサイズ比の設定によって所望のレベルシフトを実現することができ、実装や集積回路における面積を最小限にすることができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施例１の電圧検出回路の回路図である。
【図4】本発明の実施例２の電圧検出回路の回路図である。
【図7】本発明の実施例１の電圧検出回路の動作波形図である。
【図8】本発明の実施例２の電圧検出回路の動作波形図である。
【図9】従来例１の立上りエッジ検出回路の回路図である。
【図10】従来例１の立上りエッジ検出回路の動作波形図である。
【図11】従来例２のパルスエッジ検出回路の回路図である。
【図12】従来例２のパルスエッジ検出回路の動作波形図である。
【図13】従来例２のパルスエッジ検出回路にパルスを入力した場合の立上り部分の動作波形図である。
【発明を実施するための形態】
【0015】
＜実施例１＞図１に実施例１の電圧検出回路を示す。この電圧検出回路は、レベルシフタ用のバッファ回路１０、遅延用のバッファ回路２０およびコンパレータ３０を備えている。バッファ回路１０は、入力端子１１にゲートが接続されたＰＭＯＳトラシジスタＭＰ１と、電圧Ｖ１のシフト電圧源１２と、バイアス電流Ｉb1を流すバイアス電流源Ｉb1で構成されている。バッファ回路２０は、入力端子１１にゲートが接続されてＰＭＯＳトランジスタＭＰ２と、バイアス電流Ｉb2を流すバイアス電流源Ｉb2と、遅延要素２１で構成されている。コンパレータ３０は、バッファ回路１０の出力ノードの電圧Ｖａと遅延回路２０の出力ノードの電圧Ｖｂを入力するよう差動入力回路を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２と、その差動入力回路の能動負荷を構成するカレントミラー接続のＰＭＯＳトランジスタＭＰ３，ＭＰ４と、ドライブ用のＰＭＯＳトランジスタＭＰ５と、バイアス電流Ｉb3，Ｉb4を流すバイアス電流源Ｉb3，Ｉb4と、インバータＩＮＶ１とで構成されている。この電圧検出回路は、入力電圧Ｖinが立ち下がるときに、出力端子３１に“Ｈ”のパルスを出力する。
【0016】
図２に実施例１の電圧検出回路の具体的回路を示す。ここでは、バイアス電流源Ｉb1は、基準電流源Ｉref1に接続したＰＭＯＳトランジスタＭＰ６にカレントミラー接続したＰＭＯＳトランジスタＭＰ７で構成している。バイアス電流源Ｉb2は、そのトランジスタＭＰ６にカレントミラー接続したＰＭＯＳトランジスタＭＰ８で構成している。また、バイアス電流源Ｉb3は、基準電流源Ｉref2に接続したＮＭＯＳトランジスタＭＮ３にカレントミラー接続したＮＭＯＳトランジスタＭＮ４で構成している。バイアス電流源Ｉb4は、そのトランジスタＭＮ３にカレントミラー接続したＮＭＯＳトランジスタＭＮ５で構成している。また、遅延要素２１を、抵抗Ｒ２とキャパシタＣ１の積分回路で構成している。さらに、電圧Ｖ１を発生させるために、トランジスタＮＰ７のドレインとトランジスタＭＰ１のソースの間に抵抗Ｒ１を接続している。
【0017】
さて、図２の電圧検出回路では、バッファ回路１０の出力電圧Ｖａは、【0018】
トランジスタＭＰ１，ＭＰ２が同じサイズ比で、且つバイアス電流がＩb1＝Ｉb2であれば、Ｖgs（MP1)＝Ｖgs(MP2)であり、よって、コンパレータ３０には、【0019】
コンパレータ３０は、トランジスタＭＮ１のゲートが非反転入力端子、トランジスタＭＮ２のゲートが反転入力端子であり、非反転入力端子に電圧Ｖｂが入力し、反転入力端子に電圧Ｖａが入力するので、トランジスタＭＮ１がオフ、トランジスタＭＮ２がオンとなり、トランジスタＭＰ５がオンとなって、インバータＩＮＶ１の入力側が“Ｈ”となり、出力電圧Ｖoutは“Ｌ”となる。
【0020】
この状態から、入力電圧Ｖinが低下すると、図７に示すように、電圧Ｖａは入力電圧Ｖinに追従して低下し、電圧Ｖｂは遅延素子２１の特性により、緩やかに低下する。そうすると、電圧Ｖａ，Ｖｂの関係は、Ｖａ＜Ｖｂに逆転する。このとき、出力電圧Ｖoutは“Ｌ”から“Ｈ”に立ち上がるパルスとなり、入力電圧Ｖinが低下したことを示す。このＨパルスの発生タイミングとパルス幅は、バッファ回路１０の抵抗Ｒ１に発生する電圧Ｖ１（＝Ｒ１×Ｉb1）とバッファ回路２０の遅延素子２１の遅延時間により決まる。
【0021】
図３に実施例１の電圧検出回路の別の具体的回路を示す。ここでは、図２におけるＰＭＯＳトランジスタＭＰ７を２個のＰＭＯＳトランジスタＭＰ７１，ＭＰ７２を並列接続して構成している。この構成によって、トランジスタＭＰ７のサイズ比をトランジスタＭＰ８のサイズ比に対してｎ倍に設定すると、バイアス電流比は、Ｉb1／Ｉb2＝ｎとなる。このとき、トランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧Ｖgs(MP1)とＶgs(MP2)は、それぞれ次のようになる。μpはキャリア移動度、Ｃoxは酸化膜容量、ＶthはＰＭＯＳトランジスタＭＰ１，ＭＰ２の閾値電圧である。【0022】
ここで、トランジスタＭＰ１，ＭＰ２のサイズ比を同じにする、つまり、【0023】
＜実施例２＞図４に実施例２の電圧検出回路を示す。本実施例の電圧検出回路は、レベルシフトと遅延を行うバッファ回路１０Ａ、レベルシフトも遅延も行わないバッファ回路２０Ａ、およびコンパレータ３０を備えている。バッファ回路１０Ａは、バイアス電流源Ｉb1と、トランジスタＭＰ１と、電圧Ｖ１のシフト電源１２と、遅延要素１３で構成されている。バッファ回路２０Ａは、トランジスタＭＰ２と、バイアス電流源Ｉb2で構成されている。コンパレーク３０は、図１で説明したものと同じ構成である。このように、この電圧検出回路は、レベルシフト機能と遅延機能をバッファ回路１０Ａに持たせ、バッファ回路２０Ａにはバッファ機能のみを持たせている。この電圧検出回路は、入力電圧Ｖinが立ち上がるときに、出力端子３１に“Ｈ”のパルスを出力する。
【0024】
図５に実施例２の電圧検出回路の具体的回路を示す。ここでは、バイアス電流源Ｉb1は、基準電流源Ｉref1に接続したＰＭＯＳトランジスタＭＰ６にカレントミラー接続したＰＭＯＳトランジスタＭＰ７で構成している。バイアス電流源Ｉb2は、そのトランジスタＭＰ６にカレントミラー接続したＰＭＯＳトランジスタＭＰ８で構成している。また、バイアス電流源Ｉb3は、基準電流源Ｉref2に接続したＮＭＯＳトランジスタＭＮ３にカレントミラー接続したＮＭＯＳトランジスタＭＮ４で構成している。バイアス電流源Ｉb4は、そのトランジスタＭＮ３にカレントミラー接続したＮＭＯＳトランジスタＭＮ５で構成している。また、遅延要素１３を、抵抗Ｒ３とキャパシタＣ２の積分回路で構成している。さらに、電圧Ｖ１を発生させるために、トランジスタＮＰ７のドレインとトランジスタＭＰ１のソースの間に抵抗Ｒ１を接続している。
【0025】
さて、図５の電圧検出回路では、バッファ回路１０Ａの出力電圧Ｖａは、入力電圧Ｖinが変化しない定常状態においては、【0026】
この状態から、入力電圧Ｖinが上昇すると、図８に示すように、電圧Ｖｂは入力電圧Ｖinに追従して上昇するが、電圧Ｖａは遅延素子１３の特性により、緩やかに上昇する。そうすると、電圧Ｖａ，Ｖｂの関係は、Ｖａ＜Ｖｂに逆転する。このとき、出力電圧Ｖoutは“Ｌ”から“Ｈ”に立ち上がるパルスとなり、入力電圧Ｖinが上昇したことを示す。このＨパルスの発生タイミングとパルス幅は、バッファ回路１０Ａの抵抗Ｒ１に発生する電圧Ｖ１（＝Ｒ１×Ｉb1）とバッファ回路２０Ａの遅延素子１３の遅延時間により決まる。
【0027】
図６に実施例２の電圧検出回路の別の具体的回路を示す。ここでは、図５におけるＰＭＯＳトランジスタＭＰ２を、２個のＰＭＯＳトランジスタＭＰ２１，ＭＰ２２を並列接続して構成している。この構成によって、トランジスタＭＰ２のサイズ比をトランジスタＭＰ１のサイズ比に対してｍ倍に設定することで、シフト電圧を発生させている。
【0028】
このとき、トランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧Ｖgs(MP1)とＶgs(MP2)は、それぞれ次のようになる。【0029】
ここで、バイアス電流を、Ｉb1＝Ｉb2 にすると、ゲート・ソース間電圧Ｖgs(MP1)とＶgs(MP2)の差分電圧Ｖ１は、次のようになる。【0030】
＜その他の実施例＞図３ではトランジスタＭＰ１，ＭＰ２のサイズ比を同じ値に設定してバイアス電流Ｉb1，Ｉb2を異ならせ、図６では逆に、それらのトランジスタＭＰ１，ＭＰ２に流れるバイアス電流Ｉb1，Ｉb2を同じ値に設定してサイズ比を異ならせたが、バイアス電流Ｉb1，Ｉb2とサイズ比（W/L)MP1，（W/L)MP2の両方の異ならせて、シフト電圧Ｖ１を設定することもできる。
【符号の説明】
【0033】
１０，１０Ａ：バッファ回路、１１：入力端子、１２：シフト電源、１３：遅延要素２０，２０Ａ：バッファ回路、２１：遅延要素
３０：コンパレータ、３１：出力端子