特許 6223817 チャージポンプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6223817

(24)【登録日】2017年10月13日

(45)【発行日】2017年11月1日

(54)【発明の名称】チャージポンプ回路

(51)【国際特許分類】

   H02M 3/07 20060101AFI20171023BHJP

【ＦＩ】

   H02M3/07

【請求項の数】2

【全頁数】12

(21)【出願番号】特願2013-268900(P2013-268900)

(22)【出願日】2013年12月26日

(65)【公開番号】特開2015-126595(P2015-126595A)

(43)【公開日】2015年7月6日

【審査請求日】2016年10月31日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100083194

【弁理士】

【氏名又は名称】長尾 常明

(72)【発明者】

【氏名】矢嶋 昭

【審査官】 小林 秀和

(56)【参考文献】

【文献】 特開２００２−３０５８７１（ＪＰ，Ａ）

【文献】 特開２００７−２２８６７９（ＪＰ，Ａ）

【文献】 特開２００４−３４３８９４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／０７

(57)【特許請求の範囲】

【請求項1】

昇圧入力端子と昇圧出力端子との間にｎ段（ｎは３以上の整数）に亘って直列接続されたｎ個のＰＭＯＳの電荷転送用トランジスタと、
該ｎ個の電荷転送用トランジスタにおける前段と後段を接続する各共通接続点に一端が接続されたｎ−１個のポンプコンデンサと、
該ｎ−１個のポンプコンデンサの内の偶数段目のポンプコンデンサの他端に第１のクロックを供給する第１のクロックドライバと、
前記ｎ−１個のポンプコンデンサの内の奇数段目のポンプコンデンサの他端に前記第１のクロックと逆相関係にある第１の反転クロックを供給する第２のクロックドライバと、
出力側が当該段の前記電荷転送用トランジスタのゲートに接続されるｎ個のＣＭＯＳインバータと、
前記ｎ個のＣＭＯＳインバータのうち、奇数段目の前記電荷転送用トランジスタのゲートに前記出力側が接続された前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートに前記第１のクロックと同相の第２のクロックを供給する第３のクロックドライバと、
前記ｎ個のＣＭＯＳインバータのうち、偶数段目の前記電荷転送用トランジスタのゲートに前記出力側が接続された前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートに前記第２のクロックと逆相関係にある第２の反転クロックを供給する第４のクロックドライバと、
前記昇圧出力端子に接続された平滑用コンデンサとを備え、
各段の前記ＣＭＯＳインバータについて、ＮＭＯＳトランジスタのソースは接地され、ＰＭＯＳトランジスタのゲートは当該段の電荷転送用トランジスタの入力側に接続され、ＰＭＯＳトランジスタのソースは当該段の電荷転送用トランジスタの出力側に接続されていて、
前記第２のクロックは、前記第１のクロックが立ち上がった後に立ち上がり、前記第１のクロックが立ち下がる前に立ち下がり、
前記第２の反転クロックは、前記第１の反転クロックが立ち上がった後に立ち上がり、前記第１の反転クロックが立ち下がる前に立ち下がる、
波形を有することを特徴とするチャージポンプ回路。

【請求項2】

請求項１に記載のチャージポンプ回路において、
前記各トランジスタは、すべてエンハンスメント型であることを特徴とするチャージポンプ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に搭載されるチャージポンプ回路に関し、特に動作クロックの周波数を高くできるようにして昇圧効率が劣化することがないようにしたチャージポンプ回路に関する。

【背景技術】

【0002】

半導体集積回路の電源電圧は低電圧化が進んでいるが、集積化されるアナログ回路や一部のインタフェース回路に、電源電圧とは異なる高電圧が必要となる場合がある。その高電圧を電源電圧から生成するための１つの手段としてチャージポンプ回路が使用される。

【0003】

一般的に、チャージポンプ回路はスイッチングレギュレータ回路よりも電力効率は劣るものの、ノイズ発生の面や集積化しやすい利点もあり、現在では多くの半導体集積回路に採用されている。

【0004】

基本的なチャージポンプ回路として、ディクソン（Ｄｉｃｋｓｏｎ）により提案されたチャージポンプ回路が知られている（非特許文献１）。図３に４段構成のディクソンチャージポンプ回路（第１の従来例）を示す。

【0005】

図３において、ドレインとゲートを接続することでダイオード構成となったＮＭＯＳトランジスタＭＮＳ１〜ＭＮＳ５が、電荷転送スイッチとして、ノードＮ１〜Ｎ５を介して昇圧入力端子と昇圧出力端子との間に、直列接続されている。ノードＮ１〜Ｎ４にはポンプコンデンサＣ１〜Ｃ４の一端が接続され、そのうちの偶数段目のポンプコンデンサＣ２、Ｃ４の他端にはクロックＣＬＫ３がクロックドライバＤＲ１から入力し、奇数段目のポンプコンデンサＣ１、Ｃ３の他端にはクロックＣＬＫ３ＢがクロックドライバＤＲ２から入力している。Ｃｏｕｔは平滑用の出力コンデンサである。クロックＣＬＫ３とクロックＣＬＫ３Ｂは相補関係にある。

【0006】

動作としては、クロックＣＬＫ３、ＣＬＫ３ＢとトランジスタＭＮＳ１〜ＭＮＳ５により、各ポンプコンデンサＣ１〜Ｃ４に対する電荷のチャージと加算が繰り返される。ＮＭＯＳトランジスタＭＮＳ１〜ＭＮＳ５による損失がないとすれば、前段のポンプコンデンサの電荷のチャージによって得られた電圧に、クロックＣＬＫ３又はＣＬＫ３Ｂの電圧Ｖｄｄ分が加算されて、次段のポンプコンデンサにチャージされる。この動作の繰り返しにより昇圧出力電圧ＶＯＵＴが得られる。

【0007】

例えば、クロックＣＬＫ３Ｂが”Ｌ”のときは、ポンプコンデンサＣ１に入力電圧ＶＩＮがチャージされてノードＮ１が電圧ＶＩＮになり、次にクロックＣＬＫ３Ｂが“Ｈ”になると、そのクロックＣＬＫ３Ｂの電圧Ｖｄｄが加算されて、ノードＮ１の電圧がＶＩＮ＋Ｖｄｄとなる。このように、クロックＣＬＫ３Ｂが“Ｈ”と”Ｌ”を繰り返すたびに、ノードＮ１の電圧はＶＩＮとＶＩＮ＋Ｖｄｄを繰り返す。同様にして、ノードＮ２の電圧は、クロックＣＬＫ３が”Ｌ”と“Ｈ”を繰り返すたびに、ＶＩＮ＋ＶｄｄとＶＩＮ＋２Ｖｄｄを繰り返す。さらに、ノードＮ３の電圧はクロックＣＬＫ３Ｂが”Ｌ”と“Ｈ”を繰り返すたびに、ＶＩＮ＋２ＶｄｄとＶＩＮ＋３Ｖｄｄを繰り返す。さらに、ノードＮ４の電圧は、クロックＣＬＫ３が”Ｌ”と“Ｈ”を繰り返すたびに、ＶＩＮ＋３ＶｄｄとＶＩＮ＋４Ｖｄｄを繰り返す。そして、ノードＮ５の出力電圧ＶＯＵＴは、ＶＩＮ＋４Ｖｄｄとなる。

【0008】

しかしながら、図３のチャージポンプ回路は、各電荷転送スイッチがダイオード接続されたＮＭＯＳトランジスタＭＮＳ１〜ＭＮＳ５であるため、それらのスレショルド電圧分の電圧降下が生じるので、効率が劣化するという問題点をもっている。

【0009】

そこで、現在では、その電荷転送スイッチによる電圧降下を低減するために、電荷転送スイッチをＭＯＳトランジスタで構成して、そのトランジスタをＯＮ／ＯＦＦ制御する構成が主流となっている。そのような状況の下、電荷転送スイッチとなるＭＯＳトランジスタのゲートを効率良く制御し、チャージポンプ回路の効率改善を図る方策が提案されている。

【0010】

図４は１つの改善を図ったチャージポンプ回路（第２の従来例）である。このチャージポンプ回路は、電荷転送スイッチとしてＰＭＯＳトランジスタＭＰＳ１〜ＭＰＳ５を使用する。そして、その奇数段目のトランジスタＭＰＳ１、ＭＰＳ３、ＭＰＳ５のゲートを、クロックＣＬＫ５が入力し昇圧出力電圧ＶＯＵＴを駆動電源とするレベルシフト回路ＬＳ１の出力で制御し、その偶数段目のトランジスタＭＰＳ２、ＭＰＳ４のゲートを、クロックＣＬＫ５Ｂが入力し同様に昇圧出力電圧ＶＯＵＴを駆動電源とするレベルシフト回路ＬＳ２の出力で制御するものである。

【0011】

レベルシフト回路ＬＳ１、ＬＳ２は、図５に示すような構成である。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２とＮＭＯＳトランジスタＭＮ１１、ＭＮ１２はラッチ回路を構成する。また、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１３はＣＭＯＳインバータを構成し、ＰＭＯＳトランジスタＭＰ１４とＮＭＯＳトランジスタＭＮ１４もＣＭＯＳインバータを構成する。このレベルシフト回路ＬＳ１、ＬＳ２では、低い入力電圧Ｖｄｄを高い電圧ＶＨ（図３ではＶＯＵＴ）にレベルシフトして出力する。

【0012】

図６はクロックＣＬＫ４とその反転クロックＣＬＫ４Ｂ、クロックＣＬＫ４とその反転ＣＬＫ４Ｂの波形を示す。クロックＣＬＫ４、ＣＬＫ５は相補関係にある。クロックＣＬＫ５とＣＬＫ５Ｂの”Ｌ”レベルは重複していない。

【0013】

図４のチャージポンプ回路では、ポンプコンデンサＣ１〜Ｃ４に入力電圧ＶＩＮあるいは前段のポンプコンデンサの電圧をチャージする際には、レベルシフト回路ＬＳ１あるいはＬＳ２の出力がＧＮＤ電位になることで、電荷転送用のトランジスタＭＰＳ１〜ＭＰＳ５の対応するものがＯＮする。また、ポンプコンデンサＣ１〜Ｃ４の電圧にクロックドライバＤＲ１あるいはＤＲ２の出力電圧Ｖｄｄを加算する際は、トランジスタＭＰＳ１〜ＭＰＳ５の対応するものがＯＦＦに制御される。

【0014】

このとき、レベルシフト回路ＬＳ１あるいはＬＳ２の出力電圧が、チャージポンプ回路自体の最終的な昇圧電圧ＶＯＵＴと高くなるので、トランジスタＭＰＳ１〜ＭＰＳ５の対応するもののゲート電圧は、ソース電圧と同じかあるいはより高い逆バイアス電圧になり、そのＯＦＦが完全に行われる。つまり、トランジスタトランジスタＭＰＳ１〜ＭＰＳ５のＯＦＦを完全に行うために、レベルシフト回路ＬＳ１、ＬＳ２を使用している。

【0015】

しかし、電荷転送用のトランジスタＭＰＳ１〜ＭＰＳ５の内の前段部分については、ゲートに印加されるＯＦＦ制御のための逆バイアス電圧が必要以上に高くなり、特別な耐圧構造を採用する必要がある。

【0016】

図７に別の従来のチャージポンプ回路（第３の従来例：特許文献１）を示す。このチャージポンプ回路は、各段の電荷転送用のトランジスタＭＰＳ１〜ＭＰＳ５のゲートを、個別のレベルシフト回路ＬＳ１〜ＬＳ５で制御するようにしたもので、そのレベルシフト回路ＬＳ１〜ＬＳ５の駆動電源に、当該段のノードの電圧を使用するようにしたものである。

【0017】

図７のチャージポンプ回路では、ポンプコンデンサＣ１〜Ｃ４に入力電圧ＶＩＮあるいは前段のポンプコンデンサの電圧をチャージする際には、レベルシフト回路ＬＳ１〜ＬＳ５の対応するものの出力がＧＮＤ電位になることで、電荷転送用のトランジスタＭＰＳ１〜ＭＰＳ５の対応するものがＯＮする。また、ポンプコンデンサＣ１〜Ｃ４の電圧にクロックドライバＤＲ１あるいはＤＲ２の出力電圧Ｖｄｄを加算する際は、トランジスタＭＰＳ１〜ＭＰＳ５の対応するものがＯＦＦに制御される。

【0018】

このとき、レベルシフト回路ＬＳ１〜ＬＳ５の出力電圧は、対応する段のノードの電圧であるので、トランジスタＭＰＳ１〜ＭＰＳ５の対応するもののゲートはソースと同じ電圧となり、そのＯＦＦが完全に行われる。

【0019】

この図７のチャージポンプ回路では、トランジスタＭＰＳ１〜ＭＰＳ５をＯＦＦするためのゲートに印加する電圧が、必要最小限にとどめられるので、図４に示したチャージポンプ回路と比較して、レベルシフト回路ＬＳ１〜ＬＳ５に特別の耐圧は要求されす、昇圧系の自己消費電力を低減し、電力効率化を図ることができる。しかし、各段にレベルシフト回路が必要となり、回路構成が複雑となる。

【0020】

図８にさらに別の従来のチャージポンプ回路（第４の従来例：特許文献２）を示す。このチャージポンプ回路は、１段目と２段目の電荷転送スイッチとしてＮＭＯＳトランジスタＭＮＳ１、ＭＮＳ２を、３段目と４段目の電荷転送スイッチとしてＰＭＯＳトランジスタＭＰＳ３、ＭＰＳ４を、５段目の電荷転送スイッチとしてダイオード接続のＮＭＯＳトランジスタＭＮＳ５を使用している。

【0021】

そして、トランジスタＭＮＳ１のゲート制御用にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータを使用し、トランジスタＭＮＳ２のゲート制御用にＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータを使用し、トランジスタＭＰＳ３のゲート制御用にＰＭＯＳトランジスタＭＰ３とディプレッション型ＮＭＯＳトランジスタＭＮＤ３からなるＣＭＯＳインバータを使用し、トランジスタＭＰＳ４のゲート制御用にＰＭＯＳトランジスタＭＰ４とディプレッション型ＮＭＯＳトランジスタＭＮＤ４からなるＣＭＯＳインバータを使用している。ディプレッション型ＮＭＯＳトランジスタＭＮＤ３、ＭＮＤ４は、基板バイアス効果によるトランジスタのＯＮ不全を避けるために、エンハンスメント型に代えたものである。

【0022】

図８のチャージポンプ回路では、１段目と２段目では、ポンプコンデンサＣ１あるいはＣ２にチャージする際に、当該のポンプコンデンサへのチャージ電圧が次段のポンプコンデンサの加算電圧よりも低いことで、トランジスタＭＰ１、ＭＰ２の内の当該のトランジスタのゲートがソースより低くなってＯＮし、トランジスタＭＮＳ１、ＭＮＳ２の対応するものがＯＮする。このとき、トランジスタＭＮ１、ＭＮ２の対応するものはゲート電圧がソース電圧と等しくなってＯＦＦする。

【0023】

また、１段目と２段目において、ポンプコンデンサのチャージ電圧にクロックドライバＤＲ１あるいはＤＲ２の出力電圧Ｖｄｄを加算する際には、当該の加算電圧が高くなることでトランジスタＭＮ１、ＭＮ２の対応するものがＯＮし、トランジスタＭＰ１、ＭＰ２の対応するものがＯＦＦすることで、トランジスタＭＮＳ１、ＭＮＳ２の対応するものがＯＦＦする。

【0024】

３段目と４段目では、ポンプコンデンサＣ３あるいはＣ４にチャージする際に、２段前のポンプコンデンサへのチャージ電圧が１段前のポンプコンデンサの加算電圧よりも低いことで、トランジスタＭＮ３、ＭＮＤ４の内の当該のトランジスタのゲートがソースより高くなってＯＮし、トランジスタＭＰＳ３、ＭＰＳ４の対応するものがＯＮする。このとき、トランジスタＭＰ３、ＭＰ４の対応するものはゲートがソース電圧と等しくなってＯＦＦする。

【0025】

また、３段目と４段目において、ポンプコンデンサのチャージ電圧にクロックドライバＤＲ１あるいはＤＲ２の出力電圧Ｖｄｄを加算する際には、当該の加算電圧が高くなり１段前のポンプコンデンサがチャージされることでトランジスタＭＰ３、ＭＰ４の対応するものがＯＮし、トランジスタＭＮＤ３、ＭＮＤ４の対応するものがＯＦＦすることで、トランジスタＭＰＳ３、ＭＰＳ４の対応するものがＯＦＦする。

【先行技術文献】

【特許文献】

【0026】

【特許文献1】特開２００２−３０５８７１号公報

【特許文献2】特開２００７−２２８６７９号公報

【非特許文献】

【0027】

【非特許文献1】J.F.Dickson,“On-ChipHigh-Vo1tage Generation in NMOS Integrated Cicuits Using an Improved Vo1tageMu1tip1ier Technique”IEEE Journal So1id-StateCicuits,Vo1.11,pp.374-378(June 1976)

【発明の開示】

【発明が解決しようとする課題】

【0028】

しかしながら、図８に示したチャージポンプ回路では、ＣＭＯＳインバータにおいて、スイッチング時の貫通電流の発生を避けることはできない。よって、ポンプコンデンサの小容量化などにより動作クロックの周波数を高くせざるを得ないとき、貫通電流による昇圧効率の劣化を無視できなくなり、最悪の場合は昇圧動作をしないという課題があった。

【0029】

本発明の目的は、電荷転送スイッチのスイッチング動作時の貫通電流の発生を避けることができ、動作クロックの周波数が高くなっても、電力効率を低下させないようにしたチャージポンプ回路を提供することである。

【課題を解決するための手段】

【0030】

上記目的を達成するために、請求項１にかかる発明は、昇圧入力端子と昇圧出力端子との間にｎ段（ｎは３以上の整数）に亘って直列接続されたｎ個のＰＭＯＳの電荷転送用トランジスタと、該ｎ個の電荷転送用トランジスタにおける前段と後段を接続する各共通接続点に一端が接続されたｎ−１個のポンプコンデンサと、該ｎ−１個のポンプコンデンサの内の偶数段目のポンプコンデンサの他端に第１のクロックを供給する第１のクロックドライバと、前記ｎ−１個のポンプコンデンサの内の奇数段目のポンプコンデンサの他端に前記第１のクロックと逆相関係にある第１の反転クロックを供給する第２のクロックドライバと、出力側が当該段の前記電荷転送用トランジスタのゲートに接続されるｎ個のＣＭＯＳインバータと、前記ｎ個のＣＭＯＳインバータのうち、奇数段目の前記電荷転送用トランジスタのゲートに前記出力側が接続された前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートに前記第１のクロックと同相の第２のクロックを供給する第３のクロックドライバと、前記ｎ個のＣＭＯＳインバータのうち、偶数段目の前記電荷転送用トランジスタのゲートに前記出力側が接続された前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのゲートに前記第２のクロックと逆相関係にある第２の反転クロックを供給する第４のクロックドライバと、前記昇圧出力端子に接続された平滑用コンデンサとを備え、各段の前記ＣＭＯＳインバータについて、ＮＭＯＳトランジスタのソースは接地され、ＰＭＯＳトランジスタのゲートは当該段の電荷転送用トランジスタの入力側に接続され、ＰＭＯＳトランジスタのソースは当該段の電荷転送用トランジスタの出力側に接続されていて、前記第２のクロックは、前記第１のクロックが立ち上がった後に立ち上がり、前記第１のクロックが立ち下がる前に立ち下がり、前記第２の反転クロックは、前記第１の反転クロックが立ち上がった後に立ち上がり、前記第１の反転クロックが立ち下がる前に立ち下がる波形を有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のチャージポンプ回路において、前記各トランジスタは、すべてエンハンスメント型であることを特徴とする。

【発明の効果】

【0031】

本発明のチャージポンプ回路によれば、電荷転送スイッチのゲートのスイッチング時の貫通電流を完全に避けることができるため、動作クロックの周波数が高くなっても、電力効率を低下させないでチャージポンプ回路を動作させることができる。

【図面の簡単な説明】

【0032】

【図1】本発明の実施例をチャージポンプ回路の回路図である。

【図2】図１のチャージポンプ回路の動作クロックの波形図である。

【図3】第１の従来例のチャージポンプ回路の回路図である。

【図4】第２の従来例のチャージポンプの回路図である。

【図5】レベルシフト回路の回路図である。

【図6】図４のチャージポンプ回路の動作クロックの波形図である。

【図7】第３の従来例のチャージポンプの回路図である。

【図8】第４の従来例のチャージポンプの回路図である。

【発明を実施するための最良の形態】

【0033】

図１に本発明の１つの実施例のチャージポンプ回路を示す。ＶＩＮは昇圧入力電圧、ＶＯＵＴは昇圧出力電圧である。ＣＬＫ１、ＣＬＫ２は同相のクロック、ＣＬＫ１ＢはクロックＣＬＫ１の反転クロック、ＣＬＫ２ＢはクロックＣＬＫ２の反転クロックであり、これら４つのクロックは図２に示すような位相関係にあり、Ｉの区間とIIの区間の間の切り替わり部分では“Ｈ”レベルが重ならない波形となっている。ＤＲ１〜ＤＲ４はクロックドライバ、ＭＮ１〜ＭＮ５はＣＭＯＳインバータの一方を構成するエンハンスメント型ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ５はＣＭＯＳインバータの他方を構成するエンハンスメント型ＰＭＯＳトランジスタ、ＭＰＳ１〜ＭＰＳ５は電荷転送スイッチとしてのエンハンスメント型ＰＭＯＳトランジスタ、Ｃ１〜Ｃ４はポンプコンデンサ、Ｃｏｕｔは出力コンデンサである。

【0034】

以下に本実施例のチャージポンプ回路の動作を説明する。トランジスタＭＰＳ１〜ＭＰＳ５には、汎用のＮウェルプロセスで構成することを前提に、基板バイアス効果を受けないように、ソースと基板を同電圧で接続できるＰＭＯＳトランジスタを採用する。このＰＭＯＳトランジスタＭＰＳ１〜ＭＰＳ５の制御では、それらのトランジスタＭＰＳ１〜ＭＰＳ５をＯＮさせる時には、トランジスタＭＮ１〜ＭＮ５の対応するものをＯＮさせるとともにトランジスタＭＰ１〜ＭＰ５の対応するものをＯＦＦさせて、そのゲートに接地電圧ＧＮＤを与える。また、トランジスタＭＰＳ１〜ＭＰＳ５をＯＦＦさせる時には、トランジスタＭＮ１〜ＭＮ５の対応するものをＯＦＦさせるとともにトランジスタＭＰ１〜ＭＰ５の対応するものをＯＮさせて、トランジスタＭＰＳ１〜ＭＰＳ５のゲートとソースを同電圧にする。

【0035】

クロックドライバＤＲ１〜ＤＲ４の出力電圧は、クロックＣＬＫ１、ＣＬＫＢ１、ＣＬＫ２、ＣＬＫ２Ｂが“Ｈ”と“Ｌ”の間で変化するとき、電源電圧Ｖｄｄと接地電圧ＧＮＤで振れる振幅をもつ。また、入力電圧ＶＩＮはＶｄｄ又はそれ以下の電圧である。なお、説明を簡単にするため、電荷転送スイッチによる電圧ロス分（トランジスタＭＰＳ１〜ＭＰＳ５のＯＮ時のソース・ドレイン間電圧）は無視することにする。また、昇圧動作そのものについては従来例と同様であるので、以下では電荷転送スイッチのスイッチングを主に説明する。

【0036】

さて、図２における時刻ｔ０では、すべてのクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ１Ｂ、ＣＬＫ２Ｂが
“Ｌ”になっている。よって、トランジスタＭＮ１〜ＭＮ５がＯＦＦしている。また、ポンプコンデンサＣ１〜Ｃ４はノードＮ１〜Ｎ４と反対側の端部がＧＮＤ電位になっていて、後記する動作が以前に行われたことによって、ノードＮ１の電圧はＶＩＮ、ノードＮ２の電圧はＶＩＮ＋Ｖｄｄ、ノードＮ３の電圧はＶＩＮ＋２Ｖｄｄ、ノードＮ４の電圧はＶＩＮ＋３Ｖｄｄ、ノードＮ５はＶＩＮ＋４Ｖｄｄとなっている。このため、トランジスタＭＰ１はソースとゲートが同電圧でＯＦＦしているが、トランジスタＭＰ２〜ＭＰ５は、ソースよりもゲートの電圧が低いのでＯＮしている。また、トランジスタＭＮ１〜ＭＮ５はゲートがＧＮＤになってＯＦＦしている。よって、電荷転送スイッチとしてのトランジスタＭＰＳ１〜ＭＰＳ５は、ＯＦＦしている。

【0037】

次に、時刻ｔ１では、クロックＣＬＫ１Ｂが“Ｌ”→“Ｈ”に変化するので、クロックドライバＤＲ２の出力電圧Ｖｄｄによって、ノードＮ１がＶＩＮ＋Ｖｄｄに持ち上がり、ノードＮ３がＶＩＮ＋３Ｖｄｄに持ち上がる。よって、トランジスタＭＰ２、ＭＰ４がゲートとソースが同電位となってＯＮ→ＯＦＦに変化する。トランジスタＭＰ１はゲートがソースより低い電圧となってＯＦＦ→ＯＮに変化する。トランジスタＭＰ３はＯＮを継続する。

【0038】

次に、時刻ｔ２では、クロックＣＬＫ２Ｂが“Ｌ”→“Ｈ”に変化するので、トランジスタＭＮ２、ＭＮ４がＯＮして、トランジスタＭＰＳ２、ＭＰＳ４がＯＮする。このため、ノードＮ１とＮ２が同電位となり、トランジスタＭＰ２がＯＦＦを継続する。また、ノードＮ３とＮ４が同電位となり、トランジスタＭＰ４がＯＦＦを継続する。このとき、ノードＮ１の電荷がノードＮ２に移動して、両ノードＮ１、Ｎ２の電圧がＶＩＮ＋Ｖｄｄとなる。また、ノードＮ３の電荷がノードＮ４に移動して、両ノードＮ３、Ｎ４の電圧がＶＩＮ＋３Ｖｄｄとなる。

【0039】

このように、時刻ｔ１〜ｔ２では、まずトランジスタＭＰ２がＯＮ→ＯＦＦに変化した後にトランジスタＭＮ２がＯＦＦ→ＯＮに変化し、トランジスタＭＰ４がＯＮ→ＯＦＦに変化した後にトランジスタＭＮ４がＯＦＦ→ＯＮに変化しているので、それらのＣＭＯＳインバータでは貫通電流は発生しない。

【0040】

次に、時刻ｔ３では、クロックＣＬＫ２Ｂが“Ｈ”→“Ｌ”に変化するので、トランジスタＭＮ２、ＭＮ４がＯＦＦする。よって、トランジスタＭＰＳ２、ＭＰＳ４がＯＦＦし、前記電荷移動が停止する。

【0041】

次に、時刻ｔ４では、クロックＣＬＫ１Ｂが“Ｈ”→“Ｌ”に変化するので、ノードＮ１、Ｎ３の電圧がＶｄｄだけ低下する。つまり、ノードＮ１は電圧がＶＩＮ＋ＶｄｄからＶＩＮに低下し、ノードＮ３の電圧がＶＩＮ＋３ＶｄｄからＶＩＮ＋２Ｖｄｄに低下する。よって、トランジスタＭＰ１がソースとゲートが同一電圧となってＯＮ→ＯＦＦに変化し、トランジスタＭＰ２、ＭＰ４がソースよりゲートが低い電圧となってＯＦＦ→ＯＮに変化して、トランジスタＭＰＳ２、ＭＰＳ４のＯＦＦ状態を強化する。

【0042】

このように、時刻ｔ３〜ｔ４では、まずトランジスタＭＮ２がＯＮ→ＯＦＦに変化した後にトランジスタＭＰ２がＯＦＦ→ＯＮに変化し、トランジスタＭＮ４がＯＮ→ＯＦＦに変化した後にトランジスタＭＰ４がＯＦＦ→ＯＮに変化しているので、それらのＣＭＯＳインバータでは貫通電流は発生しない。

【0043】

次に、時刻ｔ５では、クロックＣＬＫ１が“Ｌ”→“Ｈ”に変化するので、クロックドライバＤＲ１の出力電圧Ｖｄｄによって、ノードＮ２がＶＩＮ＋２Ｖｄｄに持ち上がり、ノードＮ４がＶＩＮ＋４Ｖｄｄに持ち上がる。よって、トランジスタＭＰ３、ＭＰ５がゲートとソースが同電位となってＯＦＦし、トランジスタＭＰ２、ＭＰ４がゲートがソースより高い電圧となり、ＯＮを継続する。

【0044】

次に、時刻ｔ６では、クロックＣＬＫ２が“Ｌ”→“Ｈ”に変化するので、トランジスタＭＮ１、ＭＮ３、ＭＮ５がＯＮして、トランジスタＭＰＳ１、ＭＰＳ３、ＭＰＳ５がＯＦＦ→ＯＮに変化する。このため、入力端子とノードＮ１が同電位となり、トランジスタＭＰ１がＯＦＦを継続する。また、ノードＮ２とＮ３が同電位となり、トランジスタＭＰ３がＯＦＦを継続する。さらに、ノードＮ４とＮ５が同電位となり、トランジスタＭＰ５がＯＦＦを継続する。このとき、ノードＮ１の電荷がノードＮ２に移動して、両ノードＮ１、Ｎ２の電圧がＶＩＮ＋Ｖｄｄとなる。また、ノードＮ３の電荷がノードＮ４に移動して、両ノードＮ３、Ｎ４の電圧がＶＩＮ＋３Ｖｄｄとなる。

【0045】

このように、時刻ｔ５〜ｔ６では、まずトランジスタＭＰ３がＯＮ→ＯＦＦに変化した後にトランジスタＭＮ３がＯＦＦ→ＯＮに変化し、トランジスタＭＰ５がＯＮ→ＯＦＦに変化した後にトランジスタＭＮ５がＯＦＦ→ＯＮに変化しているので、それらのＣＭＯＳインバータでは貫通電流は発生しない。

【0046】

次に、時刻ｔ７では、クロックＣＬＫ２が“Ｈ”→“Ｌ”に変化するので、トランジスタＭＮ１、ＭＮ３、ＭＮ５がＯＦＦする。よって、トランジスタＭＰＳ１、ＭＰＳ３、ＭＰＳ５がＯＦＦし、前記電荷移動が停止する。

【0047】

次に、時刻ｔ８では、クロックＣＬＫ１が“Ｈ”→“Ｌ”に変化するので、ノードＮ２、Ｎ４の電圧がＶｄｄだけ低下する。つまり、ノードＮ２は電圧がＶＩＮ＋２ＶｄｄからＶＩＮ＋Ｖｄｄに低下し、ノードＮ４の電圧がＶＩＮ＋４ＶｄｄからＶＩＮ＋３Ｖｄｄに低下する。よって、トランジスタＭＰ３、ＭＰ５がソースよりゲートが低い電圧となってＯＦＦ→ＯＮに変化して、トランジスタＭＰＳ３、ＭＰＳ５のＯＦＦ状態を強化する。

【0048】

このように、時刻ｔ７〜ｔ８では、まずトランジスタＭＮ３がＯＮ→ＯＦＦに変化した後にトランジスタＭＰ３がＯＦＦ→ＯＮに変化し、トランジスタＭＮ５がＯＮ→ＯＦＦに変化した後にトランジスタＭＰ５がＯＦＦ→ＯＮに変化しているので、それらのＣＭＯＳインバータでは貫通電流は発生しない。

【0049】

なお、トランジスタＭＮ１とＭＰ１については、トランジスタＭＮ１が時刻ｔ０以前にＯＮ→ＯＦＦしてから時刻ｔ２にトランジスタＭＰ１がＯＦＦ→ＯＮに変化し、また、トランジスタＭＰ１が時刻ｔ４にＯＮ→ＯＦＦに変化しているので、そのＣＭＯＳインバータでは貫通電流は発生しない。

【0050】

以上のように、本実施例では、電荷転送スイッチとしてのＰＭＯＳトランジスタをＯＮ／ＯＦＦ制御するためのＣＭＯＳインバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタが、同時にＯＮ状態になることが確実に回避されているので、小さな容量のポンプコンデンサＣ１〜Ｃ５を使用するために、クロックＣＬＫ１、ＣＬＫ１Ｂ、ＣＬＫ２、ＣＬＫ２Ｂの周波数を高くしても、チャージポンプ回路を確実に動作させることができる。

【符号の説明】

【0051】

ＭＰＳ１〜ＭＰＳ５：電荷転送スイッチとしてのＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ５：ＣＭＯＳインバータの一方を構成するＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ５：ＣＭＯＳインバータの他方を構成するＰＭＯＳトランジスタ
Ｃ１〜Ｃ４：ポンプコンデンサ
Ｃｏｕｔ：出力コンデンサ
ＤＲ１〜ＤＲ４：クロックドライバ
Ｎ１〜Ｎ５：ノード
ＣＬＫ１、ＣＬＫ２、ＣＬＫ１Ｂ、ＣＬＫ２Ｂ：クロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】