特許 6232211 半導体スイッチ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6232211

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】半導体スイッチ回路

(51)【国際特許分類】

   H03K 17/693 20060101AFI20171106BHJP

   H03K 17/00 20060101ALI20171106BHJP

【ＦＩ】

   H03K17/693 A

   H03K17/00 E

【請求項の数】3

【全頁数】17

(21)【出願番号】特願2013-117140(P2013-117140)

(22)【出願日】2013年6月3日

(65)【公開番号】特開2014-236381(P2014-236381A)

(43)【公開日】2014年12月15日

【審査請求日】2016年4月28日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】吉永 浩之

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開２０１２−０４９９６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／００４９９３８（ＵＳ，Ａ１）

【文献】 特開２００８−２８３２７７（ＪＰ，Ａ）

【文献】 特開２０１２−０６０６６８（ＪＰ，Ａ）

【文献】 特開２０１３−０４８３９０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１７／００−１７／７０

(57)【特許請求の範囲】

【請求項1】

少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記論理制御回路の負荷抵抗器の接続と短絡を行う切替加速回路とを具備してなる半導体スイッチ回路であって、
前記切替加速回路は、前記スイッチ素子のオン、オフに応じて、前記論理制御回路の出力段に設けられた前記負荷抵抗器の接続と短絡を切替可能に構成されてなり、前記負荷抵抗器の接続と短絡の切替を前記切替加速回路に設けられたチャージポンプ回路の出力電圧を用いて行うことで前記スイッチ素子の導通、非導通を高速で切替可能としてなることを特徴とする半導体スイッチ回路。

【請求項2】

前記論理制御回路は、前記高周波スイッチ回路のスイッチ素子への駆動制御信号を出力する経路に負荷抵抗器を有してなり、
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力トランジスタとを具備してなり、
前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第１のエンハンスメント型電界効果トランジスタと第２のエンハンスメント型電界効果トランジスタが、前記電源側から第１のエンハンスメント型電界効果トランジスタ、第２のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第１のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第２のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第１のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第２のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第１及び第２のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力トランジスタは、そのゲートに、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点が接続されて前記チャージポンプ回路の出力が印加可能とされる一方、ドレインとソースとの間に前記負荷抵抗器が並列接続されて、前記チャージポンプ回路の出力に応じて前記負荷抵抗器を短絡可能に構成されてなることを特徴とする請求項１記載の半導体スイッチ回路。

【請求項3】

前記論理制御回路は、前記高周波スイッチ回路のスイッチ素子への駆動制御信号を出力する経路に負荷抵抗器を有してなり、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力すると共に、前記外部制御信号の反転信号を前記切替加速回路へ出力するよう構成され、
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力トランジスタとを具備してなり、
前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第１のエンハンスメント型電界効果トランジスタと第２のエンハンスメント型電界効果トランジスタが、前記電源側から第１のエンハンスメント型電界効果トランジスタ、第２のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第１のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第２のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第１のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第２のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第１及び第２のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力トランジスタは、そのゲートに、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点が接続されて前記チャージポンプ回路の出力が印加可能とされる一方、ドレインとソースとの間に前記負荷抵抗器が並列接続されて、前記チャージポンプ回路の出力に応じて前記負荷抵抗器を短絡可能に構成されてなることを特徴とする請求項１記載の半導体スイッチ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体スイッチ回路に係り、特に、無線通信機器に用いられる高周波用の半導体スイッチ回路の動作特性の改善等を図ったものに関する。

【背景技術】

【0002】

高周波スイッチ集積回路（ＩＣ）は、携帯電話を含む無線通信機器において、送受信、周波数帯切替、入出力端子などの端子切替等の目的で広く用いられている。
かかる高周波スイッチＩＣにおいて、スイッチ素子としては、ダイオード、ＦＥＴ等が用いられており、特に、ＦＥＴを用いたスイッチＩＣは小型で、低消費電流が特徴である。

【0003】

スイッチ素子は、制御信号に応じてＯＮ状態、又は、ＯＦＦ状態となり、スイッチとして機能せしめられ、ＯＮ状態の場合には等価的に低抵抗素子として、ＯＦＦ状態では等価的に低容量素子として、それぞれ振る舞うものとなっている。
そして、ＯＮ状態におけるスイッチ素子の抵抗値はＯＮ抵抗と称され、また、ＯＦＦ状態におけるスイッチ素子の容量値はＯＦＦ容量と称される。
スイッチ回路は、かかるスイッチ素子のＯＮ状態とＯＦＦ状態を切り替えることで、必要な経路間を接続したり、切断したりすることで所望の端子間の切替を行うようになっている。

【0004】

高周波スイッチＩＣは、高周波信号を切り替える高周波スイッチ部と、制御信号を受けて高周波スイッチ部に制御信号を伝達する論理制御回路あるいはロジックデコーダ回路が設けられて構成されるものもある。
この論理制御回路あるいはロジックデコーダ回路を、高周波スイッチＩＣに搭載する利点としては、一つには、切替経路数、すなわち、状態数が多いスイッチの制御信号線数を削減できることにある。
また、もう一つには、切替電圧を、実際に高周波スイッチ素子を切り替える電圧と別に設定できることにあり、このような機能は、論理制御回路あるいはロジックデコーダ回路に、レベルシフト機能を設けることで容易に実現可能である。

【0005】

図６には、従来の高周波スイッチ回路の構成例が示されており、以下、同図を参照しつつ、かかる高周波スイッチ回路について説明する。
この高周波スイッチ回路は、論理制御回路ＤＥＣと、高周波スイッチ部としてＳＰＤＴ(Single-Pole Double-Throw)、すなわち、単極双投スイッチとが設けられて構成されたものである。

【0006】

論理制御回路ＤＥＣは、３つのインバータＩＮＶ０、ＩＮＶ１Ｂ、ＩＮＶ２Ｂを有し、ＦＥＴを用いたスイッチＳＷ１とスイッチＳＷ２のＯＮ・ＯＦＦを切り替えるため外部から入力される制御信号ＣＴＬを、適宜論理反転するものとなっている。
かかる論理制御回路ＤＥＣにより、スイッチＳＷ１のＦＥＴのゲートには、制御信号ＣＴＬをインバータＩＮＶ１Ｂにより反転した信号が、スイッチＳＷ２のＦＥＴのゲートには、制御信号ＣＴＬを２つのインバータＩＮＶ０，ＩＮＶ２Ｂにより反転した信号が、それぞれ印加されるようになっている。したがって、スイッチＳＷ１とＳＷ２には、互いに逆相の信号が印加され、いずれか一方がＯＮ、他方がＯＦＦとされるようになっている。
その結果、個別端子Ｐ１、Ｐ２のいずれか一方と共通端子ＰＣとの間に通過経路が形成され、単極双投スイッチとして機能することが可能となっている。

【0007】

なお、図７に示されたように、論理制御回路ＤＥＣに、インバータだけではなく、バッファ回路ＢＦ１Ｂ，ＢＦ２Ｂを設けることで、高周波スイッチ部への電流駆動力を向上させる構成が採られることもある。図７においては、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略することとする。

【0008】

ここで、上述したような論理制御回路あるいはロジックデコーダ回路を有してなる高周波ＦＥＴスイッチＩＣを主な対象として、その電気的特性の内、特に、スイッチの切替時間について見ると次述するような事が言える。
まず、ＦＥＴスイッチの切替時間は、基本的にはＦＥＴゲート容量Ｃｇと、外部に接続するゲート抵抗Ｒｇの時定数τ＝Ｒｇ・Ｃｇにより定まる。
なお、先の図６、図７において、ゲート抵抗はＲｇ１、Ｒｇ２と表されている。
切替時間を高速化するには、時定数τを小さくする必要があり、ゲート抵抗Ｒｇ、ゲート容量Ｃｇ共に小さいほうが、切替時間は速くなる。
なお、上述のような従来回路としては、例えば、特許文献１等に開示されたものがある。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００４−１４６８６２号公報（第５−１０頁、図１−図６）

【発明の概要】

【発明が解決しようとする課題】

【0010】

ところが、ゲート容量Ｃｇは、主にスイッチ素子に用いるＦＥＴのサイズで決まり、高周波スイッチＩＣとしての挿入損失、アイソレーション、通過電力特性等を考慮して設計されるものであるため、安易に低減することはできない。
ゲート抵抗Ｒｇは、スイッチ素子を駆動するために必要なＤＣバイアスをＦＥＴに供給しつつ、制御電圧を供給する回路と遮断する目的で用いられるものであり、その値を小さくすると、遮断不十分となり、挿入損失が増加することとなる。
このため、時定数τを小さくする目的だけでゲート抵抗Ｒｇを小さくすることはできない。

【0011】

このようなＦＥＴスイッチ自体が有する切替時間に加えて、論理制御回路、あるいはロジックデコーダ回路の遅延時間もスイッチの切替時間を遅らせる要因となる。
例えば、ＧａＡｓ ＦＥＴを用いた高周波スイッチＩＣ回路では、通常、ｎチャンネルＦＥＴだけで回路は構成されるので、コンプリメンタリ型インバータが使用されることはない。そのため、論理制御回路は、抵抗負荷型インバータを基本とするものが用いられる。

【0012】

抵抗負荷型インバータは、論理値Ｌｏｗに相当するレベルの出力時の捨て電流が負荷抵抗で決まるため、消費電流を低減しようとすると、負荷抵抗を大きくする必要がある。しかし、負荷抵抗を大きくすることは、インバータ出力への電流駆動力の低下を招くという問題を生ずる。
したがって、高周波スイッチＩＣに用いる場合には、駆動するスイッチ素子の容量、必要とされる切替時間、許容される消費電流を勘案して最適に設計することになるので、他の特性に影響を与えず、ひとつ特性だけを大きく改善することは難しい。

【0013】

本願出願人は、上述の問題を解決すべく、簡易な構成でスイッチ切替時間のさらなる高速化を可能とした半導体スイッチ回路を既に提案しているが（特願２０１１−１８６５６９号）、かかる回路にあっては、チャージポンプ回路に用いられるキャパシタに比較的容量の大きなものが必要とされるため、回路の小型化の要請に応えることができないという欠点がある。

【0014】

本発明は、上記実状に鑑みてなされたもので、容量の大きなキャパシタを用いることなくスイッチ切替時間のさらなる高速化を可能とした半導体スイッチ回路を提供するものである。

【課題を解決するための手段】

【0015】

上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記論理制御回路の負荷抵抗器の接続と短絡を行う切替加速回路とを具備してなる半導体スイッチ回路であって、
前記切替加速回路は、前記スイッチ素子のオン、オフに応じて、前記論理制御回路の出力段に設けられた前記負荷抵抗器の接続と短絡を切替可能に構成されてなり、前記負荷抵抗器の接続と短絡の切替を前記切替加速回路に設けられたチャージポンプ回路の出力電圧を用いて行うことで前記スイッチ素子の導通、非導通を高速で切替可能としてなるものである。

【発明の効果】

【0016】

本発明によれば、高周波スイッチ素子としての電界効果トランジスタの切替の際にのみ、ゲートへの制御信号の経路に設けられた抵抗器を短絡できるような構成とすることで、例えば、チャージポンプ回路のキャパシタの放電電流を高周波スイッチ素子としての電界効果トランジスタの切替に用いるような従来の構成と異なり、キャパシタの放電電流を電界効果トランジスタの切替に直接用いることがないので、チャージポンプ回路のキャパシタの静電容量を小さくしても、電界効果トランジスタの立ち上がり時間を従来に比して格段に高速化することができるという効果を奏するものである。
また、静電容量の小さなキャパシタを用いることができるので、回路レイアウトの小型化、コストダウンを図ることができる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施の形態における半導体スイッチ回路の基本構成例を示す回路図である。

【図2】本発明の実施の形態における半導体スイッチ回路の第１の具体回路構成例を示す回路図である。

【図3】本発明の実施の形態における半導体スイッチ回路の第２の具体回路構成例を示す回路図である。

【図4】本発明の実施の形態における半導体スイッチ回路におけるスイッチ切替時の高周波信号の立ち上がり波形の例を示す波形図である。

【図5】本発明の実施の形態における半導体スイッチ回路におけるスイッチ切替時の駆動制御電圧ＶＣＴＬの立ち上がり波形の例を示す波形図である。

【図6】従来の半導体スイッチ回路の構成例を示す構成図である。

【図7】従来の半導体スイッチ回路の他の構成例を示す構成図である。

【図8】従来の半導体スイッチ回路におけるスイッチ切替時の高周波信号の立ち上がり波形の例を示す波形図である。

【図9】従来の半導体スイッチ回路におけるスイッチ切替時の駆動制御電圧ＶＣＴＬの立ち上がり波形の例を示す波形図である。

【図10】従来回路において本発明の実施の形態における半導体スイッチ回路に用いられたキャパシタと同一サイズのキャパシタを用いた場合のスイッチ切替時の高周波信号の立ち上がり波形の例を示す波形図である。

【図11】従来回路において本発明の実施の形態における半導体スイッチ回路に用いられたキャパシタと同一サイズのキャパシタを用いた場合のスイッチ切替時の駆動制御電圧ＶＣＴＬの立ち上がり波形の例を示す波形図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、高周波スイッチ部（図１においては「ＳＰＤＴ」と表記）１０１と、第１及び第２の切替加速回路（図１においては、それぞれ「ＳＴＡ１」、「ＳＴＡ２」と表記）１０２，１０３と、論理制御回路（図１においては「ＤＥＣ」と表記）１０４とに大別されて構成されたものとなっている。

【0019】

高周波スイッチ部１０１は、１つの共通端子（図１においては「ＰＣ」と表記）３３と、２つの個別端子（図１においては、それぞれ「Ｐ１」、「Ｐ２」と表記）３１，３２を有し、共通端子３３と個別端子３１，３２とが、個別端子３１，３２のそれぞれに対応して設けられたスイッチ素子（図１においては、それぞれ「ＳＷ１」、「ＳＷ２」と表記）１，２により選択的に導通状態とされるよう構成されてなるものである。
論理制御回路１０４は、外部から供給される外部制御信号ＣＴＬに応じて、スイッチ素子１，２のオン、オフ状態を制御する駆動制御信号ＶＣＴＬ１，ＶＣＴＬ２を出力可能に構成されてなるものである。

【0020】

第１及び第２の切替加速回路１０２，１０３は、スイッチ素子１，２のオン、オフに応じて、論理制御回路１０４の出力段に設けられた負荷抵抗器７ａ−３，７ｂ−３の接続と短絡を切替可能に構成されてなるものである。
かかる構成は、スイッチ素子１，２のオン、オフ時に、第１及び第２の切替加速回路１０２，１０３により負荷抵抗器７ａ−３，７ｂ−３を接続、又は、短絡することで、スイッチ素子１，２の切替時間の向上を図るようにしたものである（詳細は後述）。

【0021】

図１に示された回路構成例において、外部制御信号ＣＴＬは、第１の切替加速回路１０２及び論理制御回路１０４に入力されると共に、外部制御信号用インバータ（図１においては「ＩＮＶ０」と表記）８を介して第２の切替加速回路１０３及び論理制御回路１０４に入力されるようになっている。
また、論理制御回路１０４は、２つのインバータ（図１においては、それぞれ「ＩＮＶ１」、「ＩＮＶ２」と表記）７ａ，７ｂを用いてなり、一方のインバータ７ａにより駆動制御信号ＶＣＴＬ１が出力され、スイッチ素子１のオン、オフが制御されるようになっている一方、他方のインバータ７ｂにより駆動制御信号ＶＣＴＬ２が出力され、スイッチ素子２のオン、オフが制御されるようになっている。

【0022】

図２には、第１の具体回路構成例が示されており、以下、同図を参照しつつ、第１の具体回路構成例について説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、理解を容易にするため、図２においては、エンハンスメント型の電界効果型トランジスタを白抜き記号で表記する一方、ディプレッション型の電界効果型トランジスタを通常の記号で表記したものとしている。

【0023】

最初に、高周波スイッチ部１０１は、スイッチ素子としての第１及び第２の電界効果トランジスタ（以下「ＦＥＴ」と称する）１，２を主たる構成要素として、いわゆる単極双投スイッチ（ＳＰＤＴスイッチ）が構成されてなるもので、その構成自体は基本的に従来と同様のものである。なお、この具体回路構成例において、第１及び第２のＦＥＴ１，２には、ディプレッション型の電界効果トランジスタが用いられている。

【0024】

第１のＦＥＴ１のドレイン（又はソース）は第１の個別端子３１に接続され、ソース（又はドレイン）は第２のＦＥＴ２のドレイン（又はソース）と共に共通端子３３に接続される一方、ゲートはゲート抵抗器（図１においては「Ｒｇ１」と表記）２１を介して、後述する論理制御回路１０４を構成するインバータ７ａの出力段に接続されて駆動制御信号ＶＣＴＬ１が印加されるようになっている。なお、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器２３が接続されている。

【0025】

また、第２のＦＥＴ２は、ソース（又はドレイン）が第２の個別端子３２に接続される一方、ゲートはゲート抵抗器（図１においては「Ｒｇ２」と表記）２２を介して、後述する論理制御回路１０４を構成するインバータ７ｂの出力段に接続されて駆動制御信号ＶＣＴＬ２が印加されるようになっている。なお、第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器２４が接続されている。
さらに、共通端子３３は、バイアス抵抗器（図２においては「Ｒｂｉａｓ」と表記）２５を介して電源電圧ＶＤＤが印加されるようになっている。

【0026】

論理制御回路１０４は、インバータ７ａ，７ｂと、外部制御信号用インバータ８とを有して構成されたものとなっている。
インバータ７ａ，７ｂは、基本的に同一構成を有してなるものであるので、以下のインバータ７ａの具体的構成の説明においては、各構成要素の符号の後に、対応するインバータ７ｂの構成要素の符号を括弧で示し、インバータ７ｂの構成の説明に代えることとする。

【0027】

インバータ７ａ（７ｂ）は、ディプレッション型のＦＥＴ７ａ−１（７ｂ−１）と、エンハンスメント型のＦＥＴ７ａ−２（７ｂ−２）と、負荷抵抗器（図２においては「ＲＬ１」、「ＲＬ２」と表記）７ａ−３（７ｂ−３）とを有して構成されたものとなっている。
ＦＥＴ７ａ−１（７ｂ−１）のドレイン（又はソース）は、電源電圧ＶＤＤが印加されるようになっている一方、ソース（又はドレイン）は負荷抵抗器７ａ−３（７ｂ−３）を介してＦＥＴ７ａ−２（７ｂ−２）のソース（又はドレイン）に接続されている。

【0028】

そして、ＦＥＴ７ａ−２（７ｂ−２）のドレイン（又はソース）はグランドに接続されている。
なお、ＦＥＴ７ａ−２のゲートＤ１Ｂには外部制御信号ＣＴＬが印加される一方、ＦＥＴ７ｂ−２のゲートＤ２Ｂには外部制御信号ＣＴＬが外部制御信号用インバータ８で反転されて印加されるようになっている。

【0029】

第１及び第２の切替加速回路１０２，１０３は、基本的に同一の構成を有するものとなっている。以下の具体的構成の説明においては、第１の切替加速回路１０２を構成する各構成要素の符号の後に、対応する第２の切替加速回路１０３の構成要素の符号を括弧で示し、第２の切替加速回路１０３の構成の説明に代えることとする。
第１の切替加速回路１０２は、切替加速回路用インバータ（図２においては「ＩＮＶ１Ａ」、「ＩＮＶ２Ａ」と表記）３ａ（３ｂ）と、切替加速回路用バッファ（図２においては「ＢＦ１Ａ」、「ＢＦ２Ａ」と表記）４ａ（４ｂ）と、切替加速回路用チャージポンプ（図２においては「ＣＰ１」、「ＣＰ２」と表記）５ａ（５ｂ）と、エンハンスメント型の切替加速回路出力ＦＥＴ（図２においては「ＥＦＥＴＳＷ１」、「ＥＦＥＴＳＷ２」と表記）６ａ−１（６ｂ−１）とを主たる構成要素として構成されたものとなっている。

【0030】

切替加速回路用インバータ３ａ（３ｂ）は、エンハンスメント型のＦＥＴ３ａ−１（３ｂ−１）と抵抗器３ａ−２（３ｂ−２）とを有して構成されたものとなっている。すなわち、ＦＥＴ３ａ−１（３ｂ−１）のドレイン（又はソース）と抵抗器３ａ−２（３ｂ−２）の一端とが相互に接続されると共に、切替加速回路用バッファ４ａ（４ｂ）の入力段を構成するＦＥＴ４ａ−１（４ｂ−１）のゲートＵ１Ａ（Ｕ２Ａ）及びＦＥＴ７ａ−１（７ｂ−１）ゲートＵ１Ｂ（Ｕ２Ｂ）に接続される一方、ＦＥＴ３ａ−１（３ｂ−１）のソース（又はドレイン）はグランドに接続され、抵抗器３ａ−２（３ｂ−２）の他端には、電源電圧ＶＤＤが印加されるようになっている。

【0031】

そして、ＦＥＴ３ａ−１のゲートには、外部から外部制御信号ＣＴＬが印加されるようになっている。なお、第２の切替加速回路１０３においては、ＦＥＴ３ｂ−１のゲートには、外部制御信号ＣＴＬが外部制御信号用インバータ８で反転されて印加されるようになっている。
また、切替加速回路用バッファ４ａ（４ｂ）は、エンハンスメント型の２つのＦＥＴ４ａ−１，４ａ−２（４ｂ−１，４ｂ−２）から構成されたものとなっている。

【0032】

すなわち、第１のＦＥＴ４ａ−１（４ｂ−１）のソース（又はドレイン）は、第２のＦＥＴ４ａ−２（４ｂ−２）のドレイン（又はソース）と接続されると共に、切替加速回路用チャージポンプ５ａ（５ｂ）のキャパシタ（図２においては「ＣＣＰ１」、「ＣＣＰ２」と表記）５ａ−１（５ｂ−１）の一端に接続される一方、第１のＦＥＴ４ａ−１（４ｂ−１）のドレイン（又はソース）には、電源電圧ＶＤＤが印加されるようになっており、また、第２のＦＥＴ４ａ−２（４ｂ−２）のソース（又はドレイン）は、グランドに接続されたものとなっている。

【0033】

そして、第２のＦＥＴ４ａ−２のゲートＤ１Ａには、外部制御信号ＣＴＬが印加されるようになっている。なお、第２の切替加速回路１０３において、第２のＦＥＴ４ｂ−２のゲートＤ２Ａには、外部制御信号ＣＴＬが外部制御信号用インバータ８で反転されて印加されるようになっている。
かかる構成においては、第１のＦＥＴ４ａ−１がいわゆるプルアップスイッチとして、また、第２のＦＥＴ４ｂ−２がいわゆるプルダウンスイッチとして、それぞれ機能するようになっている。

【0034】

次に、第１及び第２の切替加速回路用チャージポンプ５ａ，５ｂの構成について説明するが、これらも基本的に同一の構成を有するものとなっているので、以下の第１の切替加速回路用チャージポンプ５ａの具体的構成の説明においては、第１の切替加速回路用チャージポンプ５ａを構成する各構成要素の符号の後に、対応する第２の切替加速回路用チャージポンプ５ｂの構成要素の符号を括弧で示し、第２の切替加速回路用チャージポンプ５ｂの構成の説明に代えることとする。

【0035】

第１の切替加速回路用チャージポンプ５ａ（５ｂ）は、キャパシタ（図２においては「ＣＣＰ１」、「ＣＣＰ２」と表記）５ａ−１（５ｂ−１）とダイオードスイッチ（図２においては「ＤＸ１」、「ＤＸ２」と表記）５ａ−２（５ｂ−２）とを有して構成されたものとなっている。
すなわち、キャパシタ５ａ−１（５ｂ−１）の一端は、先に述べたように第１切替加速回路用バッファ４ａ（４ｂ）の第１及び第２のＦＥＴ４ａ−１，４ａ−２（４ｂ−１，４ｂ−２）の相互の接続点に接続される一方、他端はダイオードスイッチ５ａ−２（５ａ−２）のカソードに接続されると共に、その接続点は、ゲート抵抗器（図２においては「ＲＳＷ１」、「ＲＳＷ２」と表記）６ａ−２（６ｂ−２）を介して切替加速回路出力ＦＥＴ６ａ−１（６ｂ−１）のゲートに接続されたものとなっている。

【0036】

一方、ダイオードスイッチ５ａ−２（５ｂ−２）のアノードには、電源電圧ＶＤＤが印加されるようになっている。
そして、切替加速回路出力ＦＥＴ６ａ−１（６ｂ−１）のドレイン（又はソース）は、負荷抵抗器７ａ−３（７ｂ−３）とＦＥＴ７ａ−１（ＦＥＴ７ｂ−１）との接続点に接続される一方、切替加速回路出力ＦＥＴ６ａ−１（６ｂ−１）のソース（又はドレイン）は、負荷抵抗器７ａ−３（７ｂ−３）とＦＥＴ７ａ−２（ＦＥＴ７ｂ−２）との接続点に接続されている。

【0037】

また、外部制御信号用インバータ８は、エンハンスメント型のＦＥＴ８−１と抵抗器８−２とを有して構成されたものとなっている。
すなわち、ＦＥＴ８−１のドレイン（又はソース）には、抵抗器８−２を介して電源電圧ＶＤＤが印加されるようになっている一方、ＦＥＴ８−１のソース（又はドレイン）は、グランドに接続されたものとなっている。
そして、ＦＥＴ８−１のゲートには、外部制御信号ＣＴＬが印加されるようになっている。
なお、ＦＥＴ８−１のドレイン（又はソース）と抵抗器８−２の相互の接続点には、外部制御信号ＣＴＬの反転信号ＣＴＬ２が得られ、既に述べたようにインバータ３ｂ等へ供給されるようになっている。

【0038】

次に、かかる構成における動作について説明する。
制御信号入力端子３４に外部制御信号ＣＴＬが印加されると、外部制御信号ＣＴＬは、第１の切替加速回路１０２、インバータ７ａ、及び、外部制御信号用インバータ８へ、それぞれ入力される。
インバータ７ａにおいては、入力された外部制御信号ＣＴＬはＦＥＴ７ａ−２のゲートに印加される。

【0039】

一方、第１の切替加速回路１０２においては、切替加速回路用インバータ３ａにより外部制御信号ＣＴＬは論理反転されて切替回路用バッファ４ａへ印加されると共に、インバータ７ａを構成するＦＥＴ７ａ−１のゲートに印加される。
したがって、インバータ７ａにおいては、ＦＥＴ７ａ−１が非導通状態となる一方、ＦＥＴ７ａ−２は導通状態となる。
その結果、インバータ７ａからは論理反転された外部制御信号ＣＴＬが、ゲート信号ＶＣＴＬ１としてゲート抵抗器２１を介して第１のＦＥＴ１のゲートへ出力され、第１のＦＥＴ１は非導通状態となる。
また、切替回路用バッファ４ａによりバッファ増幅された外部制御信号ＣＴＬの反転信号は、切替加速回路用チャージポンプ５ａのトリガ入力端子ＴＲＧ１に入力される。

【0040】

切替加速回路用チャージポンプ５ａは、トリガ入力端子ＴＲＧ１に入力される信号が、論理値Ｌｏｗに相当するレベルの際に、キャパシタ５ａ−１の充電が行われる一方、トリガ入力端子ＴＲＧ１の信号が論理値Ｈｉｇｈに相当するレベルとなると、電源電圧ＶＤＤよりも高い電圧が出力端子ＣＰＯ１に出力されるようになっている。

【0041】

したがって、第１の切替加速回路１０２においては、外部制御信号ＣＴＬが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに切り替わる瞬間に、切替加速回路用チャージポンプ５ａの出力端子ＣＰＯ１に高電圧が発生し、ゲート抵抗器６ａ−２を介して切替加速回路出力ＦＥＴ６ａ−１のゲートに印加されることとなる。
その結果、切替加速回路出力ＦＥＴ６ａ−１は、非導通状態から導通状態となるため、負荷抵抗器７ａ−３は短絡状態となる。

【0042】

一方、第２の切替加速回路１０３は、それ自体としての回路動作は、基本的に上述した第１の切替加速回路１０２と同様であるが、外部制御信号ＣＴＬは、外部制御信号用インバータ８を介して、第２の切替加速回路１０３へ入力されるものとなっている。
したがって、第２の切替加速回路１０３においては、外部制御信号ＣＴＬが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに切り替わる瞬間に、切替加速回路用チャージポンプ５ｂの出力端子ＣＰＯ２に高電圧が発生し、ゲート抵抗器６ｂ−２を介して切替加速回路出力ＦＥＴ６ｂ−１のゲートに印加されることとなる。
その結果、切替加速回路出力ＦＥＴ６ｂ−１は、非導通状態から導通状態となるため、負荷抵抗器７ｂ−３は短絡状態となる。

【0043】

次に、切替の対象となる高周波信号と回路動作の関係について以下説明することとする。
まず、外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルにある状態を定常状態として、この定常状態を出発点として考える。
外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルにある場合、インバータ８の出力信号ＣＴＬ２は論理値Ｈｉｇｈに相当するレベルとなる。

【0044】

また、インバータ７ａにおいては、ＦＥＴ７ａ−１のゲートには、外部制御信号ＣＴＬの反転信号、すなわち、論理値Ｈｉｇｈに相当するレベルの信号が印加されて、ＦＥＴ７ａ−１は導通状態となる一方、ＦＥＴ７ａ−２のゲートには、外部制御信号ＣＴＬが印加されて、ＦＥＴ７ａ−２は非導通状態となる。

【0045】

一方、第１の切替加速回路１０２においては、外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルの場合、切替加速回路用チャージポンプ５ａからは論理値Ｈｉｇｈに相当するレベルの電圧が出力端子ＣＰＯ１に出力された状態となるため、切替加速回路出力ＦＥＴ６ａ−１は導通状態となり、負荷抵抗器７ａ−３は短絡状態である。
したがって、インバータ７ａからは、論理値Ｈｉｇｈに相当するレベルの出力がゲート信号ＶＣＴＬ１として出力され、第１のＦＥＴ１は導通状態となり、共通端子３３と第１の個別端子３１が高周波信号の通過経路とされる。

【0046】

一方、インバータ７ｂにおいては、ＦＥＴ７ｂ−１のゲートに論理値Ｌｏｗに相当するレベルの電圧が印加されて、ＦＥＴ７ｂ−１は非導通状態とされる一方、ＦＥＴ７ｂ−２のゲートには、論理値Ｈｉｇｈに相当するレベルの電圧が印加されて、ＦＥＴ７ｂ−２は導通状態とされる。
また、第２の切替加速回路１０３において、切替加速回路用チャージポンプ５ｂの出力端子ＣＰＯ２は、論理値Ｌｏｗに相当するレベルとなるため、切替加速回路出力ＦＥＴ６ｂ−１は非導通状態となる。
したがって、インバータ７ｂからは、論理値Ｌｏｗに相当するレベルの出力がゲート信号ＶＣＴＬ２として出力され、第２のＦＥＴ２は非導通状態となり、共通端子３３と第２の個別端子３２間は非通過経路とされる。

【0047】

しかして、外部制御信号ＣＴＬが論理値Ｌｏｗから論理値Ｈｉｇｈに切り替わると、インバータ７ａからは、論理値Ｌｏｗに相当するレベルの出力がゲート信号ＶＣＴＬ１として出力され、第１のＦＥＴ１は非導通状態となり、共通端子３３と第１の個別端子３１間は非通過経路とされる。
一方、インバータ７ｂにおいては、ＦＥＴ７ｂ−１が導通状態となる一方、ＦＥＴ７ｂ−２が非導通状態となる。

【0048】

このとき、第２の切替加速回路１０３において、切替加速回路用チャージポンプ５ｂの出力端子ＣＰＯ２が論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルとなり、切替加速回路出力ＦＥＴ６ｂ−１が導通状態とされて、インバータ７ｂの負荷抵抗器７ｂ−３が短絡状態とされる。
そのため、第２のＦＥＴ２のゲートには、負荷抵抗７ｂ−３を介することなく論理値Ｈｉｇｈに相当する立ち上がりの速いゲート信号ＶＣＴＬ２が印加されることとなるため、第２のＦＥＴ２は従来に比してより高速で非導通状態から導通状態に切り替えられることとなり、共通端子３３と第２の個別端子３２間が通過経路とされる。

【0049】

そして、外部制御信号ＣＴＬが論理値Ｈｉｇｈから論理値Ｌｏｗに切り替わる際には、上述の動作とは逆に、負荷抵抗器７ａ−３が短絡状態とされることで第１のＦＥＴ１のゲートに論理値Ｈｉｇｈに相当する立ち上がりの速いゲート信号ＶＣＴＬ１が印加されるため、第１のＦＥＴ１は従来に比してより高速で非導通状態から導通状態に切り替えられることとなる一方、第２のＦＥＴ２は非導通状態となる。

【0050】

次に、第２の具体回路構成例について、図３を参照しつつ説明する。
なお、図２に示された構成例と同一の構成例については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
インバータ（図３においては「ＩＮＶ１Ｂ」、「ＩＮＶ２Ｂ」と表記）７ａ，７ｂを、抵抗負荷インバータの構成とした点が、図２に示された具体回路構成例と異なるもので、この点を除けば、他の構成は基本的に図２に示された具体回路構成例と同一であるので、以下、異なる点を中心に説明する。

【0051】

しかして、インバータ７ａ，７ｂは、基本的に同一の構成であるので、以下のインバータ７ａの具体的構成の説明においては、各構成要素の符号の後に、対応するインバータ７ｂの構成沃素の符号のを括弧書きで示し、インバータ７ｂの構成の説明に代えることとする。
図３に示された具体回路構成例においては、インバータ７ａ（７ｂ）は、負荷抵抗器（７ｂ−３）とＦＥＴ７ａ−２（７ｂ−２）とを有して構成されたものとなっている。

【0052】

すなわち、ＦＥＴ７ａ−２（７ｂ−２）のソース（又はドレイン）と負荷抵抗器７ａ−３（７ｂ−３）の一端が接続され、その接続点は、ゲート抵抗器２１（２２）を介して第１のＦＥＴ１（２）のゲートと接続されたものとなっている。
そして、負荷抵抗器７ａ−３（７ｂ−３）の他端には、電源電圧ＶＤＤが印加されるようになっている一方、ＦＥＴ７ａ−２（７ｂ−２）のドレイン（又はソース）はグランドに接続されている。

【0053】

かかる構成においては、第１のＦＥＴ１が非導通状態から導通状態となる際に、負荷抵抗器７ａ−３が短絡されて、第１のＦＥＴ１の非導通状態から導通状態への切替時間が従来に比して短縮され、また、同様に、第２のＦＥＴ２が非導通状態から導通状態となる際に、負荷抵抗器７ｂ−３が短絡されて、第２のＦＥＴ２の非導通状態から導通状態への切替時間が従来に比して短縮される回路動作は、図２に示された具体回路構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略する。

【0054】

次に、上述した本発明の実施の形態における半導体スイッチ回路における動作特性について、従来回路の動作特性と比較しつつ 、図４及び図５、並びに、図８乃至図１１に示された波形図を参照しつつ説明する。
まず、図８には、例えば、図７に示された従来回路において、外部制御信号ＣＴＬを論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルに切り替える前後の、共通端子ＰＣを入力端子とし、個別端子Ｐ２を出力端子とした場合の高周波信号電圧変化を示した波形図が示されている。

【0055】

なお、かかる特性は、電源電圧ＶＤＤは３Ｖとし、高周波信号電力は＋４ｄＢｍとした場合のものである。また、スイッチの切替は、図８の横軸に示された時間５μｓの時点において実施したものである。
図８において、時間５μｓの時点では高周波信号電圧は、２０ｍＶ以下の非常に小さなレベルであるが、時間５．１３μｓを過ぎる頃から急激に振幅が拡大し、時間５．２μｓまでには、ほぼ飽和状態となっていることが確認できる。
スイッチの切替時間は、高周波電圧振幅レベルが飽和状態の９０％に達するまでの時間で定義されることが多い。
かかる定義に従えば、図８の特性例において、スイッチの切替時間は１８４ｎｓとなっている。

【0056】

このようなスイッチ切替時の高周波出力波形の振る舞いを決定するのは、このときにＯＮ状態に移行させようとしたスイッチＳＷ２の特性である。
なお、図８において、途中の時間５．０５μｓ以前の高周波信号レベルに段差が生じているのは、ここまでの約４０ｎｓ程度がインバータ等の制御回路の応答時間の影響を受けていることによるものである。

【0057】

図９には、図８に示されたようなスイッチ切替が行われる場合の駆動制御電圧ＶＣＴＬ２の変化特性が示されており、以下、同図について説明する。
同図において、時間５μｓ以降に駆動制御電圧ＶＣＴＬ２は徐々に上昇してゆくが、定常状態である３Ｖに達するのは、大凡時間５．７μｓの時点であり、スイッチ切替時点から定常状態となるまでに約７００μｓ程の時間を要するものとなっている。

【0058】

これを、先の図８に示された高周波信号の立ち上がりと比較すると、ややゆっくりとした応答波形に見えるが、駆動制御電圧ＶＣＴＬ２が飽和レベルである３Ｖに達していなくとも、スイッチＳＷ２が比較的十分にＯＮ状態に達していることが関係している。

【0059】

次に、例えば、図７に示された従来回路において、本発明の実施の形態における半導体スイッチ回路に用いられたキャパシタと同サイズのキャパシタを用いた場合の、スイッチ切替時の高周波信号の立ち上がり、及び、駆動制御電圧ＶＣＴＬの立ち上がりについて、図１０及び図１１を参照しつつ説明する。
なお、図７に示された従来回路において、本発明の実施の形態における半導体スイッチ回路に用いられたキャパシタと同サイズのキャパシタを用いるという事は、キャパシタの容量が小さくなることを意味する。

【0060】

最初に、図１０は、先に図８で説明したと同様な条件下での高周波信号の立ち上がり波形を示したもので、高周波信号の立ち上がり時間は８０ｎｓとなっており、図８に示された例に比して、立ち上がり時間が改善されていることが確認できる。
一方、図１１には、駆動制御電圧ＶＣＴＬ２の変化特性例が示されており、キャパシタの容量が小さくなったことに起因して、立ち上がり時間が図９の例に比して十分改善されていることが確認できるが、立ち上がり付近に若干のリンギングが生じている。

【0061】

これに対して、図４及び図５には、図８及び図９の特性における動作条件と同一条件下における高周波信号の立ち上がり波形と、駆動制御電圧ＶＣＴＬの立ち上がり波形が、それぞれ示されており、以下、同図について説明する。
まず、図４によれば、高周波信号の立ち上がり時間は７５ｎｓとなっており、図１０に示された従来例に比して更に改善されていることが確認できるものとなっている。
また、図５には、駆動制御電圧ＶＣＴＬの立ち上がり波形が示されているが、図１１のようなリンギングは無く、素早い立ち上がりとなっていることが確認できる。

【0062】

なお、上述した本発明の実施の形態においては、高周波スイッチ部１０１がＳＰＤＴを構成する場合を例に示したが、スイッチの構成は、ＳＰＤＴに限定される必要はなく、他のスイッチ構成であっても良いことは勿論である。

【産業上の利用可能性】

【0063】

スイッチ切替時間の大幅な短縮が所望される半導体スイッチ回路に適用できる。

【符号の説明】

【0064】

６ａ−１，６ｂ−１…切替加速回路出力ＦＥＴ
７ａ−３，７ｂ−３…負荷抵抗器
１０１…高周波スイッチ部
１０２…第１の切替加速回路
１０３…第２の切替加速回路
１０４…論理制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】