特許 6232232 半導体装置及び電流量制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6232232

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】半導体装置及び電流量制御方法

(51)【国際特許分類】

   G05F 1/56 20060101AFI20171106BHJP

   G05F 1/10 20060101ALI20171106BHJP

【ＦＩ】

   G05F1/56 310C

   G05F1/10 A

【請求項の数】8

【全頁数】19

(21)【出願番号】特願2013-182503(P2013-182503)

(22)【出願日】2013年9月3日

(65)【公開番号】特開2015-49812(P2015-49812A)

(43)【公開日】2015年3月16日

【審査請求日】2016年9月1日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】宇都野 紀久生

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 特表２０１１−５０８３１８（ＪＰ，Ａ）

【文献】 特開２００４−２４０６４６（ＪＰ，Ａ）

【文献】 特開２００５−２５０６６４（ＪＰ，Ａ）

【文献】 特開２００８−３１０７０３（ＪＰ，Ａ）

【文献】 特開２００７−１５９２２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

Ｇ０５Ｆ １／１０

(57)【特許請求の範囲】

【請求項1】

ソースが電源電圧部に接続された第１ＰＭＯＳトランジスタ、
ソースが電源電圧部に接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタ、
ドレインが前記第１ＰＭＯＳトランジスタのドレイン及びゲートに接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタ、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタ、
一端が前記第１ＮＭＯＳトランジスタのソースに接続された第１抵抗素子、
一端が前記第１抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第２抵抗素子、
及びドレインが前記第１抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第３ＮＭＯＳトランジスタを備え、電流を生成する電流生成回路と、
前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力し、かつ出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路と、
前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグを記憶する記憶部と、
前記第３ＮＭＯＳトランジスタのゲートに接続され、前記フラグに基づいて、前記電圧生成回路の出力と前記外部容量素子とが接続されている接続状態を前記フラグが示す場合は、前記第３ＮＭＯＳトランジスタをオフ状態にし、前記電圧生成回路の出力と前記外部容量素子とが非接続である接続状態を前記フラグが示す場合は、前記第３ＮＭＯＳトランジスタをオン状態にして、前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、
を備えた半導体装置。

【請求項2】

前記制御部は、
前記フラグが示す接続状態が、前記電圧生成回路の出力と前記外部容量素子とが接続されていることを示す場合は、第１の電流量に制御し、
前記フラグが示す接続状態が、前記電圧生成回路の出力と前記外部容量素子とが非接続であることを示す場合は、前記第１の電流量よりも電流量が多い第２の電流量に制御する、
請求項１に記載の半導体装置。

【請求項3】

前記制御部は、前記フラグに基づいて前記電流生成回路が生成する電流の電流量を制御する、
請求項１または請求項２に記載の半導体装置。

【請求項4】

ソースが電源電圧部に接続された第１ＰＭＯＳトランジスタ、
ソースが電源電圧部に接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタ、
ドレインが前記第１ＰＭＯＳトランジスタのドレイン及びゲートに接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタ、
ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタ、
一端が前記第１ＮＭＯＳトランジスタのソースに接続された第１抵抗素子、
一端が前記第１抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第２抵抗素子、
及びドレインが前記第１抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第３ＮＭＯＳトランジスタを備え、
電流を生成する電流生成回路と、
前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する、自装置が搭載された集積回路の内部に設けられた内部容量素子が出力に接続された電圧生成回路と、
前記第３ＮＭＯＳトランジスタのゲートに接続され、前記電圧生成回路から出力された出力電圧が、所定の時間内に前記基準電圧の電圧値よりも高い制御用基準電圧値に到達した場合に、前記第３ＮＭＯＳトランジスタをオン状態にして、前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を判断し、接続状態に基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、
を備えた半導体装置。

【請求項5】

前記制御部は、前記電圧生成回路から出力された出力電圧の単位時間当たりの変化量に基づいて、前記接続状態を判断する、
請求項４に記載の半導体装置。

【請求項6】

前記制御部は、
前記電圧生成回路の出力に所定の電流を供給する定電流回路と、
前記基準電圧よりも電圧値が高い制御用基準電圧を生成する制御用基準電圧生成回路と、
前記制御用基準電圧と前記電圧生成回路の出力の電圧とを比較する比較回路と、を備え、
前記比較回路の比較結果に基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する、
請求項４または請求項５に記載の半導体装置。

【請求項7】

前記制御部は、
スタート信号とストップ信号とを出力する制御回路と、
前記スタート信号に応じたレベルの信号がセットされて出力され、かつ、前記比較回路の比較結果と前記ストップ信号との組み合わせに対応する信号に応じてリセットされる第１のＲＳラッチと、
前記第１のＲＳラッチの出力のレベルに応じて、前記定電流回路から前記電圧生成回路の出力に電流を供給させる制御を行うスイッチング素子と、
前記比較回路の比較結果に応じたレベルの信号がセットされて出力され、かつ、前記スタート信号に応じたレベルの信号に応じてリセットされる第２のＲＳラッチと、
を備え、前記第２のＲＳラッチから出力された信号に基づいて電流量を制御する請求項６に記載の半導体装置。

【請求項8】

請求項１から請求項３のいずれか１項に記載の半導体装置における電流量制御方法であって、
電流生成回路により、電流を生成する工程と、
出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路により、前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する工程と、
制御部により、記憶部に記憶された前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグに基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する工程と、
を備えた電流量制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び電流量制御方法に関するものである。

【背景技術】

【0002】

半導体チップ（半導体集積回路）に搭載されたロジック回路等の処理回路では、使用されているトランジスタの微細化に伴う耐圧低下等の理由から半導体チップの電源電圧を直接印加することができない場合がある。このような場合は、当該半導体チップ上に定電圧装置を搭載し、当該定電圧装置により所定の電圧を生成してロジック回路に供給している。このような定電圧装置として、特許文献１には、デカップリング容量として外付けの容量素子が出力に接続された電源発生回路が記載されている。

【0003】

近年、コスト削減と実装基板小型化の要求から、デカップリング容量を外付けではなく、半導体チップに内蔵することが求められている。一般に、デカップリング容量を内蔵する場合、外付けする場合に比べて容量が小さくなる。そのため、定電圧装置では、本来の出力電圧の電位に対するロジック回路の駆動による負荷電流によって生じる電圧降下の影響が大きくなる。

【0004】

これに対応するために、容量素子を内蔵する場合は、定電圧装置の駆動電流を容量素子を外付けする場合よりも多くすることにより定電圧装置の応答時間を短縮することが行われている。電流量を可変とする方法としては、例えば、特許文献２には、カレントミラー回路が生成する電流の電流量を可変にする技術が記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００８−１７５６６号公報

【特許文献2】特開２００７−２２８３５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

容量素子を半導体チップに内蔵する場合は、上述のように定電圧装置の電流量が増加するため、消費電流が増加するという問題が生じる。そのため、実装基板小型化よりも消費電流を重視する場合（消費電流を抑制した場合）では、外付けの容量素子が用いられる。

【0007】

このように、外付けの容量素子を用いるか否かは、ユーザ等の所望に応じて定められるため、外付けの容量素子の有無に対応することができる定電圧装置が望まれている。しかしながら、上記特許文献１及び特許文献２に記載の技術は、外付けの容量素子の有無に基づいて定電流装置の駆動電流の電流量を変更するものではない。

【0008】

本発明は、上述した問題を解決するために提案されたものであり、外部容量素子の接続状態に応じて電圧生成回路が所定の電圧の生成に用いる電流の電流量を調整することができる、半導体装置及び電流量制御方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本発明の半導体装置は、ソースが電源電圧部に接続された第１ＰＭＯＳトランジスタ、ソースが電源電圧部に接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタ、ドレインが前記第１ＰＭＯＳトランジスタのドレイン及びゲートに接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタ、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタ、一端が前記第１ＮＭＯＳトランジスタのソースに接続された第１抵抗素子、一端が前記第１抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第２抵抗素子、及びドレインが前記第１抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第３ＮＭＯＳトランジスタを備え、電流を生成する電流生成回路と、前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力し、かつ出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路と、前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグを記憶する記憶部と、前記第３ＮＭＯＳトランジスタのゲートに接続され、前記フラグに基づいて、前記電圧生成回路の出力と前記外部容量素子とが接続されている接続状態を前記フラグが示す場合は、前記第３ＮＭＯＳトランジスタをオフ状態にし、前記電圧生成回路の出力と前記外部容量素子とが非接続である接続状態を前記フラグが示す場合は、前記第３ＮＭＯＳトランジスタをオン状態にして、前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、を備える。

【0010】

また、本発明の半導体装置は、ソースが電源電圧部に接続された第１ＰＭＯＳトランジスタ、ソースが電源電圧部に接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタ、ドレインが前記第１ＰＭＯＳトランジスタのドレイン及びゲートに接続され、ゲートが前記第２ＰＭＯＳトランジスタのドレインに接続された第１ＮＭＯＳトランジスタ、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが所定の電位を有する部位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタ、一端が前記第１ＮＭＯＳトランジスタのソースに接続された第１抵抗素子、一端が前記第１抵抗素子の他端に接続され、他端が所定の電位を有する部位に接続された第２抵抗素子、及びドレインが前記第１抵抗素子の他端に接続され、ソースが所定の電位を有する部位に接続された第３ＮＭＯＳトランジスタを備え、電流を生成する電流生成回路と、前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する、自装置が搭載された集積回路の内部に設けられた内部容量素子が出力に接続された電圧生成回路と、前記第３ＮＭＯＳトランジスタのゲートに接続され、前記電圧生成回路から出力された出力電圧が、所定の時間内に前記基準電圧の電圧値よりも高い制御用基準電圧値に到達した場合に、前記第３ＮＭＯＳトランジスタをオン状態にして、前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を判断し、接続状態に基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する制御部と、を備える。

【0011】

本発明の電流量制御方法は、本発明の半導体装置における電流量制御方法であって、電流生成回路により、電流を生成する工程と、出力に自装置が搭載された集積回路の内部に設けられた内部容量素子が接続された電圧生成回路により、前記電流生成回路で生成された電流を用いて基準電圧から所定の電圧を生成して出力する工程と、制御部により、記憶部に記憶された前記電圧生成回路の出力と前記集積回路の外部に設けられた外部容量素子との接続状態を示すフラグに基づいて前記電圧生成回路が前記所定の電圧を生成するのに用いる電流の電流量を制御する工程と、を備える。

【発明の効果】

【0012】

本発明によれば、外部容量素子の接続状態に応じて電圧生成回路が所定の電圧の生成に用いる電流の電流量を調整することができるという効果を奏する。

【図面の簡単な説明】

【0013】

【図1】第１の実施の形態の定電圧装置の一例の構成を示す回路図である。

【図2】第１の実施の形態のマイクロコントローラに容量素子Ｃ２が接続されていない場合の負荷電流、ＰＧ電位、及びＶＤＤＬ電位のタイムチャートである。

【図3】第１の実施の形態のマイクロコントローラに容量素子Ｃ２が接続されている場合の負荷電流、ＰＧ電位、及びＶＤＤＬ電位のタイムチャートである。

【図4】第２の実施の形態の定電圧装置の一例の構成を示す回路図である。

【図5】第２の実施の形態のマイクロコントローラに容量素子Ｃ２が接続されていない場合の負荷電流、ＰＧ電位、及びＶＤＤＬ電位のタイムチャートである。

【図6】第２の実施の形態のマイクロコントローラに容量素子Ｃ２が接続されている場合の負荷電流、ＰＧ電位、及びＶＤＤＬ電位のタイムチャートである。

【図7】定電圧装置のその他の一例の構成を示す回路図である。

【図8】定電圧装置のその他の一例の構成を示す回路図である。

【図9】比較例である従来の定電圧装置の一例の構成を示す回路図である。

【図10】比較例である図９に示したマイクロコントローラに容量素子Ｃ２が接続されていない場合の負荷電流、ＰＧ電位、及びＶＤＤＬ電位のタイムチャートである。

【発明を実施するための形態】

【0014】

以下、各図面を参照して本実施の形態の一例について説明する。
［第１の実施の形態］
まず、本実施の形態の半導体装置としての定電圧装置の構成について説明する。図１には、本実施の形態の定電圧装置の一例の構成を表す回路図を示す。図１に示すように、本実施の形態の定電圧装置１０は、ロジック回路１６、容量接続端子１８、及び容量素子Ｃ１と共に、マイクロコントローラ（半導体集積回路）１上に搭載されている。すなわち、定電圧装置１０、ロジック回路１６、容量接続端子１８、及び容量素子Ｃ１は、同一の半導体チップ上に搭載されている。

【0015】

本実施の形態の定電圧装置１０（ボルテージフォロアアンプ３０）の出力は、ロジック回路１６に接続されており、定電圧装置１０は、ノードＶＤＤＬを介してロジック回路１６に所定の電圧（出力ＶＤＤＬ）を供給する機能を有している。本実施の形態のマイクロコントローラ１の電源電圧は、例えば、５Ｖであるが、ロジック回路１６に使用されるトランジスタは、微細化に伴う耐圧低下により５Ｖの電圧を直接印加することができない。そのため、定電圧装置１０により、電源電圧をロジック回路１６に使用されるトランジスタの耐圧以下の電圧（例えば、２Ｖ）に低下させて、ロジック回路１６に供給する。

【0016】

また、本実施の形態の定電圧装置１０（ボルテージフォロアアンプ３０）の出力は、容量素子Ｃ１に接続されている。デカップリングコンデンサである容量素子Ｃ１は、一端が定電圧装置１０の出力に接続されており、他端が接地されている。さらに、本実施の形態の定電圧装置１０（ボルテージフォロアアンプ３０）の出力には、容量接続端子１８を介して、必要に応じて（ユーザの所望に応じて）容量素子Ｃ２が接続される。デカップリングコンデンサである容量素子Ｃ２は、マイクロコントローラ１の外部に設けられた容量素子である。本実施の形態のマイクロコントローラ１では、容量素子Ｃ２は容量素子Ｃ１に比べて容量が大きい。具体的な一例として本実施の形態では、容量素子Ｃ１の容量を１ｎＦ、容量素子Ｃ２の容量を１μＦとしている。

【0017】

本実施の形態の定電圧装置１０は、基準電圧生成回路１２、定電流切替信号生成回路１４、定電流生成回路２０、及びボルテージフォロアアンプ３０を備える。

【0018】

カレントミラー回路である定電流生成回路２０は、生成した定電流をボルテージフォロアアンプ３０にノードＢＬを介して供給する機能を有している。本実施の形態の定電流生成回路２０は、ＰＭＯＳ（ＰＭＯＳトランジスタ、以下、ＰＭＯＳという）２２、ＰＭＯＳ２４、ＮＭＯＳ（ＮＭＯＳトランジスタ、以下、ＮＭＯＳという）２６、ＮＭＯＳ２８、ＮＭＯＳ２９、抵抗素子Ｒ１、及び抵抗素子Ｒ２を備えている。

【0019】

ＰＭＯＳ２２のドレインは、ＮＭＯＳ２６のドレインに接続されている。一方、ＰＭＯＳ２４のドレインは、ＮＭＯＳ２８のドレインに接続されている。ＰＭＯＳ２２のソース及びＰＭＯＳ２４のソースは、電位がＶＤＤの電源電圧部に接続されている。なお、以下では、電位がＶＤＤの電源電圧部を「電源電圧ＶＤＤ」という。ＰＭＯＳ２２のゲート及びＰＭＯＳ２４のゲートは、ＰＭＯＳ２２のドレイン及びＮＭＯＳ２６のドレインに接続されている。

【0020】

ＮＭＯＳ２６のゲート及びＮＭＯＳ２８のゲートは、ＰＭＯＳ２４のドレイン及びＮＭＯＳ２８のドレインに接続されている。ＮＭＯＳ２８のソースは、所定の電位を有する部位に接続されている。なお、本実施の形態では、一例として所定の電位を有する部位として接地されているため、以下では、このように所定の電位を有する部位に接続されている場合を「接地」されているという。また、ＮＭＯＳ２８のゲートは、ノードＢＬに接続されている。一方、ＮＭＯＳ２６のソースは、抵抗素子Ｒ１の一端に接続されている。

【0021】

抵抗素子Ｒ１は、一端がＮＭＯＳ２６のソースに接続されており、他端が抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ２は、一端が抵抗素子Ｒ１の他端に接続されており、他端が接地されている。

【0022】

抵抗素子Ｒ１と抵抗素子Ｒ２との間には、ＮＭＯＳ２９のドレインが接続されている。ＮＭＯＳ２９のソースは接地されている。また、ＮＭＯＳ２９のゲートは、定電流切替信号生成回路１４に接続されている。

【0023】

定電流切替信号生成回路１４は、メモリ１５を備えている。メモリ１５の具体的な一例としては、フラッシュＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフューズが挙げられるが特に限定されるものではなく、不揮発性の記憶装置であればよい。メモリ１５には、容量素子Ｃ２の接続状態（容量接続端子１８に接続されているか否か）を示すフラグが記憶されている。なお、本実施の形態では、外部装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ)等により、当該フラグをメモリ１５に予め記憶させておくようにしている。定電流切替信号生成回路１４は、当該フラグに応じたレベルの信号をノードＳＥＬを介してＮＭＯＳ２９のゲートに供給することによりＮＭＯＳ２９のオン・オフを制御する機能を有している（詳細後述）。

【0024】

ボルテージフォロアアンプ３０は、定電流生成回路２０から供給された電流を用いて、基準電圧生成回路１２の出力（基準電圧ＶＲＥＦ）から所定の電圧ＶＤＤＬを生成して出力することにより、電源電圧ＶＤＤより低い電位の電圧をロジック回路１６に供給する機能を有している。なお、本実施の形態では、基準電圧ＶＲＥＦの電位（例えば、ＶＲ）と、所定の電圧ＶＤＤＬの電位とは同じである。

【0025】

ボルテージフォロアアンプ３０は、差動段として機能するＰＭＯＳ３２、ＰＭＯＳ３４、ＮＭＯＳ３６、ＮＭＯＳ３８、及びＮＭＯＳ４０と、出力段として機能するＰＭＯＳ４２、及びＮＭＯＳ４４と、を備えている。

【0026】

ＮＭＯＳ４０のゲートはノードＢＬを介して、定電流生成回路２０に接続されている。また、ＮＭＯＳ４０のドレインは、ＮＭＯＳ３６のソース及びＮＭＯＳ３８のソースに接続されている。

【0027】

カレントミラー回路を構成するＰＭＯＳ３２のゲート及びＰＭＯＳ３４のゲートは、ＰＭＯＳ３４のドレイン及びＮＭＯＳ３８のドレインに接続されている。ＰＭＯＳ３２のソース及びＰＭＯＳ３４のソースは、電源電圧ＶＤＤに接続されている。また、ＰＭＯＳ３２のドレインは、ＮＭＯＳ３６のドレイン及びＰＭＯＳ４２のゲートに接続されている。ＰＭＯＳ３４のドレインは、ＮＭＯＳ３８のドレインに接続されている。

【0028】

差動対回路を構成するＮＭＯＳ３６のソース及びＮＭＯＳ３８のソースは、ＮＭＯＳ４０のドレインに接続されている。ＮＭＯＳ３６のゲートは、基準電圧生成回路１２に接続されている。基準電圧生成回路１２は、基準電圧ＶＲＥＦ（ＶＲ電位）を生成してボルテージフォロアアンプ３０（ＮＭＯＳ３６のゲート）に供給する機能を有している。一方、ＮＭＯＳ３８のゲートは、ＰＭＯＳ４２のドレイン及びＮＭＯＳ４４のドレインにノードＶＤＤＬを介して接続されている。

【0029】

ＰＭＯＳ４２はゲートがＰＭＯＳ３２のドレイン及びＮＭＯＳ３６のドレインに接続されている。また、ＰＭＯＳ４２のソースは、電源電圧ＶＤＤに接続されている。さらに、ＰＭＯＳ４２は、ドレインがＮＭＯＳ４４のドレインに接続されている。

【0030】

ＮＭＯＳ４４のゲートは、ノードＢＬに接続されている。また、ＮＭＯＳ４４のソースは接地されている。ＰＭＯＳ４２とＮＭＯＳ４４との間の電位が、ボルテージフォロアアンプ３０の出力ＶＤＤＬとして出力される。

【0031】

次に、本実施の形態の定電圧装置１０の動作について説明する。

【0032】

図２には、マイクロコントローラ１に容量素子Ｃ２が接続されていない場合の負荷電流、ＰＭＯＳ４２のゲートの電位（ＰＧ電位）、及び出力ＶＤＤＬの電位（ＶＤＤＬ電位）のタイムチャートを示す。また、図３には、マイクロコントローラ１に容量素子Ｃ２が接続されている場合の負荷電流、ＰＭＯＳ４２のゲートの電位（ＰＧ電位）、及び出力ＶＤＤＬの電位（ＶＤＤＬ電位）のタイムチャートを示す。

【0033】

基準電圧生成回路１２の出力である基準電圧ＶＲＥＦは、ボルテージフォロアアンプ３０に入力される。ボルテージフォロアアンプ３０の出力ＶＤＤＬの電位が基準電圧ＶＲＥＦと同電位（例えば、ＶＲ）になるように、ボルテージフォロアアンプ３０が動作する。

【0034】

図２及び図３の時刻ｔ０〜ｔ１では、ロジック回路１６が動作しておらず、負荷電流は、微少である。本実施の形態では、具体的な一例としてロジック回路１６が動作していない場合の負荷電流を０．１μＡとしている。

【0035】

負荷電流が０．１μＡと微少なため、ＰＭＯＳ４２は限りなくオフ状態に近い。言い換えると、ＰＭＯＳ４２がオンしたときの抵抗（以下、オン抵抗という。）は高い状態であり、ＰＭＯＳ４２のゲート電位（ＰＧ電位）は、負荷電流０．１μＡに対応する電位、例えばＶＤＤ−Ｖｇ０になっている。

【0036】

ロジック回路１６が動作を開始すると図２及び図３の時刻ｔ１に示したように、負荷電流の電流量が増加する。本実施の形態では、具体的な一例としてロジック回路１６が動作している場合の負荷電流を１ｍＡとしている。負荷電流が増加すると、ノードＶＤＤＬの電位が低下する。ＮＭＯＳ３８のゲート電位が低下するため、ＮＭＯＳ３８の電流が低下し、ＮＭＯＳ３８のドレイン電位が上昇することで、ＰＭＯＳ３４の電流と、ＰＭＯＳ３４とゲート電位が共通のＰＭＯＳ３２の電流とが低下する。これにより、ＰＭＯＳ３２のドレイン電位は低下し、ＰＭＯＳ３２のドレインにゲートが接続されているＰＭＯＳ４２の電流が増加して、負荷電流に応じた電流を供給し、ノードＶＤＤＬの電位を基準電圧ＶＲＥＦと同じ電位に保持しようとする。

【0037】

このようにボルテージフォロアアンプ３０は、ＰＭＯＳ４２のゲート電位（ＰＧ電位）を低下させることでＰＭＯＳ４２の電流供給能力を上げることにより、ノードＶＤＤＬ（出力電圧ＶＤＤＬ）の電位が所望の電位（ＶＲ）となるように動作する。

【0038】

しかしながら、ボルテージフォロアアンプ３０の応答時間は、ある一定時間を要するため、ＰＭＯＳ４２の電流供給能力は、ボルテージフォロアアンプ３０が応答するまでの間、負荷電流よりも供給電流が少ない状態が続くことになる。

【0039】

ノードＶＤＤＬの電位の電圧降下ΔＶと、負荷電流Ｉと、負荷電流が継続する時間Ｔと、ノードＶＤＤＬに接続されるデカップリング容量（容量素子Ｃ１及び容量素子Ｃ２）の総容量Ｃとの関係は、下記（１）式で表される。なお、下記（１）式は、ＰＭＯＳ４２の供給電流が負荷電流Ｉに対して無視できる場合について表している。また、本実施の形態では、ボルテージフォロアアンプ３０の応答時間Ｔを負荷電流が継続する時間Ｔとみなしている。

【0040】

ΔＶ＝Ｉ×（Ｔ／Ｃ） ・・・（１）式
ここで、従来の定電圧装置を備えたマイクロコントローラを比較例として挙げて説明する。図９には、従来の定電圧装置１１０を備えたマイクロコントローラ１００の一例の回路図を示す。また、図１０には、図９に示した従来のマイクロコントローラ１００における負荷電流、ＰＭＯＳ４２のゲートの電位（ＰＧ電位）、及び出力ＶＤＤＬの電位（ＶＤＤＬ電位）のタイムチャートを示す。

【0041】

従来の定電圧装置１１０では、定電流生成回路１２０のＮＭＯＳ２６のソースには、抵抗素子Ｒ（抵抗値Ｒ）のみが接続されている。従来の定電圧装置１１０では、容量接続端子１８に容量素子Ｃ２が接続されていない場合、容量素子Ｃ１の容量＝１ｎＦ、負荷電流Ｉ＝１ｍＡ、応答時間Ｔ＝２μｓとすると、電圧降下ΔＶは、上記（１）式より、１ｍＡ×（２μｓ／１ｎＦ）＝２Ｖになる。例えば、定電圧装置１１０の出力電圧ＶＤＤＬの本来のＶＲ電位が２Ｖである場合は、電圧降下ΔＶにより、２μｓの時間で電位が０Ｖになってしまう。このような場合、ロジック回路１６が正常に動作できないという懸念が生じる。

【0042】

一方、本実施の形態の定電圧装置１０では、定電流生成回路１２０のＮＭＯＳ２６のソースには、抵抗素子Ｒ１及び抵抗素子Ｒ２が接続されている。なお、抵抗素子Ｒ１の抵抗値Ｒ１及び抵抗素子Ｒ２の抵抗値Ｒ２は、例えば、抵抗値Ｒ１＋抵抗値Ｒ２＝抵抗値Ｒとしている。また、本実施の形態の定電圧装置１０では、ＮＭＯＳ２９、定電流切替信号生成回路１４、及びメモリ１５を備えており、上述したように、予めメモリ１５に、容量接続端子１８に容量素子Ｃ２が接続されているか否かを示すフラグが記憶されている。具体的な一例として本実施の形態の定電圧装置１０では、容量接続端子１８に容量素子Ｃ２が接続されていない（非接続）場合は、フラグ「１」が記憶されており、容量接続端子１８に容量素子Ｃ２が接続されている場合は、フラグ「０」が記憶されている。定電流切替信号生成回路１４は、当該フラグに基づいたレベルを有する信号ＳＥＬをＮＭＯＳ２９のゲートに印加することにより、ＮＭＯＳ２９のオン及びオフを制御する。

【0043】

本実施の形態のマイクロコントローラ１において容量接続端子１８に、容量素子Ｃ２が接続されていない場合は、メモリ１５に記憶されているフラグ「１」に応じて、Ｈレベルの信号ＳＥＬをＮＭＯＳ２９のゲートに印加する。信号ＳＥＬによりＮＭＯＳ２９は、オン状態になる。ＮＭＯＳ２６を流れた電流は、抵抗素子Ｒ２に替わりＮＭＯＳ２９を介して流れることになり、定電流生成回路２０の抵抗値は小さくなる。

【0044】

抵抗値の低下に応じて、定電流生成回路２０からボルテージフォロアアンプ３０に供給される電流量が増加するため、ボルテージフォロアアンプ３０の駆動電流が増加する。ボルテージフォロアアンプ３０の応答時間Ｔは、駆動電流の電流量に依存し、駆動電流が多ければ応答時間は短くなる。本実施の形態の定電圧装置１０では、従来の定電流生成回路１２０の抵抗値Ｒよりも定電流生成回路２０の抵抗値Ｒ１が小さいため、従来の定電流生成回路１２０に比べて応答時間Ｔが短縮される。上記（１）式から分かるように、応答時間が短縮されると、電圧降下ΔＶは、小さくなる。従って、本実施の形態の定電圧装置１０では、ノードＶＤＤＬの電位の低下を抑制することができる。

【0045】

このように本実施の形態の定電圧装置１０では、ボルテージフォロアアンプ３０の駆動電流の電流量を増加させることにより、電圧効果ΔＶを抑制することができるが、消費電流が増加する。そのため、消費電流を増加させたくない用途に定電圧装置１０を使用する場合には、マイクロコントローラ１の容量接続端子１８に容量素子Ｃ２が接続される。

【0046】

本実施の形態のマイクロコントローラ１において容量接続端子１８に、容量素子Ｃ２が接続されている場合は、メモリ１５に記憶されているフラグ「１」に応じて、Ｌレベルの信号ＳＥＬをＮＭＯＳ２９のゲートに印加する。信号ＳＥＬによりＮＭＯＳ２９は、オフ状態になる。ＮＭＯＳ２６を流れた電流は、抵抗素子Ｒ１及び抵抗素子Ｒ２を介して流れることになり、定電流生成回路２０の抵抗値は、抵抗素子Ｒ１及び抵抗素子Ｒ２の合成抵抗の抵抗値（抵抗値Ｒ１＋抵抗値Ｒ２）になる。

【0047】

容量素子Ｃ２が接続されていない場合に比べて、定電流生成回路２０の抵抗値が大きいため、ボルテージフォロアアンプ３０に供給される電流量が少ない。ボルテージフォロアアンプ３０の駆動電流が少ないため、容量素子Ｃ２が接続されていない場合に比べて、ボルテージフォロアアンプ３０の応答時間Ｔは長くなる。しかしながら、ボルテージフォロアアンプ３０が応答するまでの間、容量素子Ｃ２から電流を供給することができるため、電圧降下ΔＶは小さくなる。

【0048】

なお、実際には、ノードＶＤＤＬには、容量素子Ｃ１及び容量素子Ｃ２が接続されている状態になるため、ノードＶＤＤＬには、容量素子Ｃ１及び容量素子Ｃ２の合成容量が接続されていることになる。しかしながら、容量素子Ｃ２の容量＝１μＦは、容量素子Ｃ１の容量＝１ｎＦに比べて非常に大きいため、容量素子Ｃ１の容量をほとんど無視することができる。

【0049】

負荷電流Ｉ＝１ｍＡ、応答時間Ｔ＝１０μｓとすると、電圧降下ΔＶは、上記（１）式より、１ｍＡ×（１０μｓ／１μＦ）＝１０ｍＶになる。当該電圧降下ΔＶは、定電圧装置１１０の出力電圧ＶＤＤＬの本来のＶＲ電位（例えば、２Ｖ）に比べて、無視できる値である。従って、本実施の形態の定電圧装置１０では、容量接続端子１８に容量素子Ｃ２を接続することにより、電圧効果ΔＶを抑制すると共に、消費電流を抑制することができる。

【0050】

以上説明したように本実施の形態の定電圧装置１０では、定電流切替信号生成回路１４及びメモリ１５を備えており、さらに定電流生成回路２０が抵抗素子Ｒ１、抵抗素子Ｒ２、及びＮＭＯＳ２９を備えている。容量素子Ｃ２が接続されている場合は、定電流切替信号生成回路１４によりＮＭＯＳ２９をオフ状態にする。容量素子Ｃ２が接続されている場合は、定電流切替信号生成回路１４によりＮＭＯＳ２９をオン状態にすることにより、定電流生成回路２０の抵抗値を小さくして、ボルテージフォロアアンプ３０の駆動電流の電流量を増加させる。これにより、本実施の形態の定電圧装置１０では、容量素子Ｃ２の接続状態に関わらず、電圧降下ΔＶを抑制することができる。

【0051】

このように、本実施の形態の定電圧装置１０では、容量素子Ｃ２の接続状態に応じてボルテージフォロアアンプ３０の駆動電流の電流量を調整することができる。従って、消費電流を考慮せずに容量素子Ｃ２を接続しないで用いる用途と、容量素子Ｃ２を接続して消費電流を減らす用途と、両方の用途に対して１種類の定電圧装置１０（マイクロコントローラ１）で対応することができる。

【0052】

なお、本実施の形態では、ロジック回路１６のメモリ１５に予め容量素子Ｃ２の接続状態を示すフラグが記憶されている場合について説明したがこれに限らない。例えば、マイクロコントローラ１の外部装置が容量素子Ｃ２の接続状態を検出または判断してメモリ１５に記憶させるようにしてもよい。
［第２の実施の形態］
本実施の形態の定電圧装置は、第１の実施の形態の定電圧装置１０と同様の構成及び動作を含むため、同様の構成及び動作についてはその旨を記し、詳細な説明を省略する。

【0053】

図４には、本実施の形態の定電圧装置の一例の構成を表す回路図を示す。図４に示すように、本実施の形態の定電圧装置１０は、定電流生成回路２０の駆動電流の電流量を制御するための構成が異なる。具体的には、本実施の形態の定電圧装置１０では、容量素子Ｃ２が接続されているか否かを検出して定電流生成回路２０のＮＭＯＳ２９のオン及びオフを制御する構成が第１の実施の形態の定電圧装置１０と異なっている。

【0054】

本実施の形態の定電圧装置１０は、第１の実施の形態の定電圧装置１０と同様に、基準電圧生成回路１２、定電流生成回路２０、及びボルテージフォロアアンプ３０を備えている。また、本実施の形態の定電圧装置１０は、定電流回路５０、ＰＭＯＳ５２、基準電圧生成回路５４、比較回路５６、インバータ５８、ＲＳラッチ６０、ＲＳラッチ６２、論理和回路６４、及び制御回路６６を備えている。

【0055】

定電流回路５０は、電源電圧ＶＤＤ及びＰＭＯＳ５２のソースに接続されており、ＰＭＯＳ５２に電流量が一定の電流を供給する機能を有している。ＰＭＯＳ５２は、ソースが定電流回路５０に、ドレインがノードＶＤＤＬに、ゲートがインバータ５８の出力に接続されている。

【0056】

比較回路５６は、非反転入力端子がノードＶＤＤＬに接続されている。また、比較回路５６は、反転入力端子に基準電圧生成回路５４が接続されている。

【0057】

基準電圧生成回路５４は、基準電圧ＶＲＥＦ２を生成して比較回路５６に供給する機能を有している。なお、本実施の形態では、基準電圧生成回路５４が生成する基準電圧ＶＲＥＦ２のＶＲ電位２は、基準電圧ＶＲＥＦのＶＲ電位よりも高い。

【0058】

比較回路５６の出力は、ＲＳラッチ６０のセット端子Ｓ、及び論理和回路６４の入力に接続されている。論理和回路６４は、比較回路５６の出力と、制御回路６６から入力される信号ＳＴＯＰとの論理和に応じたレベルの信号をＲＳラッチ６２のリセット端子に出力する。ＲＳラッチ６２のセット端子には、制御回路６６が接続されている。制御回路６６は、所定のタイミングで、Ｈパルスの信号ＳＴＡＲＴ及び信号ＳＴＯＰを出力する機能を有している（詳細後述）。

【0059】

ＲＳラッチ６０のリセット端子は制御回路６６に接続されており、セット端子は比較回路５６の出力に接続されており、出力端子は定電流生成回路２０のＮＭＯＳ２９のゲートに接続されている。

【0060】

次に、本実施の形態の定電圧装置１０の動作について説明する。

【0061】

基準電圧生成回路１２の出力である基準電圧ＶＲＥＦは、ボルテージフォロアアンプ３０に入力される。ボルテージフォロアアンプ３０の出力ＶＤＤＬの電位が基準電圧ＶＲＥＦと同電位（例えば、ＶＲ）になるように、ボルテージフォロアアンプ３０が動作する。

【0062】

図５には、マイクロコントローラ１に容量素子Ｃ２が接続されていない場合の負荷電流、ＰＭＯＳ４２のゲートの電位（ＰＧ電位）、及び出力ＶＤＤＬの電位（ＶＤＤＬ電位）のタイムチャートを示す。

【0063】

制御回路６６からＨパルスの信号ＳＴＡＲＴが出力される。Ｈパルスの信号ＳＴＡＲＴにより、ＲＳラッチ６０はリセットされ、ＲＳラッチ６２はセットされる。ＲＳラッチ６２からインバータ５８に出力される信号ＳＥＮは、Ｈレベルになる。これにより、ＰＭＯＳ５２のゲートには、Ｌレベルの信号が印加されるため、ＰＭＯＳ５２はオン状態になる。ＰＭＯＳ５２がオン状態になると、定電流回路５０からノードＶＤＤＬに電流が供給される。供給された電流は、マイクロコントローラ１（容量接続端子１８）に容量素子Ｃ２が接続されていない場合は、容量素子Ｃ１のみに流れる。容量素子Ｃ１は、容量が小さいため、容量素子Ｃ２が接続されている場合に比べて、短い時間でノードＶＤＤＬの電位（ＶＤＤＬ電位）が上昇する。すなわち、容量素子Ｃ２が接続されていない場合は、ＶＤＤＬ電位の立ち上がりが急峻に（単位時間当たりの変化量が大きく）なる。

【0064】

本実施の形態では、基準電圧ＶＲＥＦ２の電位ＶＲ２を基準電圧ＶＲＥＦのＶＲ電位よりも高く（ＶＲ２＞ＶＲ）としているため、ＶＤＤＬ電位がＶＲ２電位を超えると、比較回路５６の出力信号ＣＭＰがＨレベルとなる。Ｈレベルの信号ＣＭＰにより、ＲＳラッチ６０がセットされる。これにより、ＲＳラッチ６０から定電流生成回路２０のＮＭＯＳ２９のゲートには、Ｈレベルの信号が印加される。

【0065】

また、Ｈレベルの出力信号ＣＭＰにより論理和回路６４がＨレベルの信号をＲＳラッチ６２のリセット端子に出力するため、ＲＳラッチ６２がリセットされる。信号ＳＴＡＲＴはＬレベルであるため、ＲＳラッチ６２から出力される信号ＳＥＮのレベルがＬレベルになる。これにより、ＰＭＯＳ５２のゲートには、Ｈレベルの信号が印加されるため、ＰＭＯＳ５２はオフ状態になる。ＰＭＯＳ５２がオフ状態になると、定電流回路５０からノードＶＤＤＬへの電流供給が停止される。

【0066】

一方、定電流生成回路２０では、ＮＭＯＳ２９のゲートに印加される信号ＳＥＬがＨレベルとなったため、ＮＭＯＳ２９がオン状態になり、ＮＭＯＳ２６を流れた電流は、抵抗素子Ｒ２に替わりＮＭＯＳ２９を介して流れることになり、定電流生成回路２０の抵抗値は小さくなる。上記第１の実施の形態の定電圧装置１０の場合と同様に、抵抗値の低下に応じて、定電流生成回路２０からボルテージフォロアアンプ３０に供給される電流量が増加するため、ボルテージフォロアアンプ３０の駆動電流が増加する。従って、本実施の形態の定電圧装置１０においても、ボルテージフォロアアンプ３０の応答時間Ｔが短縮され、ノードＶＤＤＬの電位の低下を抑制することができる。

【0067】

また、図６には、マイクロコントローラ１に容量素子Ｃ２が接続されている場合の負荷電流、ＰＭＯＳ４２のゲートの電位（ＰＧ電位）、及び出力ＶＤＤＬの電位（ＶＤＤＬ電位）のタイムチャートを示す。

【0068】

制御回路６６からＨパルスの信号ＳＴＡＲＴが出力される。Ｈパルスの信号ＳＴＡＲＴにより、ＲＳラッチ６０はリセットされ、ＲＳラッチ６２はセットされる。ＲＳラッチ６２からインバータ５８に出力される信号ＳＥＮは、Ｈレベルになる。これにより、ＰＭＯＳ５２のゲートには、Ｌレベルの信号が印加されるため、ＰＭＯＳ５２はオン状態になる。ＰＭＯＳ５２がオン状態になると、定電流回路５０からノードＶＤＤＬに電流が供給される。供給された電流は、マイクロコントローラ１（容量接続端子１８）に容量素子Ｃ２が接続されている場合は、容量素子Ｃ１及び容量素子Ｃ２に流れる。容量素子Ｃ２は、上述したように容量素子Ｃ１に比べて大容量であるため、容量素子Ｃ２が接続されていない場合に比べて、長い時間でノードＶＤＤＬの電位（ＶＤＤＬ電位）が上昇する。すなわち、容量素子Ｃ２が接続されている場合は、ＶＤＤＬ電位の立ち上がりがなだらかに（単位時間当たりの変化量が小さく）なる。

【0069】

本実施の形態では、基準電圧ＶＲＥＦ２の電位ＶＲ２を基準電圧ＶＲＥＦのＶＲ電位よりも高く（ＶＲ２＞ＶＲ）としているため、ＶＤＤＬ電位はＶＲ２電位を超えない、もしくは超えるのに長時間を要する。そのため、比較回路５６の出力信号ＣＭＰはＬレベルを維持する。信号ＣＭＰがＬレベルを維持するため、ＲＳラッチ６０がセットされず、ＲＳラッチ６０から定電流生成回路２０のＮＭＯＳ２９のゲートに印加される信号ＳＥＬもＬレベルを維持する。

【0070】

制御回路６６からＨパルスの信号ＳＴＯＰが出力されると、ＲＳラッチ６２はリセットされる。信号ＳＴＡＲＴはＬレベルであるため、ＲＳラッチ６２から出力される信号ＳＥＮのレベルがＬレベルになる。これにより、ＰＭＯＳ５２のゲートには、Ｈレベルの信号が印加されるため、ＰＭＯＳ５２はオフ状態になる。ＰＭＯＳ５２がオフ状態になると、定電流回路５０からノードＶＤＤＬへの電流供給が停止される。

【0071】

一方、定電流生成回路２０では、ＮＭＯＳ２９のゲートに印加される信号ＳＥＬはＬレベルを維持しているため、ＮＭＯＳ２９はオフ状態であり、ＮＭＯＳ２６を流れた電流は、抵抗素子Ｒ１及び抵抗素子Ｒ２を介して流れることになり、定電流生成回路２０の抵抗値が大きくなる。上記第１の実施の形態の定電圧装置１０の場合と同様に、定電流生成回路２０からボルテージフォロアアンプ３０に供給される電流量が少ないため、ボルテージフォロアアンプ３０の駆動電流が少ない。従って、本実施の形態の定電圧装置１０においても、ボルテージフォロアアンプ３０の応答時間Ｔは短縮されないが、ボルテージフォロアアンプ３０が応答するまでの間、容量素子Ｃ２から電流を供給することができるためノードＶＤＤＬの電位の低下を抑制することができる。

【0072】

なお、本実施の形態で制御回路６６が、Ｈパルスの信号ＳＴＡＲＴを出力してからＨパルスの信号ＳＴＯＰを出力するまでの間隔、及び基準電圧生成回路５４が生成する基準電圧ＶＲＥＦ２のＶＲ２電位は、予め実験等により定めておけばよい。例えば、容量素子Ｃ２を容量接続端子１８に接続させた状態におけるＶＤＤＬ電位がＶＲ２電位に至るまでの時間（図６参照）を超えなければよく、予め実験等により定めておけばよい。

【0073】

本実施の形態の定電圧装置１０では、第１の実施の形態の定電圧装置１０に備えられていた定電流切替信号生成回路１４及びメモリ１５を要しないため、フラッシュＲＯＭやフューズ等を備える必要がない。そのため、本実施の形態の定電圧装置１０は、フラッシュＲＯＭやフューズ等を備えていないマイクロコントローラ１（半導体チップ）にも適用することができる。

【0074】

また、本実施の形態の定電圧装置１０では、定電流回路５０からノードＶＤＤＬに電流を供給し、ノードＶＤＤＬの電位の変化（立ち上がり）に応じて、立ち上がりが急峻ならば、容量素子Ｃ２が接続されていないと判断し、立ち上がりがなだらかならば容量素子Ｃ２が接続されていると判断している。このように、本実施の形態の定電圧装置１０では、容量素子Ｃ２の接続の有無を自動的に判断するため、第１の実施の形態の定電圧装置１０のようにフラグを記憶させておく必要がない。従って、本実施の形態の定電圧装置１０は、用いる用途（容量素子Ｃ２を接続して用いる用途及び容量素子Ｃ２を接続して用いる用途（消費電流抑制））に対する自由度が高い。

【0075】

以上説明したように、上記各実施の形態の定電圧装置１０では、容量素子Ｃ２がマイクロコントローラ１（容量接続端子１８）に接続されていない場合は、ＮＭＯＳ２９をオン状態にして定電流生成回路２０の抵抗値を小さくして、定電流生成回路２０からボルテージフォロアアンプ３０に供給する電流の電流量を増加させる。これにより、ボルテージフォロアアンプ３０は、駆動電流が増加するため、応答時間Ｔが短くなり、ノードＶＤＤＬの電圧降下が抑制される。また、容量素子Ｃ２がマイクロコントローラ１（容量接続端子１８）に接続されている場合は、ＮＭＯＳ２９をオフ状態にして定電流生成回路２０の抵抗値を大きくして、定電流生成回路２０からボルテージフォロアアンプ３０に供給する電流の電流量を抑制し、消費電流を抑制する。この場合は、容量素子Ｃ２からノードＶＤＤＬに電流を供給するため、ノードＶＤＤＬの電圧降下が抑制される。

【0076】

従って、本実施の形態の定電圧装置１０は、容量素子Ｃ２の接続状態に応じて定電流生成回路２０の駆動電流の電流量を調整することができる。

【0077】

なお、上記各実施の形態では、ボルテージフォロアアンプ３０の駆動電流を制御するために、定電流生成回路２０の抵抗値を変化させて定電流生成回路２０からボルテージフォロアアンプ３０に供給する電流の電流量を制御する場合について説明した。しかしながら、ボルテージフォロアアンプ３０の駆動電流を制御する構成及び動作はこれに限らない。例えば、定電流生成回路２０とボルテージフォロアアンプ３０の定電流ミラー比を変化させるようにしてもよい。図７には、容量素子Ｃ２が容量接続端子１８に接続されているか否かにより、定電流生成回路２０とボルテージフォロアアンプ３０の定電流ミラー比を変化させる場合の定電圧装置１０の一例の構成の回路図を示す。また、図８には、容量素子Ｃ２が容量接続端子１８に接続されているか否かにより、定電流生成回路２０とボルテージフォロアアンプ３０の定電流ミラー比を変化させる場合の定電圧装置１０のその他の一例の構成の回路図を示す。

【0078】

図７及び図８に示した定電圧装置１０では、上記各実施の形態の定電圧装置１０と異なり、定電流生成回路２０は抵抗素子Ｒ１及び抵抗素子Ｒ２に換わり抵抗素子Ｒを備えており、また、ＮＭＯＳ２９を備えていない。

【0079】

図７に示した定電圧装置１０の場合では、上記各実施の形態の定電圧装置１０と異なり、ボルテージフォロアアンプ３０がＮＭＯＳ４１、ＮＭＯＳ４３、ＮＭＯＳ４５、及びＮＭＯＳ４６を更に備えている。ＮＭＯＳ４１のソースは、ＮＭＯＳ４３のドレインに接続されている。ＮＭＯＳ４１のドレインは、ＮＭＯＳ３６のソース及びＮＭＯＳ３８のソースに接続されている。また、ＮＭＯＳ４５のソースは、ＮＭＯＳ４６のドレインに接続されている。ＮＭＯＳ４５のドレインは、ＰＭＯＳ４２のドレインに接続されている。ＮＭＯＳ４１のゲート及びＮＭＯＳ４５のゲートは、定電流切替信号生成回路１４に接続されている。

【0080】

定電流切替信号生成回路１４は、上記各実施の形態の定電圧装置１０と同様にメモリ１５に記憶されているフラグに基づいたレベルを有する信号ＳＥＬをＮＭＯＳ４１のゲート及びＮＭＯＳ４５のゲートに印加することにより、ＮＭＯＳ４１及びＮＭＯＳ４５のオン及びオフを制御する。

【0081】

上記各実施の形態の定電圧装置１０と同様に、容量素子Ｃ２が接続されていない場合は、ＮＭＯＳ４１及びＮＭＯＳ４５はオン状態になり、電流が多くなる。一方、容量素子Ｃ２が接続されている場合は、ＮＭＯＳ４１及びＮＭＯＳ４５はオフ状態になる。これにより、定電流生成回路２０とボルテージフォロアアンプ３０の定電流ミラー比を変化させてボルテージフォロアアンプ３０に供給する電流の電流量を制御することができる。

【0082】

図８に示した定電圧装置１０の場合では、上記各実施の形態の定電圧装置１０と異なり、定電流生成回路２０がＮＭＯＳ２７、及びＮＭＯＳ２９を更に備えている。ＮＭＯＳ２７のソースは、ＮＭＯＳ２９のドレインに接続されている。ＮＭＯＳ２７のドレインは、ＰＭＯＳ２４のドレイン、ＮＭＯＳ２６のゲート、及びＮＭＯＳ２８のドレインに接続されている。ＮＭＯＳ２７のゲートは、定電流切替信号生成回路１４に接続されている。

【0083】

定電流切替信号生成回路１４は、上記各実施の形態の定電圧装置１０と同様にメモリ１５に記憶されているフラグに基づいたレベルを有する信号ＳＥＬをＮＭＯＳ２７のゲートに印加することにより、ＮＭＯＳ２７のオン及びオフを制御する。

【0084】

図８に示した定電圧装置１０は異なり、容量素子Ｃ２が接続されていない場合は、ＮＭＯＳ２７はオフ状態になり、電流はＮＭＯＳ２８のみとなる。一方、容量素子Ｃ２が接続されている場合は、ＮＭＯＳ２７はオン状態になる。これにより、定電流生成回路２０とボルテージフォロアアンプ３０の定電流ミラー比を変化させてボルテージフォロアアンプ３０に供給する電流の電流量を制御することができる。

【0085】

また、上記各実施の形態では、定電流生成回路２０の抵抗を直列に接続された抵抗素子Ｒ１及び抵抗素子Ｒ２で構成したがこれに限らず、抵抗値を可変とできる構成であれば特に限定されるものではない。例えば、並列に接続された複数の抵抗素子であってもよいし、その他の可変抵抗であってもよい。

【0086】

また、上記各実施の形態では、定電流生成回路２０の抵抗値を２段階（抵抗値Ｒ１の場合と、抵抗値Ｒ１＋Ｒ２の場合）としたが抵抗値を変化させる段階はこれに限らず、２段階以上（例えば、３段階）としてもよい。

【0087】

また、その他の上記各実施の形態で説明したマイクロコントローラ１、定電圧装置１０、定電流生成回路２０、及びボルテージフォロアアンプ３０の構成、動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【符号の説明】

【0088】

１ マイクロコントローラ
１０ 定電圧装置
１４ 定電流切替信号生成回路
１５ メモリ
１６ ロジック回路
１８ 容量接続端子
２０ 定電流生成回路
２２、２４、３２、３４、４２、５２ ＰＭＯＳ
２６、２７、２８、２９、３６、３８、４０、４１、４３、４４、４５、４６ ＮＭＯＳ
３０ ボルテージフォロアアンプ
５０ 定電流回路
５４ 基準電圧生成回路
５６ 比較回路
５８ インバータ
６０、６２ ＲＳラッチ
６４ 論理和回路
６６ 制御回路
Ｃ１、Ｃ２ 容量素子
Ｒ１、Ｒ２ 抵抗素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】