特許 6232313 同期式シリアル通信方法およびスレーブ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6232313

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】同期式シリアル通信方法およびスレーブ装置

(51)【国際特許分類】

   G06F 1/04 20060101AFI20171106BHJP

   G06F 13/42 20060101ALI20171106BHJP

【ＦＩ】

   G06F1/04 510

   G06F13/42 350B

【請求項の数】6

【全頁数】10

(21)【出願番号】特願2014-33642(P2014-33642)

(22)【出願日】2014年2月25日

(65)【公開番号】特開2015-158824(P2015-158824A)

(43)【公開日】2015年9月3日

【審査請求日】2017年1月10日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100083194

【弁理士】

【氏名又は名称】長尾 常明

(72)【発明者】

【氏名】小笠原 健一

【審査官】 山崎 誠也

(56)【参考文献】

【文献】 特表２０１２−５０４２６３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１６１７１７（ＵＳ，Ａ１）

【文献】 特開２０１２−０８３２８３（ＪＰ，Ａ）

【文献】 特開２００９−０９４９３３（ＪＰ，Ａ）

【文献】 特開２０１３−２３５２９３（ＪＰ，Ａ）

【文献】 特開２００２−２７１３０６（ＪＰ，Ａ）

【文献】 特開２０１３−１４３６８３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １／０４−１／１４

Ｇ０６Ｆ １３／４２

(57)【特許請求の範囲】

【請求項1】

クロック信号とデータ信号とチップイネーブル信号をマスタ装置又は前段のスレーブ装置から入力し処理して当該段のスレーブ装置の識別あるいは制御を行い、当該段のスレーブ装置から後段のスレーブ装置に、前記クロック信号と前記データ信号と前記チップイネーブル信号を再生して転送する同期式シリアル通信方法において、
当該段のスレーブ装置は、前記マスタ装置又は前記前段のスレーブ装置から前記データ信号のデータ区間が到来する前に前記マスタ装置又は前記前段のスレーブ装置から前記クロック信号の半周期のｎ倍（ｎは１以上の正の整数）のパルス幅をもつ基準パルスを入力すると、該基準パルスのパルス幅に基づいて前記クロック信号のデューティを補正し、該デューティ補正後のクロック信号を新たなクロック信号として後段のスレーブ装置に転送することを特徴とする同期式シリアル通信方法。

【請求項2】

請求項１に記載の同期式シリアル通信方法において、
前記データ信号は、前記新たなクロック信号によりリタイミングされて新たなデータ信号として当該段のスレーブ装置から出力することを特徴とする同期式シリアル通信方法。

【請求項3】

請求項１又は２に記載の同期式シリアル通信方法において、
前記基準パルスは、前記クロック信号のクロック区間の前、前記データ信号のデータ区間の前、又は前記チップイネーブル信号のチップ選択区間の前に含まれていることを特徴とする同期式シリアル通信方法。

【請求項4】

クロック信号とデータ信号とチップイネーブル信号をマスタ装置又は前段のスレーブ装置から入力し処理して当該段のスレーブ装置の識別あるいは制御を行い、当該段のスレーブ装置から後段のスレーブ装置に、前記クロック信号と前記データ信号と前記チップイネーブル信号を再生して転送する同期式シリアル通信方法の実施に使用するスレーブ装置であって、
前記マスタ装置又は前記前段のスレーブ装置から前記データ信号のデータ区間が到来する前に前記マスタ装置又は前記前段のスレーブ装置から前記クロック信号の半周期のｎ倍（ｎは１以上の正の整数）のパルス幅をもつ基準パルスを入力すると該基準パルスのパルス幅をカウントする第１のカウンタと、
前記クロック信号の第１のエッジを入力するとカウントを開始する第２のカウンタと、
前記クロック信号の前記第１のエッジを入力すると新たなクロック信号の第１のエッジを生成し、前記第２のカウンタによるカウント値が前記第１のカウンタで得られたカウント値の１／ｎの値に一致すると前記新たなクロック信号の第２のエッジを生成するクロック出力回路と、
を備えることを特徴とするスレーブ装置。

【請求項5】

請求項４に記載のスレーブ装置において、
前記データ信号は、前記クロック出力回路により出力される前記新たなクロック信号によりリタイミングされて新たなデータ信号として出力することを特徴とするスレーブ装置。

【請求項6】

請求項４又は５に記載のスレーブ装置において、
前記基準パルスは、前記クロック信号のクロック区間の前、前記データ信号のデータ区間の前、又は前記チップイネーブル信号のチップ選択区間の前に含まれていることを特徴とするスレーブ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ信号の他にチップイネーブル信号とクロック信号をマスタ装置から２以上のスレーブ装置に送信して所定のスレーブ装置を制御する同期式シリアル通信方法およびそれに使用するスレーブ装置に関する。

【背景技術】

【0002】

同期式シリアル通信方式では、図４に示すように、１個のマスタ装置（図示せず）から例えば４個のスレーブ装置３１〜３４に対してデータ信号ＤＡＴＡを送信する際、クロック信号ＣＬＫの信号線とチップイネーブル信号ＣＥの信号線は各スレーブ装置３１〜３４に並列接続し、データ信号ＤＡＴＡの信号線はマスタ装置又は前段のスレーブ装置の出力を後段のスレーブ装置に接続する手法が採用されている（類似のものとして特許文献１）。

【0003】

ところが、例えば、マスタ装置からの指示によってバッテリのセルの電圧を個々にチェックする装置は、図５に示すように、直列に接続されたセルＥ１〜Ｅ４を対象とするものであるので、それぞれのセルＥ１〜Ｅ４の電圧をチェックするスレーブ装置４１〜４４では後段になるほどバッテリ電圧が高くなる。このため、クロック信号ＣＬＫを各スレーブ装置４１〜４４に共通に並列接続することができないので、データ信号ＤＡＴＡおよびチップイネーブル信号ＣＥとともに、そのクロック信号ＣＬＫをマスタ装置又は前段のスレーブ装置から後段のスレーブ装置に伝達する構成となっている。

【0004】

図６に、図５で説明したスレーブ装置４１からセル電圧チェック部分を省略したセル識別用のスレーブ装置の回路を示した。５１はチップイネーブル信号ＣＥ＿ＩＮの入力端子、５２はデータ信号ＤＡＴＡ＿ＩＮの入力端子、５３はクロック信号ＣＬＫ＿ＩＮの入力端子、５４はチップイネーブル信号ＣＥ＿ＯＵＴの出力端子、５５はデータ信号ＤＡＴＡ＿ＯＵＴの出力端子、５６はクロック信号ＣＬＫ＿ＯＵＴの出力端子である。

【0005】

入力したデータ信号ＤＡＴＡ＿ＩＮは、入力したクロック信号ＣＬＫ＿ＩＮによってシフトレジスタ５７に取り込まれてシフトされ、単位データ分（例えば２バイド分）が取り込まれた時点でチップイネーブル信号ＣＥ＿ＩＮのエッジが入力することで、そのシフトレジスタ５７に蓄積されたパラレルデータがラッチ回路５８にラッチされる。そして、このラッチ回路５８にラッチされたデータが識別回路（図示せず）でセル識別に使用される。５９〜６１はバッファである。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１０−１８６３７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、図５、図６に示す構成のように、データ信号ＤＡＴＡ＿ＩＮおよびチップイネーブル信号ＣＥ＿ＩＮとともに、クロック信号ＣＬＫ＿ＩＮをマスタ装置又は前段のスレーブ装置から取り込み、後段のスレーブ装置に送り出すシリアル通信方式では、そのスレーブ装置の段数が多くなると、後段のスレーブ装置に至るほどクロック信号の遅延が蓄積され、最終段のスレーブ装置ではクロック信号が欠落する可能性がある。図７に、図５の通信方式における４段のスレーブ装置が接続された場合の各段におけるクロック信号ＣＬＫ１〜ＣＬＫ４の波形を示した。

【0008】

なお、このように劣化するクロック信号を補正できるように、図８に示すように、データ信号に、ブレーク信号ＢＲとデータＤＡＴ１，ＤＡＴＡ２の区間と間にシンクフィールドＳＦを挿入しておき、このシンクフィールドＳＦによってクロックの再生を行うようにする方式もあるが、特別にシンクフィールドＳＦを伝送する必要があり、処理が複雑となり、またデータ転送効率が低下する問題がある。

【0009】

本発明の目的は、スレーブ装置においてクロック信号の劣化を補償できるようにした同期式シリアル通信方法およびスレーブ装置を提供することである。

【課題を解決するための手段】

【0010】

上記目的を達成するために、請求項１にかかる発明は、クロック信号とデータ信号とチップイネーブル信号をマスタ装置又は前段のスレーブ装置から入力し処理して当該段のスレーブ装置の識別あるいは制御を行い、当該段のスレーブ装置から後段のスレーブ装置に、前記クロック信号と前記データ信号と前記チップイネーブル信号を再生して転送する同期式シリアル通信方法において、当該段のスレーブ装置は、前記マスタ装置又は前記前段のスレーブ装置から前記データ信号のデータ区間が到来する前に前記マスタ装置又は前記前段のスレーブ装置から前記クロック信号の半周期のｎ倍（ｎは１以上の正の整数）のパルス幅をもつ基準パルスを入力すると、該基準パルスのパルス幅に基づいて前記クロック信号のデューティを補正し、該デューティ補正後のクロック信号を新たなクロック信号として後段のスレーブ装置に転送することを特徴とする。

【0011】

請求項２にかかる発明は、請求項１に記載の同期式シリアル通信方法において、前記データ信号は、前記新たなクロック信号によりリタイミングされて新たなデータ信号として当該段のスレーブ装置から出力することを特徴とする。

【0012】

請求項３にかかる発明は、請求項１又は２に記載の同期式シリアル通信方法において、前記基準パルスは、前記クロック信号のクロック区間の前、前記データ信号のデータ区間の前、又は前記チップイネーブル信号のチップ選択区間の前に含まれていることを特徴とする。

【0013】

請求項４にかかる発明は、クロック信号とデータ信号とチップイネーブル信号をマスタ装置又は前段のスレーブ装置から入力し処理して当該段のスレーブ装置の識別あるいは制御を行い、当該段のスレーブ装置から後段のスレーブ装置に、前記クロック信号と前記データ信号と前記チップイネーブル信号を再生して転送する同期式シリアル通信方法の実施に使用するスレーブ装置であって、前記マスタ装置又は前記前段のスレーブ装置から前記データ信号のデータ区間が到来する前に前記マスタ装置又は前記前段のスレーブ装置から前記クロック信号の半周期のｎ倍（ｎは１以上の正の整数）のパルス幅をもつ基準パルスを入力すると該基準パルスのパルス幅をカウントする第１のカウンタと、前記クロック信号の第１のエッジを入力するとカウントを開始する第２のカウンタと、前記クロック信号の前記第１のエッジを入力すると新たなクロック信号の第１のエッジを生成し、前記第２のカウンタによるカウント値が前記第１のカウンタで得られたカウント値の１／ｎの値に一致すると前記新たなクロック信号の第２のエッジを生成するクロック出力回路と、を備えることを特徴とする。

【0014】

請求項５にかかる発明は、請求項４に記載のスレーブ装置において、前記データ信号は、前記クロック出力回路により出力される前記新たなクロック信号によりリタイミングされて新たなデータ信号として出力することを特徴とする。

【0015】

請求項６にかかる発明は、請求項４又は５に記載のスレーブ装置において、前記基準パルスは、前記クロック信号のクロック区間の前、前記データ信号のデータ区間の前、又は前記チップイネーブル信号のチップ選択区間の前に含まれていることを特徴とする。

【発明の効果】

【0016】

本発明によれば、入力したクロック信号の前端エッジから次の逆極性エッジまでの時間、つまりクロック信号のデューティ比を所定値に補正することができるので、スレーブ装置の段数が多段になった場合であっても、クロック信号の劣化を防止することができる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施例のスレーブ装置の構成を示すブロック図である。

【図2】図１のスレーブ装置の動作波形図である。

【図3】（ａ）はデータ信号に基準パルスを挿入した波形図、（ｂ）はクロック信号に基準パルスを挿入した波形図である。

【図4】一般的な同期式シリアル通信装置のスレーブ側構成を示すブロック図である。

【図5】バッテリのセル電圧をチェックするための同期式シリアル通信装置のスレーブ側構成を示すブロック図である。

【図6】図５のスレーブ装置の一部の構成を示すブロック図である。

【図7】図５の同期式シリアル通信装置のクロックの波形劣化を示す波形図である。

【図8】クロック補正用信号を挿入したデータ信号の波形図である。

【発明を実施するための形態】

【0018】

図１に本発明の１つの実施例の同期式シリアル通信装置のスレーブ装置の構成を示す。１はチップイネーブル信号ＣＥ＿ＩＮの入力端子、２はデータ信号ＤＡＴＡ＿ＩＮの入力端子、３はクロック信号ＣＬＫ＿ＩＮの入力端子、４はシステムクロック信号ＳＹＳＣＬＫ＿ＩＮの入力端子、５はシステムリセット信号ＳＹＳＲＳＴ＿ＩＮの入力端子、６はチップイネーブル信号ＣＥ＿ＯＵＴの出力端子、７はデータ信号ＤＡＴＡ＿ＯＵＴの出力端子、８はクロック信号ＣＬＫ＿ＯＵＴの出力端子である。

【0019】

９は第１のエッジ検出回路であり、チップイネーブル信号ＣＥ＿ＩＮの立上りエッジ検出信号ＣＥ＿ｒｉｓｅと立下りエッジ検出信号ＣＥ＿ｆａｌｌを出力する。

【0020】

１０はラッチ回路であり、チップイネーブル信号ＣＥ＿ＩＮの立上りエッジで負荷（図示せず）に送るべきデータをラッチする。

【0021】

１１はシフトレジスタであり、データ信号ＤＡＴＡ＿ＩＮを取り込んでクロック信号ＣＬＫ＿ＩＮによって２バイト分をシフトしてシリアル／パラレル変換を行う。

【0022】

１２は第２のエッジ検出回路であり、クロック信号ＣＬＫ＿ＩＮの立下りエッジ検出信号ＣＬＫ＿ｆａｌｌを検出して出力する。

【0023】

１３はステートマシンであり、システムリセット信号ＳＹＳＲＳＴ＿ＩＮが入力した後にシステムクロック信号ＳＹＳＣＬＫ＿ＩＮの入力が有効になるとＩＤＬＥ状態となり、チップイネーブル立下りエッジ検出信号ＣＥ＿ｆａｌｌを入力するとＳＹＮＣ０状態となり、チップイネーブル立上りエッジ検出信号ＣＥ＿ｆａｌｌを入力するとＳＹＮＣ１状態なってからＷＡＩＴ状態となり、その後、クロック信号ＣＬＫ＿ＩＮを入力するとＲＸ（受信）状態となる。

【0024】

１４は第１のカウンタであり、ステートマシンがＩＤＬＥ状態からＳＹＮＣ０状態に変化するとシステムクロック信号ＳＹＳＣＬＫ＿ＩＮのカウントを開始する。

【0025】

１５はパルス幅記憶レジスタであり、第１のカウンタ１４のカウント値を入力し、ステートマシン１３がＳＹＮＣ０状態からＳＹＮＣ１状態に変化した時点の当該カウント値を２ビット分右シフト（つまり、１／４）した値をパルス幅値として記憶する。

【0026】

１６は第２のカウンタであり、クロック信号ＣＬＫ＿ＩＮの立下りエッジ検出信号ＣＬＫＩＮ＿ｆａｌｌが検出されるとシステムクロック信号ＳＹＳＣＬＫ＿ＩＮのカウントを開始する。

【0027】

１７は比較回路であり、第２のカウンタ１６のカウント値がパルス幅記憶レジスタ１５に記憶されているパルス幅値と一致すると、一致信号を出力する。その一致信号の一部によって、第２のカウンタ１６はクリアされる。

【0028】

１８はＳＲＦＦ回路からなるクロック出力回路であり、クロック立下りエッジ検出信号ＣＬＫＩＮ＿ｆａｌｌが出力されたときにリセットされてＱ端子に“Ｌ”を出力し、比較回路１７から一致信号が出力するとセットされてＱ端子に“Ｈ”を出力する。

【0029】

１９はＤＦＦ回路からなるリタイミング回路であり、クロック出力回路１８のＱ端子が“Ｌ”となる毎にデータ信号ＤＡＴＡ＿ＩＮを取り込んでリタイミングし、Ｑ端子から出力する動作を行う。

【0030】

２０はチップイネーブルリタイミング回路であり、チップイネーブル立上りエッジ検出信号ＣＥ＿ｒｉａｅと立下りエッジ検出信号ＣＥ＿ｆａｌｌとを取り込んで、システムクロック信号ＳＹＳＣＬＫ＿ＩＮによってその両エッジをリタイミングして出力する。

【0031】

２１はチップイネーブル信号ＣＥ＿ＯＵＴを出力するバッファ、２２はデータ信号ＤＡＴＡ＿ＯＵＴを出力するバッファ、２３はクロック信号ＣＬＫ＿ＯＵＴを出力するバッファである。

【0032】

次に、図２の波形図を参照しながら図１のスレーブ装置の動作を説明する。本実施例では、マスタ装置又は前段のスレーブ装置から入力されるチップイネーブル信号ＣＥ＿ＩＮに、データ信号ＤＡＴＡ＿ＩＮのデータＤＡＴＡ１，ＤＡＴＡ２の始まる前に、クロック信号ＣＬＫ＿ＩＮの周期の２倍の周期の“Ｌ”パルスを基準パルスＰとして予め含ませておく。なお、クロック信号ＣＬＫ＿ＩＮは、データ信号ＤＡＴＡ＿ＩＮのデータＤＡＴＡ１，ＤＡＴＡ２の期間において“Ｈ”／“Ｌ”を繰り返し、その期間はチップイネーブル信号ＣＥ＿ＩＮが“Ｌ”となる。

【0033】

さて、チップイネーブル信号ＣＥ＿ＩＮに含まれる基準パルスＰが“Ｌ”に立ち下がると、立下りエッジ検出信号ＣＥ＿ｆａｌｌによって、ステートマシン１３がＩＤＬＥ状態からＳＹＮＣ０状態に遷移し、第１のカウント１４がシステムクロック信号ＳＹＳＣＬＫ＿ＩＮのカウントを開始する。

【0034】

次に、チップイネーブル信号ＣＥ＿ＩＮの基準パルスＰが“Ｈ”に立ち上がると、立上りエッジ検出信号ＣＥ＿ｒｉｓｅによって、ステートマシン１３がＳＹＮＣ０状態からＳＹＮＣ１状態に遷移し、それまでに第１のカウンタ１４でカウントされたカウント値を２ビットだけ右シフトした値（１／４）がパルス幅記憶レジスタ１５にパルス幅値として記憶される。このとき、第１のカウンタ１４のカウント値が「２００」であったとすると、これはクロック信号ＣＬＫの２周期分であるので、１クロック分の半分の値である「５０」がパルス幅値として記憶される。この「５０」のパルス幅値は、クロック信号ＣＬＫの正規なデューティを示す。

【0035】

次に、ステートマシン１３はＷＡＩＴ状態に遷移し、クロック信号ＣＬＫ＿ＩＮの立下りエッジ検出信号ＣＬＫ＿ｆａｌｌが出力されると、第２のカウンタ１６がシステムクロック信号ＳＹＳＣＬＫ＿ＩＮのカウントを開始する。また、クロック信号ＣＬＫ＿ＩＮの立ち下りによって、クロック出力回路１８がリセットされてＱ端子が“Ｌ”になり、クロック信号ＣＬＫ＿ＯＵＴが“Ｌ”レベルになる。また、クロック出力回路１８のＱ端子が“Ｌ”になることで、データリタイミング回路１９がデータ信号ＤＡＴＡ＿ＩＮの１ビット分を取り込み、データ信号ＤＡＴＡ＿ＯＵＴとして出力する。

【0036】

次に、第２のカウンタ１６のカウントが進行して、「５０」までカウントすると、比較回路１７から一致信号が出力して、第２のカウンタ１６がクリアされると共に、クロック出力回路１８がセットされて、Ｑ端子が“Ｈ”になる。ここで、Ｑ端子が“Ｌ”から“Ｈ”になるまでのパルス幅値は前記した「５０」であり、クロック信号ＣＬＫ＿ＩＮのデューティが５０％より短くなっていたり、あるいは長くなっていても、ちょうど５０％に補正されて、クロック信号ＣＬＫ＿ＯＵＴとして次段のスレーブ装置に送り出されることになる。

【0037】

このようなクロック補正の動作は、次のチップイネーブル信号ＣＥ＿ＩＮの立上りエッジ検出信号ＣＥ＿ｒｉｓｅが到来するまでの間、クロック信号ＣＬＫ＿ＩＮの立下りエッジ毎に繰り返される。

【0038】

チップイネーブルリタイミング回路２０は、チップイネーブル信号ＣＥ＿ＩＮの立下りエッジ検出信号ＣＥ＿ｒｉｓｅと立上りエッジ検出信号ＣＥ＿ｆａｌｌをシステムクロック信号ＳＹＳＣＬＫ＿ＩＮによってリタイミングして、チップイネーブル信号ＣＥ＿ＯＵＴとして、次段のスレーブ装置に送り出す。

【0039】

以上のクロック信号ＣＬＫ＿ＩＮが入力している期間、シフトレジスタ１１でシリアル／パラレル変換されたデータＤＡＴＡ１，ＤＡＴＡ２は、チップイネーブル信号ＣＥ＿ＩＮが“Ｈ”に立ち上がるタイミングでラッチ回路１０にラッチされ、負荷（図示せず）に転送される。当該データ信号に含まれる識別信号がその負荷の識別信号に合致すれば、当該データ信号に含まれる制御信号に応じてその負荷が制御（例えば、バッテリセルの電圧測定開始／停止等）されることになる。

【0040】

以上のように、本実施例によれば、当該のスレーブ装置に入力するクロック信号ＣＬＫ＿ＩＮの立下りエッジを起点として、立ち上がりエッジまでの期間が基準パルスＰの期間の１／４の期間に補正された新たなクロック信号ＣＬＫ＿ＯＵＴが出力端子８から次段のスレーブ装置に出力することになる。すなわち、入力したクロック信号の前端エッジから次の逆極性エッジまでの時間、つまりクロック信号のデューティ比を所定値に補正することができる。

【0041】

なお、上記した実施例では、基準パルスＰをチップイネーブル信号ＣＥ＿ＩＮに含ませた例で説明したが、図３（ａ）に示すように、その基準パルスＰをデータ信号ＤＡＴＡ＿ＩＮの前部分に含ませても、また図３（ｂ）に示すように、クロック信号ＣＬＫ＿ＩＮの前部分に含ませても、その基準パルスＰを抜き出して、パルス期間をカウントしておくことにより、同様にクロックの補正を行うことができる。

【0042】

また、上記した基準パルスＰのパルス幅は、クロック信号の２周期分に限られるものではなく、半周期の整数倍であればよい。

【符号の説明】

【0043】

１〜５：入力端子、６〜８：出力端子、９：第１のエッジ検出回路、１０：ラッチ回路、１１：シフトレジスタ、１２：第２のエッジ検出回路、１３：ステートマシン、１４：第１のカウンタ、１５：パルス幅記憶回路、１６：第２のカウンタ、１７：比較回路、１８：クロック出力回路、１９：データリタイミング回路、２０：チップイネーブルリタイミング回路、２１〜２３：バッファ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】