特許 6238360 ナノ構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6238360

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】ナノ構造の製造方法

(51)【国際特許分類】

   C23C 14/14 20060101AFI20171120BHJP

   B82Y 20/00 20110101ALI20171120BHJP

   B82Y 30/00 20110101ALI20171120BHJP

   B82Y 40/00 20110101ALI20171120BHJP

   H01L 31/0352 20060101ALI20171120BHJP

   H01L 31/0745 20120101ALI20171120BHJP

   H01L 29/06 20060101ALI20171120BHJP

   H01L 29/16 20060101ALI20171120BHJP

   H01L 29/161 20060101ALI20171120BHJP

   H01L 21/205 20060101ALI20171120BHJP

【ＦＩ】

   C23C14/14 D

   B82Y20/00

   B82Y30/00

   B82Y40/00

   H01L31/04 342A

   H01L31/06 450

   H01L29/06 601D

   H01L29/06 601N

   H01L29/16

   H01L29/161

   H01L21/205

【請求項の数】9

【全頁数】30

(21)【出願番号】特願2014-123112(P2014-123112)

(22)【出願日】2014年6月16日

(65)【公開番号】特開2016-3349(P2016-3349A)

(43)【公開日】2016年1月12日

【審査請求日】2016年7月4日

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(73)【特許権者】

【識別番号】504229284

【氏名又は名称】国立大学法人弘前大学

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100153006

【弁理士】

【氏名又は名称】小池 勇三

(72)【発明者】

【氏名】俵 毅彦

(72)【発明者】

【氏名】舘野 功太

(72)【発明者】

【氏名】章 国強

(72)【発明者】

【氏名】後藤 秀樹

(72)【発明者】

【氏名】岡本 浩

【審査官】 森坂 英昭

(56)【参考文献】

【文献】 特開２０１３−０２１２０３（ＪＰ，Ａ）

【文献】 特開２００５−１７２４２９（ＪＰ，Ａ）

【文献】 特開２００７−２５１０８９（ＪＰ，Ａ）

【文献】 N.Paul et al，Comparison between surfactant-mediated Bi/Ge/Si(111) epitaxy and Ge/Si(111)epitaxy，Surface Science，２００４年，564，187-200

【文献】 岡本浩、他，Ｂｉサーファクタントを用いたＧｅナノドットの低温形成，第６１回応用物理学会春季学術講演会 講演予稿集，日本，２０１４年 ３月 ３日

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｃ２３Ｃ １４／００ − １４／５８

Ｂ８２Ｙ ２０／００

Ｂ８２Ｙ ３０／００

Ｂ８２Ｙ ４０／００

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１６

Ｈ０１Ｌ ２９／１６１

Ｈ０１Ｌ ３１／０３５２

Ｈ０１Ｌ ３１／０７４５

(57)【特許請求の範囲】

【請求項1】

Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを、気相堆積法または気相成長法により基板の上に形成するナノ構造の製造方法であって、
ＢｉあるいはＢｉの前駆体となる原料を前記基板の上に供給して前記基板の上にＢｉ層を形成するＢｉ層形成工程と、
Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料を前記基板の上に供給して複数の前記ナノドットを形成するナノドット形成工程と、
前記ナノドット形成工程の後で、原料の供給を停止して前記ナノドット形成工程における基板温度条件以上の基板温度とする加熱工程と
を備え、
ＢｉまたはＢｉの前駆体材料を前記半導体材料の供給前、あるいは前記半導体材料の供給と同時、あるいはその双方の時点で供給し、
前記ナノドット形成工程は、前記基板の上にＢｉ層が存在している状態で実施することを特徴とするナノ構造の製造方法。

【請求項2】

請求項１記載のナノ構造の製造方法において、
前記Ｂｉ層形成工程と前記ナノドット形成工程は同時に実施することを特徴とするナノ構造の製造方法。

【請求項3】

請求項１または２記載のナノ構造の製造方法において、
前記Ｂｉ層形成工程並びに前記ナノドット形成工程において温度および前記Ｂｉ層の層厚の少なくとも１を制御することで、前記ナノドットの大きさおよび密度を制御することを特徴とするナノ構造の製造方法。

【請求項4】

請求項１〜３記載のナノ構造の製造方法において、
前記加熱工程の後で、原料の供給停止を継続した状態で、前記加熱工程における基板温度条件より高い基板温度とする追加加熱工程を備えることを特徴とするナノ構造の製造方法。

【請求項5】

請求項１〜４のいずれか１項に記載のナノ構造の製造方法において、
前記基板の上に形成された複数の前記ナノドットを覆って前記基板の上に第１被覆層を形成する第１被覆層形成工程と、
前記第１被覆層の上にＳｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを、気相堆積法または気相成長法により、ＢｉまたはＢｉの前駆体材料を前記半導体材料の供給前、あるいは前記半導体材料の供給と同時、あるいはその双方の時点で供給することで、前記第１被覆層の上に形成する工程と、
前記第１被覆層の上に形成された複数の前記ナノドットを覆って前記第１被覆層の上に第２被覆層を形成する第２被覆層形成工程と
を備えることを特徴とするナノ構造の製造方法。

【請求項6】

請求項５記載のナノ構造の製造方法において、
前記第２被覆層を形成した後で、前記第２被覆層形成工程における基板温度条件以上の基板温度とする加熱工程を備えることを特徴とするナノ構造の製造方法。

【請求項7】

請求項１〜６のいずれか１項に記載のナノ構造の製造方法において、
前記ナノドットの原子間の価電子における未結合手を終端する工程を備えることを特徴とするナノ構造の製造方法。

【請求項8】

請求項１〜７のいずれか１項に記載のナノ構造の製造方法において、
前記基板は、半導体基板，誘電体基板，および金属基板のいずれかであることを特徴とするナノ構造の製造方法。

【請求項9】

請求項８記載のナノ構造の製造方法において、
前記基板は、Ｓｉ基板またはＧｅ基板であり、
前記基板の面方位は、（１００）面、（１１１）面、（１１０）面のいずれかに等価な面から１度未満の角度だけ傾斜している
ことを特徴とするナノ構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体から構成された量子ドットなどの微細な構造を製造するナノ構造の製造方法に関する。

【背景技術】

【0002】

近年、半導体ナノドットあるいは量子ドット構造などの半導体ナノ構造は、従来の半導体デバイスの性能を大幅に凌駕するデバイスや新機能デバイスを実現可能にする可能性を持つことから注目を集めており、国内外で精力的に研究開発が行われている。例えば、消費電力が少なく周囲温度変化による影響も少ない半導体レーザ、従来の理論的変換効率を大幅に上回る第３世代太陽電池、消費電力が少なく従来の記憶保持能力を上回る半導体フローティングゲートメモリー素子、発光素子を作製することが難しいシリコン（Ｓｉ）系IV族半導体を用いた発光素子、消費電力が極小となる単電子トランジスタ素子などの研究開発が進められている。

【0003】

これらのなかで、化合物半導体を用いた量子ドットの研究開発は、比較的早期から開始され、例えば、半導体量子ドットレーザの実用化が始まっている。一方、Ｓｉやゲルマニウム（Ｇｅ）に代表されるIV族半導体を用いたナノドットあるいは量子ドット構造は、化合物半導体量子ドット構造に比べ低コストな量子ドットデバイスの実現に向けて期待が高まっている。また、IV族半導体を用いたナノドットあるいは量子ドット構造は、現代社会を支える集積回路やＬＳＩの製造に用いられるＳｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスに整合する高性能デバイスや、将来の光・電子融合素子の実現の核となることが期待されている。

【0004】

ここで、Ｓｉ−ＣＭＯＳプロセスへの整合や低コストな量子ドットデバイスの実現のためには、IV族半導体ナノドットあるいは量子ドット構造を制御性良く高密度に作製する技術が望まれる。半導体ナノドットとは、数ｎｍオーダーから数百ｎｍオーダーのサイズを有する半導体の微細構造であり、このうち量子サイズ効果を具現した半導体ナノドットを半導体量子ドットと呼ぶ。

【0005】

さらに、半導体ナノドットを２００℃以下の基板温度で高密度かつ制御性良く製造できる技術が開発されれば、半導体ナノドットをポリイミドなどの有機フィルム上へ形成することが可能となる。同様に、１５０℃以下の基板温度で製造できれば、ポリエチレンテレフタレート（ＰＥＴ）上への形成が可能となる他、フォトレジストを用いたリフトオフプロセスの適用も可能となる。

【0006】

従来、IV族半導体ナノドットを高密度かつ制御性良く製造するために、サーファクタントとしてＳｂやＣを使用する技術（非特許文献１，２）が開発されている。なお、上記サーファクタントは、結晶成長において、結晶成長時における結晶の表面状態を変える物質である。また、IV族半導体ナノドットを高密度かつ制御性良く製造するために、極薄酸化膜を挟んでナノドットを成長する技術（特許文献１，非特許文献２）が開発されている。

【0007】

しかしながら、これらの技術では、形成されるナノドットのサイズや密度を自由に制御することができず、良好な均一性と密度を有するナノドットが製造できる温度範囲も限られていた。特に、３００℃以下の基板温度でナノドットのサイズを制御性良くコントロールできる形成技術が存在しなかったため、上述したようなＰＥＴフィルム上への形成やリフトオフプロセスの適用が可能となる１５０℃以下の基板温度で、形状の整った半導体ナノドットを高密度に形成ですることはできなかった。

【0008】

結合したＧｅクラスタをＳｉＯ₂／Ｓｉ基板上に室温で形成した報告例はあるが、分離したドット形状にするためには、５００℃の熱処理が必要であった（非特許文献３参照）。

【0009】

この他、Ｂｉターミネーション表面におけるＧｅの１原子層または２原子層ナノ構造形成過程の研究報告が非特許文献４と非特許文献５に掲載されているが、Ｂｉ堆積時の基板温度が非特許文献４では７４０Ｋ、非特許文献５では５５０〜７００℃と高温であることに加え、これらの報告では半導体量子ドットとして使用可能なナノドットの形成には至っていなかった。

【0010】

従来の手法によってＳｉ基板上に作製したＧｅナノドットの１例として、ＡＦＭ（原子力間顕微鏡）像を図２３に示す。図２３は、１１０℃の基板温度においてＧｅを層厚３ｎｍに真空蒸着した後、水素・窒素混合気体中５５０℃で熱処理を行った試料のＡＦＭ像である。この実験において、層厚３ｎｍ程度にＧｅを真空蒸着した後の時点ではナノドットは形成されておらず、Ｇｅは不均一な凹凸を有する薄膜であった。この試料に上記熱処理を加えることにより、Ｇｅ薄膜がＧｅナノドットに変化したが、ナノドットの形状は不揃いで密度が低いことに加え、ナノドットの多くは転位が導入されると考えられる巨大なドットとなった。このような巨大なドットは一般に電子デバイスや光半導体デバイスなどで期待される量子ドットとしての作用は望めない。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２００５−３０３２４９号公報

【特許文献2】特開２００７−２５１０８９号公報

【非特許文献】

【0012】

【非特許文献1】I. Berbezier et al. ,"Ge dots self-assembling: Surfactant mediated growth of Ge on SiGe (118) stress-induced kinetic instabilities", APPLIED PHYSICS LETTERS, vol.83, no.23, pp.4833-4835 ,2003.

【非特許文献2】Y. Wakayama et al. , "Structural transition of Ge dots induced by submonolayer carbon on Ge wetting layer", APPLIED PHYSICS LETTERS, vol.77, no.15, pp.2328-2330, 2000.

【非特許文献3】N. Motta et al. , "Role of patterning in islands nucleation on semiconductor surfaces", C. R. Physique ,vol.7, pp.1046-1072, 2006.

【非特許文献4】M. Kawamura et al. , "Nanowires and Nanorings at the Atomic Level", Physical Review Letters, vol.91, no.9, pp.096102-1-096102-4 ,2003.

【非特許文献5】K. N. Romanyuk et al. , "Formation of Ge Clusters at a Si(111)-Bi-√3×√3 Surface",JETP Letters, vol.93 ,no.11 ,pp.740-745 ,2011.

【発明の概要】

【発明が解決しようとする課題】

【0013】

以上に説明したように、従来のIV族半導体によるナノドットの製造方法においては、サーファクタントとしてＳｂやＣを使用する技術が提案されているが、ナノドットのサイズや密度を自由に制御することができないという課題があった。

【0014】

本発明は、以上のような問題点を解消するためになされたものであり、IV族半導体によるナノドットが、サイズや密度を自由に制御して形成できるようにすることを目的とする。

【課題を解決するための手段】

【0015】

本発明に係るナノ構造の製造方法は、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを、気相堆積法または気相成長法により基板の上に形成するナノ構造の製造方法であって、ＢｉまたはＢｉの前駆体材料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給する。

【0016】

上記ナノ構造の製造方法において、ＢｉあるいはＢｉの前駆体となる原料を基板の上に供給して基板の上にＢｉ層を形成するＢｉ層形成工程と、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料を基板の上に供給して複数のナノドットを形成するナノドット形成工程と、ナノドット形成工程の後で、原料の供給を停止してナノドット形成工程における基板温度条件以上の基板温度とする加熱工程とを備え、ナノドット形成工程は、基板の上にＢｉ層が存在している状態で実施する。上記２つの工程は同時に実施してもよい。すなわち、ＢｉあるいはＢｉの前駆体となる原料とＳｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料を同時に供給する工程としてもよい。

【0017】

上記ナノ構造の製造方法において、Ｂｉ層形成工程並びにナノドット形成工程において温度およびＢｉ層の層厚の少なくとも１を制御することで、ナノドットの大きさおよび密度を制御する。

【0018】

上記ナノ構造の製造方法において、加熱工程の後で、原料の供給停止を継続した状態で、加熱工程における基板温度条件より高い基板温度とする追加加熱工程を備えるようにしてもよい。

【0019】

上記ナノ構造の製造方法において、基板の上に形成された複数のナノドットを覆って基板の上に第１被覆層を形成する第１被覆層形成工程と、第１被覆層の上にＳｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを、気相堆積法または気相成長法により、ＢｉまたはＢｉの前駆体材料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給することで、第１被覆層の上に形成する工程と、第１被覆層の上に形成された複数のナノドットを覆って第１被覆層の上に第２被覆層を形成する第２被覆層形成工程とを備える、さらに同様のナノドット形成工程と被覆層形成工程を所定の層数が形成されるまで繰り返す工程を備える。

【0020】

上記ナノ構造の製造方法において、上記最終となる被覆層を形成した後で、最終となる被覆層形成工程における基板温度条件以上の基板温度とする加熱工程を備えるようにしてもよい。また、ナノドット，第１被覆層，第２被覆層の原子間の価電子における未結合手を終端する工程を備えるようにしてもよい。なお、基板は、半導体基板，誘電体基板，および金属基板のいずれかであればよく、基板が、Ｓｉ基板またはＧｅ基板であれば、基板の面方位は、（１００）面、（１１１）面、（１１０）面のいずれかに等価な面から１度未満の角度だけ傾斜しているようにしてもよい。

【発明の効果】

【0021】

以上説明したように、本発明によれば、ＢｉまたはＢｉの前駆体材料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給するようにしたので、IV族半導体によるナノドットが、サイズや密度を自由に制御して形成できるようになるという優れた効果が得られる。

【図面の簡単な説明】

【0022】

【図1】図１は、本発明の実施の形態におけるナノ構造の製造方法を説明するフローチャートである。

【図2】図２は、本発明の実施の形態におけるナノ構造の構成を示す断面図である。

【図3】図３は、本発明の実施例１におけるナノ構造を原子間力顕微鏡で観察した結果を示す写真である。

【図4】図４は、本発明の実施例２におけるナノ構造の構成を示す断面図である。

【図5】図５は、実施例２において実際に作製したナノドット（途中工程）をＡＦＭで観察した結果を示す写真である。

【図6】図６は、本発明の実施例３におけるナノ構造の構成を模式的に示す断面図である。

【図7】図７は、本発明の実施例４におけるナノ構造の構成を模式的に示す断面図である。

【図8】図８は、実施例６におけるナノ構造の構成を模式的に示す断面図である。

【図9】図９は、実施例６におけるナノ構造の構成を模式的に示す断面図である。

【図10】図１０は、実施例７におけるナノ構造の構成を模式的に示す断面図である。

【図11】図１１は、実施例７におけるナノ構造の構成を模式的に示す断面図である。

【図12】図１２は、実施例８におけるナノ構造の製造方法を説明する説明図である。

【図13】図１３は、実施例８におけるナノ構造の製造方法を説明する説明図である。

【図14】図１４は、実施例９におけるナノ構造の製造方法を説明する説明図である。

【図15】図１５は、実施例９におけるナノ構造の製造方法を説明する説明図である。

【図16】図１６は、本発明の実施例１０におけるナノ構造の構成を模式的に示す断面図である。

【図17】図１７は、実施例１１におけるナノ構造の製造方法を説明する説明図である。

【図18】図１８は、本発明の実施例１２におけるナノ構造を太陽電池に適用した構成を模式的に示す断面図である。

【図19】図１９は、本発明の実施例１２におけるナノ構造を太陽電池に適用した構成を模式的に示す断面図である。

【図20】図２０は、本発明の実施例１２におけるナノ構造を太陽電池に適用した構成を模式的に示す断面図である。

【図21】図２１は、本発明の実施例１２におけるナノ構造を太陽電池に適用した構成を模式的に示す断面図である。

【図22】図２２は、本発明の実施例１３におけるナノ構造を太陽電池に適用した構成を模式的に示す断面図である。

【図23】図２３は、１１０℃の基板温度においてＧｅを層厚３ｎｍに真空蒸着した後、水素・窒素混合気体中５５０℃で熱処理を行った試料のＡＦＭ像である。

【発明を実施するための形態】

【0023】

以下、本発明の実施の形態について説明する。本発明は、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを、気相堆積法または気相成長法により基板の上に形成するナノ構造の製造方法である。

【0024】

例えば、図１のフローチャートに示すように、まず、第１工程Ｓ１０１で、ＢｉあるいはＢｉの前駆体となる原料を基板の上に供給して基板の上にＢｉ層を形成する（Ｂｉ層形成工程）。また、第２工程Ｓ１０２で、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料を基板の上に供給して複数のナノドットを形成する（ナノドット形成工程）。ここで、第２工程Ｓ１０２は、第１工程Ｓ１０１によるＢｉ層が、基板の上に存在している状態で実施することが重要となる。

【0025】

なお、第１工程Ｓ１０１のＢｉ層形成は、第２工程Ｓ１０２のナノドット形成と同時に行ってもよい。例えば、ＢｉあるいはＢｉの前駆体となる原料を基板の上に供給するとともに、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料を基板の上に供給すればよい。また、Ｂｉ層を形成した後、引き続きナノドットを形成する工程において、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む原料とともに、ＢｉあるいはＢｉの前駆体となる原料を基板の上に供給してもよい。

【0026】

上述したように、ＢｉあるいはＢｉの前駆体となる原料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給し、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含む半導体からなる複数のナノドットを製造することで、Ｂｉ層形成工程並びにナノドット形成工程において温度およびＢｉ層の層厚の少なくとも１を制御することで、ナノドットの大きさおよび密度を制御することができる。本発明によれば、高密度で高均一なナノドットを３００℃未満の低温で形成できるようになる。また、Ｇｅの場合、温度条件（基板温度，成長温度）を、室温（２５℃程度）としても、高密度で高均一なナノドットが、形成できる。

【0027】

次に、ナノ構造について図２を用いて説明する。例えば、図２の（ａ）に示すように、ナノ構造体は、半導体基板２０１の上に、半導体層２０２が形成され、半導体層２０２の上にＢｉ層２０３が形成され、Ｂｉ層２０３の上に複数の半導体ナノドット２０４が形成されている。また、半導体ナノドット２０４は、半導体からなる被覆層２０５に覆われている。

【0028】

また、図２の（ｂ）に示すように、半導体層２０２の上に絶縁層２０６が形成され、絶縁層２０６の上にＢｉ層２０３が形成され、Ｂｉ層２０３の上に複数の半導体ナノドット２０４が形成される構成とすることもできる。この場合、半導体ナノドット２０４は、絶縁体からなる被覆層２０７に覆われている。

【0029】

また、半導体基板２０１の代わりに、絶縁体（誘電体）基板あるいは金属基板を用いてもよい。ここで、Ｂｉ層２０３は、製造条件によっては、半導体ナノドット２０４，被覆層２０５または被覆層２０７より上部（外方）に排出され、残らない場合がある。

【0030】

以下、製造方法についてより詳細に説明する。

【0031】

［実施例１］
はじめに、本発明の実施例１におけるナノ構造の製造方法について表１を用いて説明する。実施例１では、半導体基板を用いている。

【0032】

まず、工程１で、半導体基板に対し、洗浄と自然酸化膜除去のためのエッチングを実施する。この処理の後で、半導体基板の表面には再び自然酸化膜が形成されるが、自然酸化膜の形成を次の工程まで極力抑制するために、フッ化水素酸（フッ酸）やバッファードフッ酸（ＢＨＦ）による処理時に形成される弗素ターミネーションを利用するとよい。また、自然酸化膜の形成を抑制するために、上述したエッチング処理の後に、硫化アンモニウム溶液等を用いて形成する硫黄ターミネーションを利用してもよい。

【0033】

次に、工程２で、形成装置の処理室内に半導体基板を搬入する。次に、工程３で、形成装置が、高真空蒸着装置あるいはＭＢＥ装置あるいはＰＬＤ装置の場合には、処理室内の真空排気（減圧排気）を実施する。また、形成装置が各種ＣＶＤあるいは各種スパッタリング装置の場合には、処理室内の真空排気を実施した後、処理室内に対してガス導入を行う。

【0034】

次に、工程４で、目的とする半導体素子の構造により、必要に応じ、再度、表面自然酸化膜除去を行う。例えば、真空中や還元性雰囲気中における熱処理、プラズマ処理などにより、表面自然酸化膜の除去が行える。

【0035】

次に、工程５で、目的とする半導体素子の構造により、必要に応じて半導体基板上に半導体層または絶縁膜層を形成する。また、半導体層を形成し、この上に絶縁層を形成してもよい。工程５は、目的とする半導体素子の構造に応じて省略することもできる。

【0036】

次に、工程６で、Ｂｉ層を形成する。例えば、基板温度を室温〜３００℃の間の目的に応じた適切な温度に設定し、ＢｉまたはＢｉ前駆体原料を半導体基板の上に供給し、Ｂｉを半導体基板の表面に堆積させる。この際、堆積させるＢｉの等価層厚は、作製したい半導体ナノドットのサイズや密度に応じて調整する。典型的には、等価層厚は、０．３ｎｍ以上３ｎｍ以下とすればよい。また、その場観察装置を備える形成装置を使用する場合には、Ｂｉ層の層厚を１原子層厚以上１０原子層厚以下とすることができる。

【0037】

なお、工程６は、次の工程７においてＢｉまたはＢｉ前駆体を半導体原料と同時供給する場合には省略することもできる。言い換えると、工程６は、後述する工程７の前、あるいは工程７と同時に行うようにすればよい。さらには、工程６は、工程７の前に実施し、加えて工程７と同時の両方で行うようにしてもよい。

【0038】

次に、工程７で、気相堆積法または気相成長法により半導体ナノドットを形成する。例えば、基板温度を室温〜３００℃の間の目的に応じた適切な温度に設定し、ＧｅまたはＳｉまたはＳｎまたはそれら複数の組み合わせ、またはこれらの前駆体原料を供給する。この際、ＢｉまたはＢｉ前駆体原料を同時に供給してもよい。ナノドットの形成では、堆積させるＧｅまたはＳｉまたはＳｎまたはそれら複数の組み合わせの等価層厚は、０．５ｎｍ以上５ｎｍ以下とすればよい。また、その場観察装置を備える形成装置を使用する場合には、層厚を３原子層厚以上３０原子層厚以下とすることができる。

【0039】

工程８で、半導体基板の上に、半導体ナノドットを覆って被覆層を形成する。例えば、半導体からなる被覆層を形成する場合、基板温度を室温〜３００℃の間の目的に応じた適切な温度に設定し、ＧｅまたはＳｉまたはそれらの組み合わせ、またはその前駆体原料を基板上に供給すればよい。被覆層の層厚は、半導体ナノドットを用いた目的とする半導体素子の構造に応じて決定すればよい。

【0040】

【表1】

（）内は省略可
*1：均一な薄膜が形成された場合を仮定した層厚。
*2：Ｆターミネーション・・・弗素原子または弗素を含む分子で表面を覆う工程
Ｓターミネーション・・・硫黄原子または硫黄を含む分子で表面を覆う工程
*3：高真空蒸着装置あるいはＭＢＥ装置あるいはＰＬＤ装置の場合には真空排気。各種ＣＶＤあるいは各種スパッタリング装置の場合には真空排気とガス導入を行う。
*4：使用する基板が半導体基板の場合には必要に応じて熱処理、プラズマ処理などの手法を用いて表面自然酸化膜の除去を行う。
*5：採用する手法に適した基板温度とする。
*6：形成する層に適した基板温度とする。
*7：作製する素子に適した層厚とする。

【0041】

次に、実際に作製したドットについて図３を用いて説明する。図３は、実施例１において実際に作製したナノドット（途中工程）を原子間力顕微鏡（Atomic Force Microscope；ＡＦＭ）で観察した結果を示す写真である。これらは、形成装置として高真空蒸着装置を用いて作成した。また、前述した工程４，工程５，工程８は省略している。また、工程７において供給した原料はＧｅのみである。また、Ｂｉの同時供給は行っていない。Ｂｉの等価膜厚は１ｎｍ、Ｇｅの等価膜厚を３ｎｍとした。また、半導体基板を用いた。

【0042】

まず、図３の（ａ−１）は、基板温度を約３５℃、（ｂ−１）は、基板温度を約７５℃、（ｃ−１）は、基板温度を約１１０℃、（ｄ−１）は基板温度を約１３５℃に設定した時の結果である。図３の（ａ−１），（ｂ−１），（ｃ−１），（ｄ−１）からわかるように、基板温度によってナノドットのサイズと密度が変化している。また、図３（ｄ−１）においては、凹凸のあるＧｅ薄膜が形成されており、独立したナノドットは形成されていない。図３（ｄ−１）の条件においてナノドットが形成されなかった理由は、Ｂｉ層の形成後、Ｇｅ原料の供給までの待機時間中に、Ｂｉ原子が試料表面から脱離したものと考えられる。従って、基板温度がこの温度付近、あるいはより高い条件では、表１の工程７において、Ｂｉ原料の同時供給を行う必要があることになる。

【0043】

次に、図３の（ａ−２），（ｂ−２），（ｃ−２）は、基板温度を約１１０℃一定とし、（ｄ−２）は基板温度を約７５℃一定とし、Ｂｉの等価膜厚を変化させている。図３の（ａ−２）は、Ｂｉの供給なしの場合、（ｂ−２）はＢｉの等価膜厚０．３ｎｍ、（ｃ−２）はＢｉの等価膜厚１ｎｍ、（ｄ−２）はＢｉの等価膜厚２ｎｍの場合である。

【0044】

図３の（ａ−２）のＢｉの供給なしの場合には、凹凸のあるＧｅ薄膜が形成されており、独立したナノドットは形成されていない。図３（ｂ−２）のＢｉの等価膜厚０．３ｎｍの場合、および図３（ｃ−２）のＢｉの等価膜厚１ｎｍの場合には、密度と大きさの異なるＧｅナノドットが形成されていることがわかる。このことは、Ｂｉの等価膜厚を変化させることによっても、ナノドットのサイズと密度を制御できることを示している。

【0045】

また、Ｂｉの等価膜厚を２ｎｍとした図３（ｄ−２）においては、ドット同士が結合した巨大ドットの形成が始まっていることがわかる。これらのことより、基板温度，基板の種類、ナノドットの種類によって最適範囲は異なるものの、Ｂｉの等価膜厚には適切な範囲が存在することがわかる。なお、工程５を加え、Ｓｉからなる半導体層を形成してこの上にナノドットを形成した場合においても、同様の結果が得られている。

【0046】

次に、図３の（ａ−３）は、基板をＳｉＯ₂から構成し、基板温度は約１１０℃、Ｂｉの等価膜厚を１ｎｍとした結果である。（ｃ−１），（ｃ−２）と同様に、Ｇｅナノドットが形成されている。なお、この条件においも、工程５を加え、Ｓｉからなる半導体層を形成してこの上にナノドットを形成した場合においても、同様の結果が得られている。また、Ｓｉからなる半導体層を形成する場合、基板として、ポリイミド薄膜、ＰＥＴ薄膜、ステンレス薄板、アルミニウム薄板を使用した場合においても同様の結果が得られている。

【0047】

次に、図３の（ａ−４），（ｂ−４），（ｃ−４）は、Ｓｉ基板を用い、その面方位における傾斜角を変えた場合である。なお、基板温度は約１１０℃、Ｂｉの等価膜厚を１ｎｍとした結果である。

【0048】

まず、図３の（ａ−４）は、面方位がほぼ（１００）ＪＵＳＴのエピタキシャルＳｉ基板を用いた結果を示している。また、図３の（ｂ−４）は、面方位が（１００）から傾斜角１°までの間で微傾斜している、鏡面研磨したＳｉ基板を使用した結果を示している。また、図３の（ｃ−４）は、面方位が（１００）から約１°傾斜している、鏡面研磨基板を使用した結果を示している。

【0049】

図３の（ａ−４），（ｂ−４），（ｃ−４）からわかるように、基板の傾斜角によってナノドットのサイズと密度が変化してる。図３の（ａ−４），（ｂ−４），（ｃ−４）より、密度を最大にする基板の傾斜角が０°より大きく１°より小さい範囲に存在することがわかる。なお、基板の面方位は、（１００）面、（１１１）面、または（１１０）面のいずれであっても、これらに等価な面から１°未満の傾斜角度にて該傾斜角度を調整することで、形成されるナノドットのサイズと密度を制御することができる。

【0050】

なお、上述した実施例１では、高真空蒸着装置を用いたが、ナノ構造の製造に用いる装置は高真空蒸着装置に限定されず、分子線エピタキシー装置（ＭＢＥ）、プラズマＣＶＤ装置（ｐ−ＣＶＤ）、光ＣＶＤ装置、真空紫外光ＣＶＤ装置、スパッタリング装置、ＥＣＲスパッタリング装置、およびパルスレーザデポジション装置（ＰＬＤ）のいずれの装置を用いてもよい。例えば、プラズマＣＶＤ装置、光ＣＶＤ装置、真空紫外光ＣＶＤ装置においては、トリメチルビスマス（ＴＭＢｉ）をＢｉの原料として用いることができる。

【0051】

上述したように、実施例１によれば、半導体、絶縁体（誘電体）、金属からなる基板上、または基板上に薄膜層を少なくとも１層形成した複合基板上に、ＳｉまたはＧｅまたはＳｎまたはそれらの混晶からなるナノドットを自己形成手法により形成する工程において、ＢｉまたはＢｉ前駆体となる原料を、ナノドット原料供給前に、またはナノドット原料と同時に供給することにより、サイズが基板面内で均一なIV族半導体ナノドットを、サイズおよび密度を制御可能に形成することができる。また、IV族半導体ナノドットを、３００℃未満と従来よりも低温で形成することができる。特に、IV族半導体ナノドットのうちＧｅナノドットにおいては、室温付近の基板温度でも高密度で高均一なナノドットが形成できる。

【0052】

また、実施例１によれば、ナノドットの形成工程において、ＢｉまたはＢｉ前駆体となる原料の供給量を調整し、基板上に形成されるＢｉの等価膜厚を０．３ｎｍ以上３ｎｍ以下の所望の値（１原子層以上１０原子層以下）にすることで、形成されるIV族半導体ナノドットのサイズと密度を制御することができるようになる。

【0053】

また、実施例１によれば、ナノドットの形成工程において、ナノドットを形成する基板はＳｉ基板またはＧｅ基板であり、その面方位は（１００）面、（１１１）面、または（１１０）面のいずれであっても、これらに等価な面から１°未満の傾斜角度にて該傾斜角度を調整することで、形成されるナノドットのサイズと密度を制御することができるようになる。

【0054】

［実施例２］
次に、本発明の実施例２におけるナノ構造の製造方法について表２を用いて説明する。はじめに、ナノ構造の構成について図４を用いて説明する。図４は、本発明の実施例２におけるナノ構造の構成を模式的に示す断面図である。

【0055】

図４の（ａ）に示すナノ構造は、半導体基板２０１の上に、半導体層２０２が形成され、半導体層２０２の上に複数の半導体ナノドット２０４が形成されている。また、半導体ナノドット２０４は、半導体からなる被覆層２０５に覆われている。

【0056】

また、図４の（ｂ）に示すナノ構造は、半導体層２０２の上に絶縁層２０６が形成され、絶縁層２０６の上に複数の半導体ナノドット２０４が形成されている。また、半導体ナノドット２０４は、絶縁体からなる被覆層２０７に覆われている。

【0057】

これらに加え、図４の（ｃ）に示すように、被覆層２０７の上に接続する電極２０８，および半導体基板２０１の裏面に接続する電極２０９を備えるようにしてもよい。この構成とすることで、ナノドットをフローティングゲートとするメモリ素子が実現できる。なお、半導体基板に限らず、絶縁体（誘電体）基板あるいは金属基板を用いてもよい。

【0058】

実施例２では、図２を用いて説明したナノ構造とは異なり、Ｂｉ層が存在していない。ただし、製造条件によっては１原子層相当量以下の極微量のＢｉが残存する場合もある。

【0059】

次に、実施例２におけるナノ構造の製造方法について表２を用いて説明する。表２に示すように、実施例２では、前述した実施例１に対し、まず、工程８の「第１の等温熱処理工程または第１の熱処理工程」が追加されている。また、実施例２では、工程９の「第２の熱処理工程」が追加されている。

【0060】

実施例２の工程８では、ナノドットを形成した後に、真空中または水素を含む気体雰囲気中または不活性な気体雰囲気中において、ナノドットを形成した基板を工程７のナノドット形成温度に保ったまま一定時間保持する（第１の等温熱処理工程）。あるいは、工程８において、工程７のナノドット形成温度より高い温度に昇温した後に一定時間保持するようにしてもよい（第１の熱処理工程）。

【0061】

この工程８は、工程７の後に試料表面に存在するＢｉ原子を脱離させるための工程であり、この工程８の温度を１００℃以上とすることにより、表面に吸着したＢｉ原子を脱離させることができる。ただし、工程８の処理温度が高すぎると、ナノドット同士の合体が進行し、転位を含む密度の低い巨大ドットが形成されてしまう。特に、４００℃を越えるとこの巨大ドット形成が進行する。従って、実施例２における工程８の上限温度は、４００℃未満とする。

【0062】

実施例２の工程９では、上記工程８における第１の等温熱処理工程あるいは第１の熱処理工程の後に、基板温度をこれらの熱処理工程よりも高い温度に昇温させ、この後、一定時間保持する（第２の熱処理工程）。実施例２の工程９の「熱処理工程」は、ナノドットが堆積時にアモルファスであった場合にはナノドットを結晶化し、堆積時から結晶であった場合には結晶性を向上させるために行われる。また、工程９により、ナノドットの大きさや密度を調整することもできる。順次基板温度を昇温させながら、工程９を複数回繰り返すようにしてもよい。

【0063】

次に、実際に作製したドットについて図５を用いて説明する。図５は、実施例２において実際に作製したナノドット（途中工程）をＡＦＭで観察した結果を示す写真である。これらは、形成装置として高真空蒸着装置を用いて作成した。工程７において供給した原料はＧｅのみである。また、Ｂｉの同時供給は行っていない。また、半導体基板を用いた。

【0064】

また、工程８の「第１の等温熱処理工程または第１の熱処理工程」を経ずに、工程９の「熱処理工程」を５００℃・５分間実施している。また、図５の（ａ）は、工程６のＢｉ層形成を実施していない結果を示している。図５の（ｂ）および（ｃ）は、各々、Ｂｉ層厚０．３ｎｍおよび１ｎｍとしている。

【0065】

図５の（ｂ）では、ナノドットが観察されている。従って、この条件では、形状を保ちながらアモルファスナノドットから結晶ナノドットに変化していることがわかる。これに対し、図５の（ｃ）では、巨大ドットが形成されている状態が観察されている。Ｂｉ層厚１ｎｍの条件において、上記巨大ドット形成を防ぐためには、工程８で表面に吸着したＢｉ原子を脱離させた後に、工程９の「熱処理工程」を行えばよい。

【0066】

実施例１で示した図３（ａ−１）〜（ｄ−１）は、工程８が有効となる温度を示唆するものとなっている。Ｇｅナノドットの形成温度が約１３５℃の場合には、Ｂｉが脱離してサーファクタント効果を示さなくなっている。なお、この温度は、処理時間や製造方法にも依存する。また、工程８の上限温度に関しては、Ｂｉ層厚１ｎｍの条件において４００℃・５分間の熱処理で巨大ドットが形成されることが実験によって確認されており、この温度未満とすることが必要である。

【0067】

なお、実施例２においても、高真空蒸着装置を用いたが、ナノ構造の製造に用いる装置は高真空蒸着装置に限定されず、分子線エピタキシー装置（ＭＢＥ）、プラズマＣＶＤ装置（ｐ−ＣＶＤ）、光ＣＶＤ装置、真空紫外光ＣＶＤ装置、スパッタリング装置、ＥＣＲスパッタリング装置、およびパルスレーザデポジション装置（ＰＬＤ）のいずれの装置を用いてもよい。例えば、プラズマＣＶＤ装置、光ＣＶＤ装置、真空紫外光ＣＶＤ装置においては、トリメチルビスマス（ＴＭＢｉ）をＢｉの原料として用いることができる。

【0068】

また、図４の（ｃ）を用いて説明した量子ドットフローティングゲートメモリ素子のゲート部分の構造を、集積回路の構造として普及しているＳｉ−ＣＭＯＳ構造に整合させるためには、半導体基板２０１をＳｉから構成すればよい。また、半導体ナノドット２０４は、ＳｉまたはＧｅまたはＳｉＧｅまたはＧｅＳｎとすればよい。また、半導体層２０２は、ＳｉまたはＧｅまたはＳｉＧｅから構成すればよい。

【0069】

【表2】

（）内は省略または選択可。｛８，９はいずれかを選択、または両方を実行する｝。
＊１：均一な薄膜が形成された場合を仮定した膜厚。
＊２：Ｆターミネーション・・・弗素原子または弗素を含む分子で表面を覆う工程
Ｓターミネーション・・・硫黄原子または硫黄を含む分子で表面を覆う工程
＊３：高真空蒸着装置あるいはＭＢＥ装置あるいはＰＬＤ装置の場合には真空排気。各種ＣＶＤあるいは各種スパッタリング装置の場合には真空排気とガス導入を行う。
＊４：使用する基板が半導体基板の場合には必要に応じて熱処理、プラズマ処理、スパッタリングなどの手法を用いて表面自然酸化膜の除去を行う。
＊５：手法に適した基板温度とする。
＊６：形成する層に適した基板温度とする。
＊７：形成する層に適した原料とする。
＊８：作製する素子に適した膜厚とする。

【0070】

上述したように、実施例１によれば、ナノドットの形成工程の後に、真空中または水素を含む気体雰囲気中または不活性な気体雰囲気中において、ナノドットを形成した基板を、ナノドット形成温度に保ったまま一定時間保持する第１の等温熱処理工程、あるいは基板温度をナノドット形成温度より高い温度に昇温した後に一定時間保持する第１の熱処理工程を設けることで、試料表面に吸着したＢｉが離脱され、第１の等温熱処理工程または第１の熱処理工程以前に形成されたナノドットが相互に合体して密度が低下すること抑制できる。

【0071】

また、第１の等温熱処理工程または第１の熱処理工程の後に、基板温度を先の熱処理工程より順次前昇温させた第２の熱処理工程を１回ないし複数回行うことで、ナノドットや中間層に含まれる点欠陥を減らすことができる。あるいは、熱処理工程以前に形成されたナノドットや中間層がアモルファスである場合にはこれを結晶化させることができる。さらには、形成されるナノドットのサイズや密度が、制御できるようになる。

【0072】

［実施例３］
次に、本発明の実施例３におけるナノ構造の製造方法について表３を用いて説明する。はじめに、ナノ構造の構成について図６を用いて説明する。図６は、本発明の実施例３におけるナノ構造の構成を模式的に示す断面図である。

【0073】

図６の（ａ）に示すナノ構造は、半導体基板２０１の上に、半導体層２０２が形成され、半導体層２０２の上に、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層（第１被覆層）２５１からなる、複数のナノドット層が形成されている。また、複数のナノドット層による積層構造の上は、被覆層（第２被覆層）２０５で覆われている。

【0074】

また、図６の（ｂ）に示すナノ構造は、半導体層２０２の上に絶縁層２０６が形成され、絶縁層２０６の上に、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う絶縁体からなる中間被覆層（第１被覆層）２７１からなるナノドット層が、２層形成されている。また、複数のナノドット層による積層構造の上は、被覆層（第２被覆層）２０７で覆われている。

【0075】

実施例３では、ナノドットの形成および被覆層の形成を複数回繰り返している。なお、実施例３では、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。ここで各半導体ナノドットは実施例２による作製工程によって形成されている。

【0076】

【表3】

（）内は省略または選択可。｛８，９はいずれかを選択、または両方を実行する｝。
＊１：均一な薄膜が形成された場合を仮定した層厚。
＊２：Ｆターミネーション・・・弗素原子または弗素を含む分子で表面を覆う工程
Ｓターミネーション・・・硫黄原子または硫黄を含む分子で表面を覆う工程
＊３：高真空蒸着装置あるいはＭＢＥ装置あるいはＰＬＤ装置の場合には真空排気。各種ＣＶＤあるいは各種スパッタリング装置の場合には真空排気とガス導入を行う。
＊４：使用する基板が半導体基板の場合には必要に応じて熱処理、プラズマ処理、スパッタリングなどの手法を用いて表面自然酸化膜の除去を行う。
＊５：手法に適した基板温度とする。
＊６：形成する層に適した基板温度とする。
＊７：形成する層に適した原料とする。
＊８：作製する素子に適した層厚とする。

【0077】

以上に説明したように、実施例３によれば、ナノドットの形成工程、中間層となる半導体層または絶縁体層の形成工程、および各熱処理工程を、複数回繰り返すことにより、ナノドットの多層構造を形成するようにした。このような多層構造は、太陽電池、受光素子、発光素子などの各種光学デバイスの製造に用いることができる。

【0078】

なお、ナノ構造の製造に用いる装置は高真空蒸着装置に限定されず、分子線エピタキシー装置（ＭＢＥ）、プラズマＣＶＤ装置（ｐ−ＣＶＤ）、光ＣＶＤ装置、真空紫外光ＣＶＤ装置、スパッタリング装置、ＥＣＲスパッタリング装置、およびパルスレーザデポジション装置（ＰＬＤ）のいずれの装置を用いてもよい。例えば、プラズマＣＶＤ装置、光ＣＶＤ装置、真空紫外光ＣＶＤ装置においては、トリメチルビスマス（ＴＭＢｉ）をＢｉの原料として用いることができる。

【0079】

［実施例４］
次に、本発明の実施例４におけるナノ構造の製造方法について表４を用いて説明する。はじめに、ナノ構造の構成について図７を用いて説明する。図７は、本発明の実施例４におけるナノ構造の構成を模式的に示す断面図である。

【0080】

図７の（ａ）に示すナノ構造は、半導体基板２０１の上に、半導体層２０２が形成され、半導体層２０２の上に、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１からなる、複数のナノドット層が形成されている。また、複数のナノドット層による積層構造の上は、被覆層２０５で覆われている。加えて、実施例４では、複数のナノドット層の積層構造が、パターニングされ、例えば、複数の柱状構造とされている。

【0081】

また、図７の（ｂ）に示すナノ構造は、半導体層２０２の上に絶縁層２０６が形成され、絶縁層２０６の上に、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う絶縁体からなる中間被覆層２７１からなるナノドット層が、２層形成されている。また、複数のナノドット層による積層構造の上は、被覆層２０７で覆われている。加えて、実施例４では、複数のナノドット層の積層構造が、パターニングされ、例えば、複数の柱状構造とされている。

【0082】

実施例４でも、前述した実施の形態３と同様に、ナノドットの形成および被覆層の形成を複数回繰り返している。なお、実施例４でも、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。

【0083】

表４に示す実施例４の製造方法（製造工程表）では、前述した実施の形態３の製造工程（表３）に対し、工程１２の形状加工プロセス手順（省略可能）、および工程１３の熱処理工程が加えられている。

【0084】

工程１２の形状加工プロセスは、公知のリソグラフィープロセスおよびエッチングプロセスを用い、被覆層２０５または被覆層２０７、中間層となる中間被覆層２５１または中間被覆層２７１、半導体ナノドット２０４の層、絶縁層２０６，半導体層２０２が、例えば柱状形状など所望の形状になるようパターニング（加工）する工程である。図７では、これらの層を半導体基板２０１に垂直な面に沿った垂直な構造体に加工する例を記載しているが、本実施例における形状加工プロセスは、このような構造体の加工に限定されるものではない。

【0085】

工程１３の熱処理工程は、工程１２の形状加工プロセスの後、工程１１での基板温度ないしはこの基板温度よりも高い基板温度により、形成したナノ構造（半導体基板２０１）を一定時間保持する工程である。

【0086】

実施例４では、特に形状加工プロセスにおいて、フォトレジスト等を用いたリフトオフ手法を用いる場合では、フォトレジスト等を除去した後に最も高温な熱処理工程を行うため、フォトレジスト等の耐熱温度以上の基板温度条件による熱処理を行うことができる。なお、上記リフトオフ手法を用いた形状加工プロセスを導入する場合には、工程１の前にフォトレジスト等によるリフトオフパターン形成が行われる（後述の実施例６で説明する）。

【0087】

なお、工程１１までの製造方法に関しては、高真空蒸着装置を用いたが、ナノ構造の製造に用いる装置は高真空蒸着装置に限定されず、分子線エピタキシー装置（ＭＢＥ）、プラズマＣＶＤ装置（ｐ−ＣＶＤ）、光ＣＶＤ装置、真空紫外光ＣＶＤ装置、スパッタリング装置、ＥＣＲスパッタリング装置、およびパルスレーザデポジション装置（ＰＬＤ）のいずれの装置を用いてもよい。例えば、プラズマＣＶＤ装置、光ＣＶＤ装置、真空紫外光ＣＶＤ装置においては、トリメチルビスマス（ＴＭＢｉ）をＢｉの原料として用いることができる。また、工程１３の熱処理工程においては、上記装置の他、各種の熱処理装置を用いることができる。

【0088】

【表4】

（）内は省略または選択可。｛８，９はいずれかを選択、または両方を実行する｝。
＊１：均一な薄膜が形成された場合を仮定した層厚。
＊２：Ｆターミネーション・・・弗素原子または弗素を含む分子で表面を覆う工程
Ｓターミネーション・・・硫黄原子または硫黄を含む分子で表面を覆う工程
＊３：高真空蒸着装置あるいはＭＢＥ装置あるいはＰＬＤ装置の場合には真空排気。各種ＣＶＤあるいは各種スパッタリング装置の場合には真空排気とガス導入を行う。
＊４：使用する基板が半導体基板の場合には必要に応じて熱処理、プラズマ処理、スパッタリングなどの手法を用いて表面自然酸化膜の除去を行う。
＊５：手法に適した基板温度とする。
＊６：形成する層に適した基板温度とする。
＊７：形成する層に適した原料とする。
＊８：作製する素子に適した層厚とする。

【0089】

［実施例５］
次に、本発明の実施例５におけるナノ構造の製造方法について表５を用いて説明する。実施例５では、ナノドット，各被覆層における未結合手の終端を行う。未結合手の終端を加えることにより、ナノ構造に非晶質あるいは多結晶の領域が含まれる場合には、原子間の価電子における未結合手を水素などで終端し、不活性化することができる。

【0090】

実施例５では、前述した実施例１−４におけるナノ構造の製造工程の最終工程として、表５の未結合手の終端処理工程（工程２）を実施する。

【0091】

【表5】

【0092】

なお、未結合手の終端処理工程としては、水素または水素と不活性なガスの混合気体中における熱処理、水素プラズマ処理、高圧水蒸気処理などを用いることができる。

【0093】

実施例５では、ナノ構造の製造工程の最終工程として未結合手の終端処理工程を設けることにより、これ以前の工程によって形成されたナノドットや中間層に含まれる原子の未結合手を水素などで終端し、不活性化させることができる。

【0094】

［実施例６］
次に、本発明の実施例６について説明する。以下では、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１からなる、複数のナノドット層をパターニングして複数の柱状構造を形成する工程例について、図８および図９を用いて説明する。図９は、１つの柱状構造の平面方向には、１つの半導体ナノドット２０４が形成されるように、柱状構造の平面方向の広さとナノドットの形成条件を整合させた場合の例を示している。

【0095】

まず、図８の（ａ）または図９の（ａ）に示すように、半導体基板２０１の上に、柱状構造を形成する箇所に開口を有するレジストパターン８０１を形成する。レジストパターン８０１は、公知のフォトリソグラフィー技術により形成すればよい。

【0096】

次に、図８の（ｂ）または図９の（ｂ）に示すように、前述した実施例１〜５で説明したいずれかのナノ構造の製造方法により、半導体層２０２，半導体ナノドット２０４の層，中間被覆層２５１，被覆層２０５などの各層を積層する。各層は、レジストパターン８０１の上面、およびレジストパターン８０１の開口底部の半導体基板２０１の上に形成される。

【0097】

次に、公知のリフトオフによりレジストパターン８０１を除去する。この除去により、レジストパターン８０１の上に形成されていた各層も同時に除去され、図８の（ｃ）または図９の（ｃ）に示すように、半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１などから構成された複数の柱状構造が得られる。所望とする箇所にレジストパターン８０１の開口部を形成し、また、複数の開口部を配列させれば、この開口部の位置に柱状構造としたナノ構造が形成できる。

【0098】

また、図９に示すように、柱状構造の平面方向のサイズ、および半導体ナノドット２０４の形成条件を整合させて平面方向に１つのナノドットを形成する条件とすれば、ナノドットの形状やサイズが面内や上下方向において均一となる。なお、実施例６では、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。

【0099】

実施例６によれば、半導体材料からなる少なくとも１個以上の柱状構造中にナノドットが埋め込まれた構造を、基板上の所定の位置あるいは所定の配列形状に製造することができるようになる。

【0100】

［実施例７］
次に、本発明の実施例７について説明する。以下では、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１からなる、複数のナノドット層をパターニングして複数の柱状構造を形成する工程例について、図１０および図１１を用いて説明する。図１１は、１つの柱状構造の平面方向には、１つの半導体ナノドット２０４が形成されるように、柱状構造の平面方向の広さとナノドットの形成条件を整合させた場合の例を示している。

【0101】

まず、図１０の（ａ）または図１１の（ａ）に示すように、半導体基板２０１の上に、柱状構造を形成する箇所に開口を有する絶縁体パターン８０２を形成する。絶縁体パターン８０２は、例えば酸化シリコンなどの絶縁体から構成する。例えば、絶縁体の膜を形成し、この膜を公知のフォトリソグラフィー技術およびエッチング技術によりパターニングすることで、絶縁体パターン８０２が形成できる。

【0102】

次に、図１０の（ｂ）または図１１の（ｂ）に示すように、前述した実施例１〜５で説明したいずれかのナノ構造の製造方法により、半導体層２０２，半導体ナノドット２０４の層，中間被覆層２５１，被覆層２０５などの各層を積層する。各層は、絶縁体パターン８０２の上面、および絶縁体パターン８０２の開口底部の半導体基板２０１の上に形成される。

【0103】

次に、公知のリフトオフにより絶縁体パターン８０２を除去する。この除去により、絶縁体パターン８０２の上に形成されていた各層も同時に除去され、図１０の（ｃ）または図１１の（ｃ）に示すように、半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１などから構成された複数の柱状構造が得られる。所望とする箇所に絶縁体パターン８０２の開口部を形成し、また、複数の開口部を配列させれば、この開口部の位置に柱状構造としたナノ構造が形成できる。

【0104】

また、図１１に示すように、柱状構造の平面方向のサイズ、および半導体ナノドット２０４の形成条件を整合させて平面方向に１つのナノドットを形成する条件とすれば、ナノドットの形状やサイズが面内や上下方向において均一となる。なお、実施例７では、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。

【0105】

実施例７によれば、半導体材料からなる少なくとも１個以上の柱状構造中にナノドットが埋め込まれた構造を、基板上の所定の位置あるいは所定の配列形状に製造することができるようになる。

【0106】

［実施例８］
次に、本発明の実施例８について説明する。以下では、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１からなる、複数のナノドット層をパターニングして複数の柱状構造を形成する工程例について、図１２および図１３を用いて説明する。図１３は、１つの柱状構造の平面方向には、１つの半導体ナノドット２０４が形成されるように、柱状構造の平面方向の広さとナノドットの形成条件を整合させた場合の例を示している。

【0107】

まず、図１２の（ａ）または図１３の（ａ）に示すように、半導体基板２０１の上に、柱状構造を形成する箇所に開口を有する半導体パターン８０３を形成する。例えば、半導体の膜を形成し、この膜を公知のフォトリソグラフィー技術およびエッチング技術によりパターニングすることで、半導体パターン８０３が形成できる。

【0108】

次に、図１２の（ｂ）または図１３の（ｂ）に示すように、前述した実施例１〜５で説明したいずれかのナノ構造の製造方法により、半導体層２０２，半導体ナノドット２０４の層，中間被覆層２５１，被覆層２０５などの各層を積層する。各層は、半導体パターン８０３の上面、および半導体パターン８０３の開口底部の半導体基板２０１の上に形成される。

【0109】

次に、半導体パターン８０３の上部に形成されている各層を除去する。例えば、方向性エッチング特性を有するドライエッチングにより、当該基板の垂直方向に対し角度をつけた斜め入射方向からのエッチングにより、開口部分以外の半導体パターン８０３の上部に形成されている各層を除去する。この除去により、図１２の（ｃ）または図１３の（ｃ）に示すように、半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１などから構成された複数の柱状構造が、半導体パターン８０３に囲まれた状態で得られる。所望とする箇所に半導体パターン８０３の開口部を形成し、また、複数の開口部を配列させれば、この開口部の位置に柱状構造としたナノ構造が形成できる。

【0110】

また、図１３に示すように、柱状構造の平面方向のサイズ、および半導体ナノドット２０４の形成条件を整合させて平面方向に１つのナノドットを形成する条件とすれば、ナノドットの形状やサイズが面内や上下方向において均一となる。なお、実施例８では、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。

【0111】

実施例８によれば、半導体材料からなる少なくとも１個以上の柱状構造中にナノドットが埋め込まれた構造を、基板上の所定の位置あるいは所定の配列形状に製造することができるようになる。

【0112】

［実施例９］
次に、本発明の実施例９について説明する。以下では、複数の半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１からなる、複数のナノドット層をパターニングして１つの柱状構造を形成する工程例について、図１４および図１５を用いて説明する。図１５は、１つの柱状構造の平面方向には、１つの半導体ナノドット２０４が形成されるように、柱状構造の平面方向の広さとナノドットの形成条件を整合させた場合の例を示している。

【0113】

まず、図１４の（ａ）または図１５の（ａ）に示すように、半導体基板２０１の上に、柱状構造を形成する箇所を含めた複数の開口を有する半導体パターン８０３を形成する。例えば、半導体の膜を形成し、この膜を公知のフォトリソグラフィー技術およびエッチング技術によりパターニングすることで、半導体パターン８０３が形成できる。次いで、柱状構造を形成する箇所のみが開口するレジストパターン８０４を、半導体パターン８０３の上に形成する。レジストパターン８０８は、公知のフォトリソグラフィー技術によりフォトレジストをパターニングすることで形成すればよい。

【0114】

次に、図１４の（ｂ）または図１５の（ｂ）に示すように、前述した実施例１〜５で説明したいずれかのナノ構造の製造方法により、半導体層２０２，半導体ナノドット２０４の層，中間被覆層２５１，被覆層２０５などの各層を積層する。各層は、レジストパターン８０４の上面、およびレジストパターン８０４の開口における半導体パターン８０３の開口底部の半導体基板２０１の上に形成される。

【0115】

次に、公知のリフトオフによりレジストパターン８０４を除去する。この除去により、レジストパターン８０４の上に形成されていた各層も同時に除去され、図１４の（ｃ）または図１５の（ｃ）に示すように、半導体ナノドット２０４および半導体ナノドット２０４を覆う中間被覆層２５１などから構成された柱状構造が、半導体パターン８０３に形成した１つの開口部分に得られる。半導体パターン８０３に形成した複数の開口の中の所望とする部分に、柱状構造としたナノ構造が形成できる。

【0116】

また、図１５に示すように、柱状構造の平面方向のサイズ、および半導体ナノドット２０４の形成条件を整合させて平面方向に１つのナノドットを形成する条件とすれば、ナノドットの形状やサイズが、ナノドットの配列構造を形成した場合には相互に均一となり、複数ドットを積層した場合には、上下方向において均一となる。なお、実施例９では、半導体基板２０１を用いるようにしたが、これに限るものではなく、絶縁体基板や金属基板を用いるようにしてもよい。

【0117】

実施例９によれば、半導体材料からなる１つの柱状構造中にナノドットが埋め込まれた構造を、基板上の所定の位置あるいは所定の配列形状に製造することができるようになる。ここで、実施例９における半導体層２０２，中間被覆層２５１，被覆層２０５は、アモルファスＳｉまたは微結晶Ｓｉまたは結晶Ｓｉから構成することができる。また、半導体ナノドット２０４は、ＧｅまたはＳｉＧｅまたはＧｅＳｎとすることができる。特に、半導体ナノドット２０４を、直接遷移となる組成のＧｅＳｎから構成した構成した場合には、超小型の発光ダイオードや半導体レーザ素子を構成することができる。

【0118】

図１４，図１５では、半導体ナノドットを単層としているが、半導体ナノドット構造を多層としてもよく、多層とすることで光学ゲインを大きくすることができる。

【0119】

なお、実施例９では、基板が半導体の場合を例にして示したが、これに限るものではなく、絶縁体基板や、ＳＯＩ（Silicon on Insulator）などの、半導体と絶縁体の複合構造基板とすることも可能である。

【0120】

また、実施例９におけるフォトレジストによるレジストパターンを用いたリフトオフ手法に換え、実施例７に示したように、絶縁材や金属，また半導体からなるマスクパターンを用いたリフトオフ手法によって同様の構造を作製するようにしてもよい。

【0121】

実施例９によれば、半導体基板または絶縁体基板またはそれらの複合構造からなる基板内上に、光の波長オーダの２次元的な屈折率の周期構造を有するフォトニック結晶構造を備え、このフォトニック結晶構造のうち、特定位置の一部の空孔中にナノドットが形成されたフォトニック結晶構造を製造することができるようになる。特にナノドットが空孔中の１平面内に１つだけ形成されるように空孔の直径とナノドットの形成条件を整合してナノドット形成すれば、ナノドットを正確に空孔の中心に配置されることができる。これにより、フォトニック結晶の周期に正確に整合した位置にナノドットを形成させることができる。

【0122】

［実施例１０］
次に、本発明の実施例１０について、図１６を用いて説明する。このナノ構造は、まず、半導体基板２０１の上に形成された、複数の開孔を有する絶縁体パターン８０２を備える。また、絶縁体パターン８０２の各開口内部には、絶縁層２０６，半導体ナノドット２０４，絶縁体からなる被覆層２０７が形成されている。また、絶縁体パターン８０２、および開口内の各被覆層２０７を覆うように、電極２０８が形成されている。図１６の（ｂ）においては、１つの絶縁層２０６の平面方向には、１つの半導体ナノドット２０４が形成されるように、平面方向の広さとナノドットの形成条件を整合させた場合の例を示している。

【0123】

実施例１０では、半導体ナノドット２０４をフローティングゲートとし、量子ドットフローティングゲートメモリを構成している。図１６は、このゲート構造の一部分を示している。ここで、半導体ナノドット２０４は、ＳｉまたはＧｅまたはＳｉＧｅまたはＧｅＳｎとすることができる。

【0124】

上述した構成の実施例１０によれば、量子ドットフローティングゲートメモリを構成しているフローティングゲートとなる半導体ナノドット２０４の大きさを均一にできるため、動作電圧が均一な素子が作製できることに加え、このメモリ素子を安価に作製することができる。

【0125】

［実施例１１］
次に、本発明の実施例１１について、図１７を用いて説明する。以下では、ナノ構造を単一電子トランジスタに適用した場合について説明する。まず、図１７の（ａ）に示すように、開口を有する絶縁体パターン８０２，電極層２１０，絶縁体パターン８０５を形成する。

【0126】

次に、図１７の（ｂ）に示すように、前述した実施例１〜５で説明したいずれかのナノ構造の製造方法により、半導体層２０２，絶縁層２０６，半導体ナノドット２０４の層，絶縁体からなる被覆層２０７などの各層を積層する。加えて、電極層２８１を形成する。各層は、絶縁体パターン８０５の上面、および絶縁体パターン８０２の開口底部の半導体基板２０１の上に形成される。

【0127】

次に、絶縁体パターン８０５の上部に形成されている各層を除去する。例えば、方向性エッチング特性を有するドライエッチングにより、当該基板の垂直方向に対し角度をつけた斜め入射方向からのエッチングにより、開口部分以外の絶縁体パターン８０５の上部に形成されている各層を除去する。この除去により、図１７の（ｃ）に示すように、半導体層２０２，絶縁層２０６，半導体ナノドット２０４の層，被覆層２０７，および電極層２８１などから構成された素子領域が、絶縁体パターン８０２，電極層２１０，および絶縁体パターン８０５からなる構造部に囲まれた状態で得られる。

【0128】

次に、図１７の（ｄ）に示すように、一方の電極層２１０の上の一部の絶縁体パターン８０５を除去し、領域２１０ａを露出させる。また、半導体基板２０１の裏面に接続する電極２０９を形成する。これにより、領域２１０ａの電極層２１０をゲート電極とし、電極２８１をドレイン電極とし、電極２０９をソース電極とする単一電子トランジスタが得られる。

【0129】

実施例１１によれば、単一電子トランジスタの量子ドットの大きさを均一にできるため、動作電圧が均一な素子が作製できる。また、同単一電子トランジスタを安価に作製することができる。

【0130】

［実施例１２］
次に、本発明の実施例１２について説明する。以下では、ナノ構造を太陽電池に適用した場合について説明する。図１８，図１９，図２０，図２１は、ナノ構造を用いた太陽電池の構成を示す断面図である。

【0131】

図１８に示す太陽電池は、半導体基板２０１の上に形成された第１太陽電池セル３０１と、第２太陽電池セル３０２とから構成されている。まず、半導体基板２０１の上には、ｎ型の半導体層２０２が形成され、ｎ型の半導体層２０２の上に第１太陽電池セル３０１が形成されている。

【0132】

第１太陽電池セル３０１は、複数の半導体ナノドット２０４、および半導体ナノドット２０４を覆うｎ型の半導体の中間被覆層２５１ａからなる、複数のナノドット層を備える。また、第１太陽電池セル３０１は、複数の半導体ナノドット２０４、および半導体ナノドット２０４を覆うｐ型の半導体の中間被覆層２５１ｂからなる、複数のナノドット層を備える。

【0133】

また、第２太陽電池セル３０２は、ｎ型の半導体層２０５ａと、ｐ型の半導体層２０５ｂとから構成されている。また、半導体層２０５ｂの上には電極２０８ａが形成され、半導体基板２０１の裏面には電極２０９が形成されている。

【0134】

図１９に示す太陽電池は、絶縁体基板２０１ａの上に形成された第１太陽電池セル３０１と、第３太陽電池セル３０２とから構成されている。まず、まず、絶縁体基板２０１ａの上には、ｎ型の半導体層２０２が形成され、ｎ型の半導体層２０２の上に第１太陽電池セル３０１が形成されている。第１太陽電池セル３０１および第２太陽電池セル３０２は、上述同様である。この太陽電池は、半導体層２０５ｂの上には電極２０８ａが形成され、絶縁体基板２０１ａと半導体層２０２との間に、電極２０９ａが形成されている。

【0135】

図２０に示す太陽電池は、半導体基板２０１の上に形成された第１太陽電池セル３０１と、第２太陽電池セル３０２と、第３太陽電池セル３０３とから構成されている。第１太陽電池セル３０１，第２太陽電池セル３０２は、上述した太陽電池と同様である。この太陽電池は、半導体基板２０１の上に形成されたｎ型の半導体層２０２ａおよびｐ型の半導体層２０２ｂを備え、第３太陽電池セル３０３の上に、第１太陽電池セル３０１が形成されている。半導体層２０５ｂの上には電極２０８ａが形成され、半導体基板２０１の裏面には電極２０９が形成されている。

【0136】

図２１に示す太陽電池は、絶縁体基板２０１ａの上に形成された第１太陽電池セル３０１と、第２太陽電池セル３０２と、第３太陽電池セル３０３とから構成されている。第１太陽電池セル３０１，第２太陽電池セル３０２は、上述した太陽電池と同様である。この太陽電池は、絶縁体基板２０１ａの上に形成されたｎ型の半導体層２０２ａおよびｐ型の半導体層２０２ｂを備え、第３太陽電池セル３０３の上に、第１太陽電池セル３０１が形成されている。また、半導体層２０５ｂの上には電極２０８ａが形成され、絶縁体基板２０１ａと半導体層２０２ａとの間に、電極２０９ａが形成されている。

【0137】

ここで、第２太陽電池セル３０２および第３太陽電池セル３０３セルは、例えば、アモルファスＳｉまたは微結晶Ｓｉから構成することができる。また、半導体層２０５ａおよび半導体層２０５ｂも同様に、アモルファスＳｉまたは微結晶Ｓｉとすることができる。また、半導体ナノドット２０４は、ＧｅまたはＳｉＧｅまたはＧｅＳｎから構成することができる。また、第２太陽電池セル３０２の上にさらに、半導体層からなるｐｎ接合による太陽電池セルを積層することもできる。この場合、最上部の太陽電池セルはアモルファスＳｉから構成し、第２太陽電池セルは微結晶Ｓｉから構成すればよい。

【0138】

また、半導体基板２０１を用いる場合、各半導体層は、単結晶Ｓｉから構成することができる。また、半導体ナノドット２０４は、ＧｅまたはＳｉＧｅまたはＧｅＳｎから構成することができる。さらに、最上部にＳｉナノドットがＳｉＯ₂やＳｉよりもバンドギャップの大きい半導体中に埋め込まれたナノ構造からなるｐｎ接合を加えることができる。また、半導体基板２０１は、金属基板としてもよい。

【0139】

実施例１２によれば、様々なタンデム構造の太陽電池を、各種の基板上に安価に作製することができる。特に、絶縁体基板２０１ａを用いる構成では、安価なガラス、安価でフレキシブルなポリイミドフィルム、ＰＥＴフィルム等を基板として用いることができる。また、金属基板を用いる構造においては、安価でフレキシブルなステンレス材薄板等を基板として用いることができる。

【0140】

［実施例１３］
次に、本発明の実施例１３について説明する。以下では、ナノ構造を太陽電池に適用した場合について説明する。図２２は、ナノ構造を用いた太陽電池の構成を示す断面図である。

【0141】

この太陽電池は、ｎ型の半導体基板２０１の上に形成されたｎ型の半導体層２０２と、ｎ型の半導体層２０２の上に形成された複数の半導体ナノドット２０４と、半導体ナノドット２０４を覆うｎ型の半導体の中間被覆層２５１ａとを備える。半導体ナノドット２０４と中間被覆層２５１とからなるナノドット層は、複数層が積層されている。また、積層されたナノドット層の上には、ｐ型の半導体層２０５が形成され、半導体層２０５の上には電極２０８ａが形成され、半導体基板２０１の裏面には電極２０９が形成されている。

【0142】

各半導体の層は、結晶シリコンから構成すればよい。また、半導体ナノドット２０４は、ＧｅまたはＳｉＧｅまたはＧｅＳｎから構成すればよい。実施の形態１３における太陽電池は、中間バンド型量子ドット太陽電池、マルチエキシトン生成型量子ドット太陽電池、ホットキャリア型量子ドット太陽電池とすることができる。

【0143】

以上に説明したように、本発明によれば、ＢｉあるいはＢｉの前駆体となる原料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給し、Ｓｉ，Ｇｅ，およびＳｎのうち少なくとも１つを含むIV族半導体からなる複数のナノドットを、気相堆積法または気相成長法により基板の上に形成するようにしたので、IV族半導体によるナノドットが、サイズや密度を自由に制御して形成できるようになる。

【0144】

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

【0145】

なお、Ｂｉをサーファクタントとして用い、III-V族化合物半導体のナノドットを、気相堆積法または気相成長法により基板の上に形成する技術はすでに提案されている（特許文献２参照）。しかしながら、特許文献２の技術においては、IV族半導体によるナノドットの形成については、何ら実現されていない。本発明は、発明者らの鋭気の検討により、IV族半導体においては、ＢｉまたはＢｉの前駆体材料を半導体材料の供給前、あるいは半導体材料の供給と同時、あるいはその双方の時点で供給することで、ナノドットが形成できるという知見を初めて得たことによりなし得たものである。

【符号の説明】

【0146】

２０１…半導体基板、２０２…半導体層、２０３…Ｂｉ層、２０４…半導体ナノドット、２０５…被覆層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】