特許 6239499 半導体積層基板、半導体素子、およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6239499

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】半導体積層基板、半導体素子、およびその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20171120BHJP

   H01L 29/778 20060101ALI20171120BHJP

   H01L 29/812 20060101ALI20171120BHJP

   H01L 21/20 20060101ALI20171120BHJP

   H01L 29/26 20060101ALI20171120BHJP

   H01L 29/872 20060101ALI20171120BHJP

   H01L 21/336 20060101ALI20171120BHJP

   H01L 29/78 20060101ALI20171120BHJP

   H01L 21/02 20060101ALI20171120BHJP

   H01L 21/205 20060101ALI20171120BHJP

【ＦＩ】

   H01L29/80 H

   H01L21/20

   H01L29/26

   H01L29/86 301D

   H01L29/78 301B

   H01L21/02 B

   H01L21/205

【請求項の数】30

【全頁数】21

(21)【出願番号】特願2014-505046(P2014-505046)

(86)(22)【出願日】2013年3月18日

(86)【国際出願番号】JP2013057698

(87)【国際公開番号】WO2013137476

(87)【国際公開日】20130919

【審査請求日】2016年2月22日

(31)【優先権主張番号】特願2012-61213(P2012-61213)

(32)【優先日】2012年3月16日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005290

【氏名又は名称】古河電気工業株式会社

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】梅野 和行

(72)【発明者】

【氏名】品川 達志

(72)【発明者】

【氏名】高木 啓史

(72)【発明者】

【氏名】田村 亮祐

(72)【発明者】

【氏名】大友 晋哉

【審査官】 柴山 将隆

(56)【参考文献】

【文献】 特開２０１１−１００７７２（ＪＰ，Ａ）

【文献】 国際公開第２００９／０８４４３１（ＷＯ，Ａ１）

【文献】 特開２０１１−０２３６４２（ＪＰ，Ａ）

【文献】 特開２０１０−２３２２９３（ＪＰ，Ａ）

【文献】 国際公開第２０１１／１０２０４４（ＷＯ，Ａ１）

【文献】 特開２００９−１８８２５２（ＪＰ，Ａ）

【文献】 特開２０１２−２４３８７０（ＪＰ，Ａ）

【文献】 特開２０１１−２３８６８５（ＪＰ，Ａ）

【文献】 特開２０１１−１１９７１５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／２６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

半導体積層基板であって、
Ｓｉからなる基板と、
積層半導体層と、を有し、
前記積層半導体層は、
前記基板に成長した、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層であって、前記基板との界面となる最下層がＡｌＮ層である第一反り制御層と、
前記第一反り制御層上に成長した、該第一反り制御層の前記ＡｌＮ層以外の部分よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層と、
前記第二反り制御層上に成長した窒化物半導体からなる活性層と、
を備え、
前記積層半導体層の全膜厚が４μｍ以上であり、
前記積層半導体層の成長後の室温における反り量が、曲率半径から計算して前記基板の直径が４インチで厚さが１ｍｍの場合に±５０μｍ以内の反り量に相当する値であり、
前記積層半導体層は、成長時に、前記基板の反りが、塑性変形する第一の反りを超えないように成長したものであり、
前記積層半導体層は、成長時に、前記基板の反りが、クラックが生じる第二の反りを超えないように成長したものであり、
前記積層半導体層は、成長終了時に、前記基板の反りが、前記第二の反りと、前記積層半導体層の成長温度−室温間の熱歪によるクラック発生を回避するための最低限界応力を発生させる第三の反りと、の間に収まるように成長したものであり、
前記積層半導体層の成長終了後に室温まで降温したものである
ことを特徴とする半導体積層基板。

【請求項2】

前記活性層の厚さが０．４μｍ以上であることを特徴とする請求項１に記載の半導体積層基板。

【請求項3】

当該半導体積層基板の前記積層半導体層の全膜厚に対して、前記活性層、前記第二反り制御層、および前記第一反り制御層の膜厚は、当該比が１：２：２である膜厚から±０．４μｍの範囲であることを特徴とする請求項１または２に記載の半導体積層基板。

【請求項4】

当該半導体積層基板の外周部から幅１０ｍｍの領域を除いた領域でクラックが生じていないことを特徴とする請求項１〜３のいずれか一つに記載の半導体積層基板。

【請求項5】

前記第一反り制御層は、量子サイズ効果を生じない程度に厚いＡｌ_xＧａ_１−xＮ層と量子サイズ効果を生じない程度に厚いＡｌ_yＧａ_１−yＮ層(ただし、ｘ＞ｙ)とを複数回繰り返し積層した構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項6】

前記第一反り制御層は、量子サイズ効果を生じない程度に厚いＡｌ_xＧａ_１−xＮ層と量子サイズ効果を生じない程度に厚いＡｌ_yＧａ_１−yＮ層(ただし、ｘ＞ｙ)とを複数回繰り返し積層した構造を有し、かつそれらの界面にＡｌ組成がｘからｙの間で段階的または連続的に傾斜して変化するＡｌＧａＮ層を設けたものであることを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項7】

前記第一反り制御層は、膜厚２０ｎｍ〜１００ｎｍのＡｌＮ層と膜厚１００ｎｍ〜１０００ｎｍのＧａＮ層とを複数回繰り返し積層した構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項8】

前記第一反り制御層は、膜厚２０ｎｍ〜１００ｎｍのＡｌＮ層と膜厚１００ｎｍ〜１０００ｎｍのＧａＮ層とを複数回繰り返し積層した構造を有し、かつそれらの界面にＡｌ組成が段階的または連続的に傾斜して変化するＡｌＧａＮ層を設けたものであることを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項9】

前記第一反り制御層は、
量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｒＧａ_１−ｒＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｓＧａ_１−ｓＮ層(ただし、ｒ＞ｓ)とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍの層と、
膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、
を複数回繰り返し積層した構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項10】

前記第一反り制御層は、
量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｒＧａ_１−ｒＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｓＧａ_１−ｓＮ層(ただし、ｒ＞ｓ)とを複数回繰り返し積層した、かつそれらの界面にＡｌ組成がｒからｓの間で段階的または連続的に傾斜して変化するＡｌＧａＮ層を設けたものである構造を積層した厚さ２０ｎｍ〜５００ｎｍの層と、
膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、
を複数回繰り返し積層した構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項11】

前記第一反り制御層は、
Ａｌ組成がｓからｒに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とＡｌ組成がｒからｓに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍのＡｌＧａＮ層と、
膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、
を複数回繰り返し積層した構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体積層基板。

【請求項12】

前記第二反り制御層は、膜量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ層（ただし、ｖ＜ｕ）とを複数回繰り返し積層したものであることを特徴とする請求項１〜１１のいずれか一つに記載の半導体積層基板。

【請求項13】

前記第二反り制御層は量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ層（ただし、ｖ＜ｕ）とを複数回繰り返し積層したものであり、かつそれらの界面にＡｌ組成がｖからｕの間で段階的または連続的に傾斜して変化する層を設けたものであることを特徴とする請求項１〜１１のいずれか一つに記載の半導体積層基板。

【請求項14】

前記第二反り制御層は、Ａｌ組成がｖからｕに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層と、Ａｌ組成がｕからｖに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とを複数回繰り返し積層した構造を有することを特徴とする請求項１〜１１のいずれか一つに記載の半導体積層基板。

【請求項15】

前記第二反り制御層は、Ａｌ組成２５％〜１００％の範囲で表面方向に向けてＡｌ組成が減少するようにＡｌＧａＮを積層した構造を有することを特徴とする請求項１〜１１のいずれか一つに記載の半導体積層基板。

【請求項16】

前記活性層は、ＧａＮであることを特徴とする請求項１〜１５のいずれか一つに記載の半導体積層基板。

【請求項17】

前記活性層は、炭素濃度が１×１０^１６ｃｍ^−３〜５×１０^１９ｃｍ^−３であり、表面に近いほど炭素濃度が少なくなる構造を有することを特徴とする請求項１６に記載の半導体積層基板。

【請求項18】

前記活性層で炭素濃度が１×１０^１７ｃｍ^−３以下である領域が１００ｎｍ以上であることを特徴とする請求項１６または１７に記載の半導体積層基板。

【請求項19】

前記第一反り制御層および前記第二反り制御層のそれぞれの平均炭素濃度が０．５〜５×１０^１９ｃｍ^−３であることを特徴とする請求項１〜１５のいずれか一つに記載の半導体積層基板。

【請求項20】

前記活性層上に成長した、前記活性層のバンドギャップよりも大きなバンドギャップを有する半導体層または絶縁膜をさらに備え、前記活性層に二次元電子ガスを発生させたことを特徴とする請求項１〜１５のいずれか一つに記載の半導体積層基板。

【請求項21】

前記基板の厚さが結晶成長時に５２５μｍ〜１２００μｍであることを特徴とする請求項１〜２０のいずれか一つに記載の半導体積層基板。

【請求項22】

前記基板の外周部から幅２０ｍｍの領域を除いた領域で当該基板にスリップラインが生じていないことを特徴とする請求項１〜２１のいずれか一つに記載の半導体積層基板。

【請求項23】

前記基板中の酸素濃度が１１．５×１０^１７ｃｍ^−３〜１４．５×１０^１７ｃｍ^−３であることを特徴とする請求項１〜２２のいずれか一つに記載の半導体積層基板。

【請求項24】

前記基板の中央部から外周部までにおける該基板中の酸素濃度の差が５％以内であることを特徴とする請求項２３に記載の半導体積層基板。

【請求項25】

前記基板はオリエンテーションフラットを有さないことを特徴とする請求項１〜２４のいずれか一つに記載の半導体積層基板。

【請求項26】

請求項１〜２５のいずれか一つに記載の半導体積層基板を備えることを特徴とする半導体素子。

【請求項27】

半導体積層基板の製造方法であって、
Ｓｉからなる基板上に、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層であって、前記基板との界面となる最下層がＡｌＮ層である第一反り制御層を成長し、
前記第一反り制御層上に、該第一反り制御層の前記ＡｌＮ層以外の部分よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層を成長し、
前記第二反り制御層上に、窒化物半導体からなる活性層を成長し、
前記第一反り制御層、前記第二反り制御層、および前記活性層を含む積層半導体層の成長終了後に室温まで降温する、
ことを含み、
前記積層半導体層の成長時に、前記基板の反りが、塑性変形する第一の反りを超えないように前記積層半導体層を成長させ、
前記積層半導体層の成長時に、前記基板の反りが、クラックが生じる第二の反りを超えないように前記積層半導体層を成長させ、
前記積層半導体層の成長終了時に、前記基板の反りが、前記第二の反りと、前記積層半導体層の成長温度−室温間の熱歪によるクラック発生を回避するための最低限界応力を発生させる第三の反りと、の間に収まるように前記積層半導体層を成長させる、
ことを特徴とする半導体積層基板の製造方法。

【請求項28】

前記成長は有機金属気相成長法を用いて行い、かつ前記成長においてレーザ反射装置によって前記半導体積層基板の曲率半径から反りを測定することをさらに含むことを特徴とする請求項２７に記載の半導体積層基板の製造方法。

【請求項29】

有機金属気相成長法を用いて、前記活性層を１０００℃〜１０８０℃で成長し、前記第一反り制御層および第二反り制御層を９００℃〜１０００℃で成長することを特徴とする請求項２７または２８に記載の半導体積層基板の製造方法。

【請求項30】

請求項２７〜２９のいずれか一つに記載の方法で製造した半導体積層基板を用いて半導体素子を製造することを特徴とする半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体積層基板、半導体素子、およびその製造方法に関するものである。

【背景技術】

【0002】

従来、耐圧性が高く反りが小さい半導体素子の構成が開示されている（特許文献１、２参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−２８９９５６号公報

【特許文献2】特開２０１１−１１９７１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の構造において半導体素子の電流コラプスを抑制するためには、活性層（たとえばＧａＮ）に加わる電界を低減させるためにその膜厚を厚く成長したい。しかし、耐圧を増加させるために全膜厚を増加させた状態（たとえば、４μｍ以上）で活性層を厚く成長する場合、半導体積層基板におけるクラック密度の増加、およびこれに伴う半導体素子におけるリーク電流の増加が発生するという問題があった。また特許文献２に記載の構造においては全膜厚を増加させた状態（たとえば、４μｍ以上）でクラック密度の増加無しに反りの調整を任意に制御することが困難であることや、製造に時間がかかり製造コストが高くなるという問題があった。

【0005】

本発明は、上記に鑑みてなされたものであって、製造コストを低減し、クラック密度の増加なく電流リークおよび電流コラプスを抑制できる半導体積層基板、半導体素子、およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本発明に係る半導体積層基板は、半導体積層基板であって、Ｓｉからなる基板と、積層半導体層と、を有し、前記積層半導体層は、窒化物半導体からなる活性層と、前記基板と前記活性層との間に形成された、前記基板に所定の反りを与える第一反り制御層と、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層とを含み、前記積層半導体層の全膜厚が４μｍ以上であることを特徴とする。

【0007】

また、本発明に係る半導体積層基板は、Ｓｉからなる基板と、積層半導体層と、を有し、前記積層半導体層は、前記基板上に成長した、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層と、前記第一反り制御層上に成長した、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層と、前記第二反り制御層上に成長した窒化物半導体からなる活性層と、を備え、前記積層半導体層の全膜厚が４μｍ以上であることを特徴とする。

【0008】

また、本発明に係る半導体積層基板は、上記の発明において、当該半導体積層基板の積層半導体層の全膜厚に対して前記活性層、前記第二反り制御層、および前記第一反り制御層の膜厚は、当該比が１：２：２である膜厚から±０．４μｍの範囲であることを特徴とする。

【0009】

また、本発明に係る半導体積層基板は、上記の発明において、当該半導体積層基板の外周部から幅１０ｍｍの領域を除いた領域でクラックが生じていないことを特徴とする。

【0010】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生じない程度に厚いＡｌ_xＧａ_１−xＮ層と量子サイズ効果を生じない程度に厚いＡｌ_yＧａ_１−yＮ層(ただし、ｘ＞ｙ)とを複数回繰り返し積層した構造を有することを特徴とする。

【0011】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生じない程度に厚いＡｌ_xＧａ_１−xＮ層と量子サイズ効果を生じない程度に厚いＡｌ_yＧａ_１−yＮ層(ただし、ｘ＞ｙ)とを複数回繰り返し積層した構造を有し、かつそれらの界面にＡｌ組成がｘからｙの間で段階的または連続的に傾斜して変化するＡｌＧａＮ層を設けたものであることを特徴とする。

【0012】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、膜厚２０ｎｍ〜１００ｎｍのＡｌＮ層と膜厚１００ｎｍ〜１０００ｎｍのＧａＮ層とを複数回繰り返し積層したものであることを特徴とする。

【0013】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、膜厚２０ｎｍ〜１００ｎｍのＡｌＮ層と膜厚１００ｎｍ〜１０００ｎｍのＧａＮ層とを複数回繰り返し積層した構造を有し、かつそれらの界面にＡｌ組成が段階的または連続的に傾斜して変化するＡｌＧａＮ層を設けたものであることを特徴とする。

【0014】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｒＧａ_１−ｒＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｓＧａ_１−ｓＮ層(ただし、ｒ＞ｓ)とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍの層と、膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、を複数回繰り返し積層したものであることを特徴とする。

【0015】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｒＧａ_１−ｒＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｓＧａ_１−ｓＮ層(ただし、ｒ＞ｓ)とを複数回繰り返し、かつそれらの界面にＡｌ組成がｒからｓの間で段階的または連続的に傾斜して変化する層を設けたものである構造を積層した厚さ２０ｎｍ〜５００ｎｍの層と、膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、を複数回繰り返し積層したものであることを特徴とする。

【0016】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、Ａｌ組成がｓからｒに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とＡｌ組成がｒからｓに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍのＡｌＧａＮ層と、膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層（ただし、ｔ＜０．３）と、を複数回繰り返し積層した構造を有することを特徴とする。

【0017】

また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ層（ただし、ｖ＜ｕ）とを複数回繰り返し積層したものであることを特徴とする。

【0018】

また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は量子サイズ効果を生ずる程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ層（ただし、ｖ＜ｕ）とを複数回繰り返し積層したものであり、かつそれらの界面にＡｌ組成がｖからｕの間で段階的または連続的に傾斜して変化する層を設けたものであることを特徴とする。

【0019】

また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は、Ａｌ組成がｖからｕに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層と、Ａｌ組成がｕからｖに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍのＡｌＧａＮ傾斜層とを複数回繰り返し積層した構造を有することを特徴とする。

【0020】

また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は、Ａｌ組成２５％〜１００％の範囲で表面方向に向けてＡｌ組成が減少するようにＡｌＧａＮを積層したものであることを特徴とする。

【0021】

また、本発明に係る半導体積層基板は、上記の発明において、前記活性層は、ＧａＮであることを特徴とする。

【0022】

また、本発明に係る半導体積層基板は、上記の発明において、前記活性層は、炭素濃度が１×１０^１６ｃｍ^−３〜５×１０^１９ｃｍ^−３であり、表面に近いほど炭素濃度が少なくなる構造を有することを特徴とする。

【0023】

また、本発明に係る半導体積層基板は、上記の発明において、前記の活性層で炭素濃度が１×１０^１７ｃｍ^−３以下である領域が１００ｎｍ以上であることを特徴とする。

【0024】

また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層および前記第二反り制御層のそれぞれの平均炭素濃度が０．５〜５×１０^１９ｃｍ^−３であることを特徴とする。

【0025】

また、本発明に係る半導体積層基板は、上記の発明において、前記活性層上に成長した、前記活性層のバンドギャップよりも大きなバンドギャップを有する半導体層または絶縁膜をさらに備え、前記活性層に二次元電子ガスを発生させたことを特徴とする。

【0026】

また、本発明に係る半導体積層基板は、上記の発明において、前記基板の厚さが結晶成長時に５２５μｍ〜１２００μｍであることを特徴とする。

【0027】

また、本発明に係る半導体積層基板は、上記の発明において、前記積層半導体層の成長後の室温における反り量が、曲率半径から計算して前記基板の直径が４インチで厚さが１ｍｍの場合に±５０μｍ以下の反り量に相当する値であることを特徴とする。

【0028】

また、本発明に係る半導体積層基板は、上記の発明において、前記基板の外周部から幅２０ｍｍの領域を除いた領域で当該基板にスリップラインが生じていないことを特徴とする。

【0029】

また、本発明に係る半導体積層基板は、上記の発明において、前記基板中の酸素濃度が１１．５×１０^１７ｃｍ^−３〜１４．５×１０^１７ｃｍ^−３であることを特徴とする。

【0030】

また、本発明に係る半導体積層基板は、上記の発明において、前記基板の中央部から外周部までにおける該基板中の酸素濃度の差が５％以内であることを特徴とする。

【0031】

また、本発明に係る半導体積層基板は、上記の発明において、前記基板はオリエンテーションフラットを有さないことを特徴とする。

【0032】

また、本発明に係る半導体素子は、上記の発明の半導体積層基板を備えることを特徴とする。

【0033】

また、本発明に係る半導体積層基板の製造方法は、Ｓｉからなる基板上に、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層を成長し、前記第一反り制御層上に、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層を成長し、前記第二反り制御層上に、窒化物半導体からなる活性層を成長することを含むことを特徴とする。

【0034】

また、本発明に係る半導体積層基板の製造方法は、上記の発明において、前記成長は有機金属気相成長法を用いて行い、かつ前記成長においてレーザ反射装置によって前記半導体積層基板の曲率半径から反りを測定することをさらに含むことを特徴とする。

【0035】

また、本発明に係る半導体積層基板の製造方法は、上記の発明において、有機金属気相成長法を用いて、前記活性層を１０００℃〜１０８０℃で成長し、前記第一反り制御層および第二反り制御層を９００℃〜１０００℃で成長することを特徴とする。

【0036】

また、本発明に係る半導体素子の製造方法は、上記の発明の方法で製造した半導体積層基板を用いて半導体素子を製造することを特徴とする。

【発明の効果】

【0037】

本発明によれば、クラック密度の増加なく電流リークおよび電流コラプスを抑制できるという効果を奏し、かつ製造コストを低減できるという効果を有する。

【図面の簡単な説明】

【0038】

【図1】図１は、実施の形態１に係る半導体積層基板の模式図である。

【図2】図２は、成長時間と半導体積層基板の反りとの関係を示す図である。

【図3A】図３Ａは、実施の形態２に係る半導体積層基板の模式図である。

【図3B】図３Ｂは、第一反り制御層の層構造を示す図である。

【図3C】図３Ｃは、第一反り制御層の層構造の別の例を示す図である。

【図3D】図３Ｄは、第二反り制御層の層構造を示す図である。

【図3E】図３Ｅは、第二反り制御層の層構造の別の例を示す図である。

【図3F】図３Ｆは、第二反り制御層の層構造のさらに別の例を示す図である。

【図4】図４は、実施の形態３に係る半導体積層基板の模式図である。

【図5】図５は、実施の形態４に係る半導体積層基板の模式図である。

【図6】図６は、実施例に係る半導体積層基板の模式図である。

【図7A】図７Ａは、４インチＳｉ基板を用いた場合における成長時間と半導体積層基板の反りとの関係を示す図である。

【図7B】図７Ｂは、図６の実施例および単純な超格子バッファ層における基板方向リーク電流と面内方向のリーク電流とを示す図である。

【図8】図８は、積層半導体層成長後、室温降下後の直後の比較例の半導体積層基板の表面の写真を示す図である。

【図9】図９は、図８から２ヶ月後の比較例の半導体積層基板の表面の写真を示す図である。

【図10】図１０は、基板中の酸素濃度と、積層半導体層の成長中の反り最大値との関係を示す図である。

【図11】図１１は、酸素濃度が１１．０×１０^１７ｃｍ^−３の場合の半導体積層基板におけるＳｉ（１１１）基板に対して回折条件ｇ２２０に対して得られたＸ線トポグラフィの画像を示す図である。

【図12】図１２は、酸素濃度が１２．２×１０^１７ｃｍ^−３の場合の半導体積層基板におけるＳｉ（１１１）基板に対して回折条件ｇ２２０に対して得られたＸ線トポグラフィの画像を示す図である。Ｘ線トポグラフィの画像を示す図である。

【図13】図１３は、酸素濃度が１５．０×１０^１７ｃｍ^−３の場合の半導体積層基板におけるＳｉ（１１１）基板に対して回折条件ｇ２２０に対して得られたＸ線トポグラフィの画像を示す図である。Ｘ線トポグラフィの画像を示す図である。

【図14】図１４は、酸素濃度が１２．５×１０^１７ｃｍ^−３の場合の半導体積層基板におけるＳｉ（１１１）基板に対して回折条件ｇ２２０に対して得られたＸ線トポグラフィの画像を示す図である。

【図15】図１５は、実施の形態５に係るダイオードの模式図である。

【図16】図１６は、実施の形態６に係る電界効果トランジスタの模式図である。

【発明を実施するための形態】

【0039】

以下に、図面を参照して本発明に係る半導体積層基板、半導体素子、およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

【0040】

（実施の形態１）
図１は、実施の形態１に係る半導体積層基板の模式図である。半導体積層基板１０は、基板１と、第一反り制御層２と、第二反り制御層３と、活性層４とを備えている。第一反り制御層２と、第二反り制御層３と、活性層４とは、基板１上に、有機金属気相成長法で順次成長したものである。第一反り制御層２は基板１との界面となる最下層にＡｌＮ層２ａを有している。

【0041】

第一反り制御層２は、膜厚あたりの反り増加量が大きな構造とする。第二反り制御層３は、膜厚あたりの反り増加量が第一反り制御層２に比べて小さな構造とする。これによって、第二反り制御層３の上に活性層４を積層することで、成長中の反りを調整してクラック発生を抑制することができる。また、活性層４の膜厚を厚くできるので、活性層に加わる電界を低減させることにより電流コラプスを抑制することができる。

【0042】

図２は、成長時間と半導体積層基板の反りとの関係を示す図である。なお、成長層（第一反り制御層２〜活性層４）の成長時には、基板は室温から成長温度まで昇温され、成長終了後には室温まで降温される。成長時間は各層の膜厚に比例する（ただし層の組成によって比例係数は異なる）。縦軸は成長中の各層における平均曲率半径であり、レーザ反射装置で測定できる。図２において、図形６、７は反りの方向を示している。図形６は成長方向を上として積層基板が凸状に反り、図形７は凹状に反ることを示している。

【0043】

線Ｌ１は第一反り制御層２におけるＡｌＮ層２ａとその他の部分との界面、線Ｌ２は第一反り制御層２と第二反り制御層３との界面、線Ｌ３は第二反り制御層３と活性層４との界面、線Ｌ４は活性層４の表面を示している。線Ｌ５（丸数字１）は、積層基板がそれ以上厚くなると塑性変形し、破断などが生じやすくなる、超えてはならない応力限界となる反り、線Ｌ６（丸数字２）は、積層基板がそれ以上厚くなると成長層（第一反り制御層２〜活性層４）にクラックが発生する、超えてはならない応力限界となる反り、線Ｌ７（丸数字３）は、成長温度−室温間の熱歪によるクラック発生を回避するために超えるべき最低限界応力を発生させる反りを示している。

【0044】

本実施の形態１では、成長終了時において、反り（曲率半径）を、線Ｌ６と線Ｌ７との範囲（矢印Ａｒ１の示す範囲）に収めることができるので、クラック発生を抑制しつつ、活性層４の膜厚を厚くして、電流コラプスを抑制することができる。特に、４インチ（約１００ｍｍ）口径の半導体積層基板の外周部から幅１０ｍｍの領域を除いた領域でクラックが生じないようにすることができる。また、４インチ口径の半導体積層基板に限らず、例えば６インチ（約１５０ｍｍ）口径の半導体積層基板のように、４インチ以上１２インチ以下の口径を有する半導体積層基板において同様の効果を得ることができる。

【0045】

（実施の形態２）
図３Ａは、実施の形態２に係る半導体積層基板の模式図である。半導体積層基板１０Ａは、基板１Ａと、基板１Ａ上に順次成長された、第一反り制御層２Ａと、第二反り制御層３Ａと、活性層４Ａと、半導体層５Ａを備えている。

【0046】

基板１Ａは、厚さが５２５μｍ〜１２００μｍのＳｉ（１１１）基板であり、±１０°の範囲で微傾斜していてもよい。

【0047】

第一反り制御層２Ａは、膜厚２０ｎｍ〜２００ｎｍのＡｌＮ層２Ａａの上に、図３Ｂに示すように量子サイズ効果を生じない程度に厚い膜厚１００ｎｍ〜１０００ｎｍであり炭素をドープしたＧａＮからなるＣ−ＧａＮ層２Ａ１と、量子サイズ効果を生じない程度に厚い膜厚２０ｎｍ〜１００ｎｍのＡｌＮ層２Ａ２とを複数回繰り返し積層した構造を有するものである。なお、ＡｌＮにドープされる炭素濃度はＧａＮよりも低く、かつ第一反り制御層での反り量を大きくするためにはＣ-ＧａＮを１００ｎｍ以上にすることが望ましい。また、Ｃ-ＧａＮでのクラック発生を抑制させるためには１０００ｎｍ以下であることが望ましい。なお、Ｃ−ＧａＮ層２Ａ１およびＡｌＮ層２Ａ２にＡｌおよびＧａがそれぞれ含まれていても良いが、含まれていない場合に最も反りを増加できる効果を生じる。なお、第一反り制御層２Ａの最上層には、表面が荒れたＡｌＮ層２Ａ３があるため、第一反り制御層２Ａの転位がそこで対消滅するので、これより上の層での転位密度を低減することができる。なお、ＡｌＮ層２Ａ３の代わりに、Ａｌ組成８０％以上でかつ表面が荒れたＡｌＧａＮ層や表面方向に向かって段階的にＡｌ組成を減少させた多段ＡｌＧａＮ層を設けても良い。ここで多段ＡｌＧａＮ層は、少なくとも、最も基板側の領域にＡｌ組成が８０％以上である下部ＡｌＧａＮ層と、最も表面側の領域に多段ＡｌＧａＮ層上に形成される層と比べて同じか大きいＡｌ組成を有する上部ＡｌＧａＮ層を備えていれば、転位密度を効果的に低減することができる。但し、多段ＡｌＧａＮ層上に形成される層が量子サイズ効果を生ずる程度に薄い層の積層構造の場合は、その積層構造の平均Ａｌ組成と比較するものとする。尚、下部ＡｌＧａＮ層と上部ＡｌＧａＮ層との間に段階的にＡｌ組成が変化するように設けられた一つ以上の中間ＡｌＧａＮ層をさらに有していても良い。また、Ａｌ組成８０％以上でかつ表面が荒れたＡｌＧａＮ層および上記の多段ＡｌＧａＮ層は基板１Ａと接するＡｌＮ層２ＡａとＣ−ＧａＮ層２Ａ１との間に形成しても良い。また、第一反り制御層におけるＣ−ＧａＮ層２Ａ１とＡｌＮ層２Ａ２の界面において該構造中にピエゾ分極と自発分極による意図しないキャリア（二次元電子ガス）発生する場合がある。それによる基板１Ａ方向に流れるリーク電流が増加するため、図３Ｃに示すように、Ｃ−ＧａＮ層２Ａ１とその上に形成されたＡｌＮ層２Ａ２との界面に、Ｃ−ＧａＮ層２Ａ１からＡｌＮ層２Ａ２に向かってＡｌ組成が段階的または連続的に増加するように形成された第一ＡｌＧａＮ傾斜層と、ＡｌＮ層２Ａ２とその上に形成されたＣ−ＧａＮ層２Ａ１との界面に、ＡｌＮ層２Ａ２からＣ−ＧａＮ層２Ａ１に向かってＡｌ組成が段階的または連続的に減少するように形成された第二ＡｌＧａＮ傾斜層をさらに設けても良い。

【0048】

第二反り制御層３Ａは、図３Ｄに示すように、該構造中にピエゾ分極と自発分極による意図しないキャリア（二次元電子ガス）発生による電界遮蔽層を生じさせないために量子サイズ効果を生ずる程度に薄い膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮ層と膜厚１５ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ層（ただし、ｖ＜ｕ）とを複数回繰り返し積層した超格子構造を有する。なお、意図しないキャリア発生をさらに抑制し、面内方向に流れるリーク電流を抑制するために、図３Ｅに示すようにＡｌ_ｖＧａ_１−ｖＮ層とＡｌ_ｕＧａ_１−ｕＮ層の間にＡｌ組成がｖからｕに向かって段階的または連続的に増加する第三ＡｌＧａＮ傾斜層およびＡｌ_ｕＧａ_１−ｕＮ層とＡｌ_ｖＧａ_１−ｖＮ層の間にＡｌ組成がｕからｖに向かって段階的または連続的に減少する第四ＡｌＧａＮ傾斜層をさらに設けてもよい。ここでいう連続的な増加または減少とは、単位厚さあたりのＡｌ組成変化量が一定の場合に限らず、表面側に向かうにつれて変化量が増加する場合と減少する場合や連続的な増減を繰り返すような場合も含む。なお、この超格子構造における平均Ａｌ組成に相当するＡｌＧａＮ層を単純に積層した場合には格子緩和により第二反り制御層における反りの増加が生じず図２における線Ｌ７（丸数字３）より下方領域に相当し成長後に室温で半導体積層基板全面にクラックが生じる。また、第二反り制御層３Ａは上記の構造に限らず、図３Ｆに示すようにＡｌ組成がｖからｕに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍの第五ＡｌＧａＮ傾斜層と、Ａｌ組成がｕからｖに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍの第六ＡｌＧａＮ傾斜層とを複数回繰り返し積層した構造としても良い。

【0049】

第一反り制御層２Ａ、第二反り制御層３Ａの平均炭素濃度は基板１Ａ方向に流れる電流リークを抑制させるために０．５×１０^１９ｃｍ^−３以上が好ましく、炭素添加起因の欠陥によるリーク電流発生を抑制するために５×１０^１９ｃｍ^−３未満が好ましい。

【0050】

活性層４Ａは、電流コラプスの原因である深い準位を形成する炭素の炭素濃度が電流コラプスに影響しない１×１０^１７ｃｍ^−３以下のｕ−ＧａＮからなる。なお、活性層４Ａに面内方向を流れるリーク電流を抑制するためにｕ−ＧａＮ層の下部に炭素濃度０．５×１０^１９ｃｍ^−３以上を含有するＣ−ＧａＮを含んでいても良いが、電流コラプスを抑制するためにはｕ−ＧａＮの膜厚を１００ｎｍ以上にすることが好ましい。なお、Ｃ-ＧａＮ層はＡｌ組成２０％以下のＣ−ＡｌＧａＮ層としても良い。

【0051】

半導体層５Ａは、活性層４Ａのバンドギャップよりも大きなバンドギャップを有するＡｌＧａＮからなる。半導体層５Ａは、活性層４Ａに二次元電子ガスを発生させるためのものである。半導体層５Ａの代わりに活性層４Ａのバンドギャップよりも大きなバンドギャップを有する半導体もしくは絶縁膜を備えていても良い。

【0052】

半導体積層基板１０Ａは、第一反り制御層２Ａよりも単位膜厚あたりの反り増加量が少ない第二反り制御層３Ａを備えている。その結果、活性層４Ａを厚く（たとえば０．４μｍ以上）でき、電流コラプスを抑制できる。また、第一反り制御層２Ａの成長速度は、単純な超格子構造のバッファ層の成長速度と比べて早くすることができるため、製造時のコスト削減に有利である。また、基板方向のリーク電流も低減することができる。

【0053】

（実施の形態３）
図４は、実施の形態３に係る半導体積層基板の模式図である。半導体積層基板１０Ｂは、図３Ａの半導体積層基板１０Ａにおいて、第二反り制御層３Ａを第二反り制御層３Ｂに置き換えたものである。

【0054】

第二反り制御層３Ｂは、Ａｌ組成２５％〜１００％の範囲で表面方向に向けてＡｌ組成が減少するような組成のＡｌＧａＮ層３Ｂ１、３Ｂ２、３Ｂ３を積層した構造を有するものである。ＡｌＧａＮ層３Ｂ１、３Ｂ２、３Ｂ３の各層内でのＡｌ組成は一定であるが、表面方向に向けて減少していてもよい。また、該構造中にピエゾ分極と自発分極による意図しないキャリア（二次元電子ガス）発生による電界遮蔽層を生じさせないために膜厚１ｎｍ〜１０ｎｍのＡｌ_ｕＧａ_１−ｕＮと膜厚４ｎｍ〜２５ｎｍのＡｌ_ｖＧａ_１−ｖＮ（ただし、ｖ＜ｕ）とを複数回繰り返し積層した超格子構造の平均Ａｌ組成をＡｌＧａＮ層３Ｂ１、３Ｂ２、３Ｂ３に相当させるように積層させてもよい。これによって、表面に向かうにつれてバンドギャップが小さくなるので、第二反り制御層３Ｂ中での意図しないキャリア（二次元電子ガス）発生を抑制することができる。また、活性層４Ａ内の貫通転位密度を低減する効果を有する。第二反り制御層中の二次元電子ガスの発生を抑制することで面内方向に流れるリーク電流をさらに低減することができる。

【0055】

（実施の形態４）
図５は、実施の形態４に係る半導体積層基板の模式図である。半導体積層基板１０ＡＡは、図３Ａの半導体積層基板１０Ａにおいて、第一反り制御層２Ａを第一反り制御層２ＡＡに置き換えたものである。

【0056】

第一反り制御層２ＡＡは、膜厚２０ｎｍ〜２００ｎｍのＡｌＮ層２Ａａの上に、膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層２ＡＡ１（ただし、ｔ＜０．３）と、図３Ｄと同様に量子サイズ効果を生じない程度に薄い、膜厚１ｎｍ〜１０ｎｍのＡｌ_ｒＧａ_１−ｒＮ層と膜厚４ｎｍ〜２５ｎｍのＡｌ_ｓＧａ_１−ｓＮ層(ただし、ｒ＞ｓ)とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍのＡｌＧａＮ層２ＡＡ２と、を複数回繰り返し積層した構造を有する。なお、Ａｌ_ｒＧａ_１−ｒＮ層とＡｌ_ｓＧａ_１−ｓＮ層との界面にピエゾ分極と自発分極による意図しないキャリア発生を抑制し、基板１Ａ方向に流れるリーク電流を抑制するために図３Ｅと同じようにＡｌ_ｒＧａ_１−ｒＮ層とＡｌ_ｓＧａ_１−ｓＮ層の間にＡｌ組成がｓからｒに向かって段階的または連続的に増加する第一ＡｌＧａＮ傾斜層およびＡｌ_ｓＧａ_１−ｓＮ層とＡｌ_ｒＧａ_１−ｒＮ層の間にＡｌ組成がｓからｒに向かって段階的または連続的に減少する第二ＡｌＧａＮ傾斜層を設けてもよい。また、第一反り制御層３Ａは上記の構造に限らず、膜厚２０ｎｍ〜２００ｎｍのＡｌＮ層２Ａａの上に、膜厚１００ｎｍ〜１０００ｎｍのＡｌ_ｔＧａ_１−ｔＮ層２ＡＡ１（ただし、ｔ＜０．３）と、図３Ｆと同じようにＡｌ組成がｓからｒに向かって段階的または連続的に増加する厚さが１ｎｍ〜２５ｎｍの第七ＡｌＧａＮ傾斜層とＡｌ組成がｒからｓに向かって段階的または連続的に減少する厚さが１ｎｍ〜２５ｎｍの第八ＡｌＧａＮ傾斜層とを複数回繰り返し積層した厚さ２０ｎｍ〜５００ｎｍのＡｌＧａＮ層とを複数回繰り返し積層した構造としても良い。

【0057】

半導体積層基板１０ＡＡは、第一反り制御層２ＡＡよりも単位膜厚あたりの反り増加量が少ない第二反り制御層３Ａを備えている。その結果、活性層４Ａを厚く（たとえば０．４μｍ以上）でき、電流コラプスを抑制できる。

【0058】

なお、上述した各半導体積層基板の積層半導体層（成長層）の全膜厚に対して、活性層、第二反り制御層、および第一反り制御層の膜厚は、当該比が１：２：２である膜厚から±０．４μｍの範囲であれば、耐圧を維持した状態で電流リークならびに電流コラプスを抑制させるのに好適である。

【0059】

活性層、第二反り制御層、および第一反り制御層の膜厚は、当該比が１：２：２である膜厚から±０．４μｍの範囲として全膜厚を増加させれば、クラック密度の増加なしに耐圧を増加させることができる。

【0060】

つぎに、図６に模式図を示す実施例に係る半導体積層基板を製造した。半導体積層基板１０Ｃは、図３Ａの半導体積層基板１０Ａにおいて、活性層４Ａ、半導体層５Ａを、それぞれ、活性層４Ｃ、半導体層５Ｃに置き換えたものである。

【0061】

半導体層５ＣはＡｌ_０．２５Ｇａ_０．７５Ｎからなる。活性層４Ｃは、Ｃ−ＧａＮ層４Ｃ１と、ｕ−ＧａＮ層４Ｃ２とからなる。活性層４Ｃの炭素濃度は１×１０^１６ｃｍ^−３〜５×１０^１９ｃｍ^−３であり、表面に近いほど炭素濃度が少なくなる構造を有し、かつｕ−ＧａＮ層４Ｃ２は、炭素濃度が１×１０^１７ｃｍ^−３以下で厚さが０．１μｍ以上の領域である。ここで、チャネルに近い活性層４Ｃ２をｕ−ＧａＮ層とすることで、炭素が形成する深い準位を低減することができ、電流コラプスを一層抑制することができる。また、チャネルから離れた活性層４Ｃ１をＣ−ＧａＮ層とすることで高抵抗化し、リーク電流を低減することができる。

【0062】

第一反り制御層２Ａの膜厚は２μｍ＋４０ｎｍ、第二反り制御層３Ａの膜厚は２μｍ、Ｃ−ＧａＮ層４Ｃ１とｕ−ＧａＮ層４Ｃ２の膜厚の和は１．２μｍである。積層半導体層（成長層）の全膜厚は５．３μｍである。基板１Ａの直径は４インチ、厚さは１ｍｍである。

【0063】

この実施例では、有機金属気相成長法を用いて、上記の所望の炭素濃度に活性層の炭素濃度を低減させるために１０００℃〜１０８０℃で成長し、第一反り制御層および第二反り制御層を上記の所望の炭素濃度を得るために９００℃〜１０００℃で成長した。

【0064】

図７Ａは、成長時間と半導体積層基板の反りとの関係を示す図である。線Ｌ８は、第一反り制御層２ＡにおけるＡｌＮ層２Ａａと他の部分との界面、線Ｌ９は第一反り制御層２Ａと第二反り制御層３Ａとの界面、線Ｌ１０は第二反り制御層３Ａと活性層４Ｃとの界面、線Ｌ１１は活性層４Ｃと半導体層５Ｃとの界面を示している。線Ｌ１３、Ｌ１４は、それぞれ、第一反り制御層２Ａと第二反り制御層３Ａとの成長時間−反りの傾きを示している。第二反り制御層３Ａは第一反り制御層２Ａよりも単位膜厚（成長時間）あたりの反り増加量が少なくなっている。

【0065】

図７Ａに示す実施例では、成長層の成長後に、矢印Ａｒ２で示すように室温への降温過程を行ったところ、反りが約０μｍまで抑制された。また、第一反り制御層２Ａと同等の膜厚を超格子構造のバッファ層で行う場合と比較して３０％成長時間を短縮でき原料であるトリメチルガリウムおよびアンモニアを３０％節約でき、製造コストの低減に有効であった。

【0066】

図７Ｂは図６の実施例および比較例（単純な超格子バッファ層）における基板方向リーク電流と面内方向のリーク電流とを示す図である。発明者等はクラックフリーでは無いが図６の実施例と同一の膜厚となるように第一反り制御層２Ａの代わりに第二反り制御層３Ａの厚さを４μｍとした半導体積層基板を比較例として作製し、クラックの無い部分において基板方向および面内方向のリーク電流とを比較した。その結果、図７Ｂに示されるように面内方向のリーク電流は同等であるが、基板方向のリーク電流が本実施例において一桁減少する効果があった。比較例の場合、Ａｌ組成が高いＡｌＧａＮ層もしくはＡｌＮ層に対しては炭素添加が困難になるためバッファ層中の残留キャリアが増加する一方、本実施例では第一反り制御層の大部分を高抵抗なＣ−ＧａＮ層が占めているため、残留キャリアが極めて低く、基板方向のリーク電流を抑制する効果を有している。

【0067】

ところで、図７Ａに示す室温への降温過程後に半導体積層基板が室温となったときに、半導体積層基板の反り量が曲率半径から計算して前記基板の直径が４インチで厚さが１ｍｍの場合に±５０μｍ以内であることが好ましい。

【0068】

ここで、比較例として、第一反り制御層２ＡのＡｌＮ層２Ａａの膜厚を厚くし、厚くしたＡｌＮ層２Ａａの膜厚相当分Ｃ−ＧａＮ層２Ａ１の膜厚を薄くすることにより室温時の反り量の絶対値が曲率半径から計算して前記基板の直径が４インチで厚さが１ｍｍの場合に５０μｍより大きい総膜厚５．２μｍの半導体積層基板を作製した。そして、その表面の状態の経時変化を観察した。

【0069】

図８は、積層半導体層成長からの室温降下直後の比較例の半導体積層基板の表面の写真を示す図である。図９は、図８から２ヶ月後の比較例の半導体積層基板の表面の写真を示す図である。なお、図８、９において右下に示す白い線は１００μｍを示すスケールである。図８に示すように、室温降下直後の比較例の半導体積層基板の表面は綺麗な面であったが、２ヶ月後には白い線で示すクラックが多数発生していた。一方、実施例の半導体積層基板の表面の状態の経時変化を観察したところ、２ヶ月経過後も室温降下直後の表面状態から変化が無く、比較例のようなクラックの発生は見られなかった。

【0070】

なお、上記実施例、比較例では、基板の直径が４インチであるが、基板の直径が他の大きさである場合は、積層半導体層の成長後の室温における半導体積層基板の反り量が、曲率半径から計算して基板の直径が４インチで厚さが１ｍｍの場合に±５０μｍ以内の反り量に相当する値であることが好ましい。

【0071】

つぎに、本発明者らは、図２、７Ａに線Ｌ５で示す応力限界となる反りの値は、Ｓｉ基板中の酸素濃度に依存して変動することを確認した。ここで、酸素濃度は、ＡＳＴＭ（American Society for Testing and Materials） Ｆ１２１−７９の規定による酸素濃度とする。

【0072】

本発明者らは、基板の酸素濃度を変えた以外は上記の実施例と同じ条件で半導体積層基板を製造した。製造時、積層半導体層の成長中の基板の反りの最大値を測定した。

【0073】

図１０は、基板中の酸素濃度と、積層半導体層の成長中の反り最大値との関係を示す図である。図１０に示すように、基板中の酸素濃度が１１．５×１０^１７ｃｍ^−３〜１４．５×１０^１７ｃｍ^−３の範囲にある場合は、反り最大値は１５０μｍ以下であったが、当該範囲を越えた酸素濃度の場合は、反り最大値が１５０μｍを越えて大きくなっており、反り量が急激に増加した。

【0074】

図１１は、酸素濃度が１１．０×１０^１７ｃｍ^−３の場合の半導体積層基板のＸ線トポグラフィ画像を示す図である。図１２は、酸素濃度が１２．２×１０^１７ｃｍ^−３の場合の半導体積層基板のＸ線トポグラフィの画像を示す図である。図１３は、酸素濃度が１５．０×１０^１７ｃｍ^−３の場合の半導体積層基板のＸ線トポグラフィの画像を示す図である。なお、図１１〜１３中の白い箇所が基板中に生じたスリップラインの領域を示している。図１１に示すように酸素濃度が１１．５×１０^１７ｃｍ^−３よりも小さい場合、Ｓｉ基板内部全体にスリップラインが生じていた。このように酸素濃度が低い場合は、基板中にスリップ転位が発生し、基板が塑性変形してしまい、反り最大値がシリコンの物性から決まる反りの最大値である１５０μｍを越えて大きくなってしまったと考えられる。一方、図１３に示すように酸素濃度が１４．５×１０^１７ｃｍ^−３よりも大きい場合、基板中の酸素偏析によって酸素とシリコンとがクラスター欠陥を形成し、これによって基板の降伏応力が低下したと考えられる。そして、このような降伏応力の低下によって基板が塑性変形してしまい、反り最大値が１５０μｍを越えて大きくなってしまったと考えられる。

【0075】

図１１および図１３に示した半導体積層基板の室温での反りはＳｉ基板が塑性変形していたため、成長中の反り量の最大値と同程度の反りであるのに対し、図１２に示した半導体積層基板はＳｉ基板が弾性変形しているため室温で±５０μｍ以内の反り量であった。また、基板の外周部から幅２０ｍｍの領域を除き、基板にスリップラインは生じていなかった。

【0076】

基板中の酸素濃度が１１．５×１０^１７ｃｍ^−３〜１４．５×１０^１７ｃｍ^−３の範囲にある場合は、基板の塑性変形は発生せず、基板が弾性変形するため、成長中の反り最大値は曲率半径から計算して基板の直径が４インチで厚さが１ｍｍの場合における１５０μｍの反り量に相当する値を超えないと考えられる。このように基板に塑性変形が発生しない場合は、半導体積層基板の反りを、室温に降温後に所望の反り量の範囲内に収まるように制御することができる。この基板中の酸素濃度範囲は膜厚４μｍ以上の半導体積層基板に好適である。なお、基板の中央部から外周部までにおける基板中の酸素濃度の差は、５％以内であることが好ましい。

【0077】

基板の厚さと半導体積層基板との曲率半径の関係は単純なバイメタル近似に従うと下記式（１）で表される。すなわち基板の厚みが厚くなると厚みに自乗で曲率半径が大きくなる。なお、曲率半径と反り量は下記式（２）に従う。すなわち基板の直径が大きくなるほど同じ曲率半径では反り量は大きくなる。式（１）および式（２）にしたがって本実施例から基板の厚さと直径に対して基板の降伏応力が類推できる。

【0078】

Ｒ＝１／｛６（αsub−αepi）ΔＴ｝・（Ｅsub／Ｅepi）・（ｔsub^２／ｔepi） ・・・ （１）
ｈ＝Ｒ［１−ｃｏｓ｛ｄ／（２Ｒ）｝］ ・・・ （２）
ただし、Ｒ：曲率半径、ｈ：半導体積層基板の反り量、αsub：基板の熱膨張係数、αepi：積層成長層の熱膨張係数、ΔＴ：室温と成膜温度との温度差、ｔsub：基板厚さ、ｔepi：積層成長層の厚さ、Ｅsub：基板のヤング率、Ｅepi：積層成長層のヤング率、ｄ：基板の直径

【0079】

図１４は、酸素濃度が１２．５×１０^１７ｃｍ^−３の場合の半導体積層基板のＸ線トポグラフィの画像を示す図である。なお、図１４中の白い部分はスリップラインが生じた領域を示している。図１４の紙面左側にはオリエンテーションフラットが形成されている。図１４に白い矢印で示す部分にはスリップラインが形成されている。上述したようにこのようなスリップラインは半導体積層基板の反りを制御するためには好ましくない。しかしながら、直径４インチの基板の場合は、基板の外周部から幅２０ｍｍの領域にスリップラインが生じていても、基板の外周部から幅２０ｍｍの領域を除いた領域で基板にスリップラインが生じていなければ、反りの制御は可能である。また、図１４に示すように、オリエンテーションフラットの部分にはスリップラインが発生しやすいので、オリエンテーションフラットを有さない基板を用いることが、半導体積層基板の反りの制御上好ましい。オリエンテーションフラットを有さない基板の場合は、たとえばノッチやマーカを形成して、その結晶方向の特定を行うことができる。

【0080】

なお、上記実施の形態の半導体積層基板の半導体層状に適宜ショットキー電極やオーミック電極、絶縁膜を形成することで、電界効果トランジスタやショットキーバリアダイオードを製造することができる。

【0081】

図１５は、本発明の実施の形態５に係るダイオードの模式図である。このダイオード１００は、図３Ａに示す実施の形態２に係る半導体積層基板１０Ａの半導体層５Ａ上に、半導体層５Ａにショットキー接触するアノード電極１０１と、半導体層５Ａにオーミック接触するカソード電極１０２とを形成した構成を有するショットキーバリアダイオードである。このダイオード１００は、実施の形態２に係る半導体積層基板１０Ａを備えているので、耐圧６００∨以上を有することができ、電流リークおよび電流コラプスが抑制され、かつ低コストなものである。

【0082】

図１６は、本発明の実施の形態６に係る電界効果トランジスタの模式図である。この電界効果トランジスタ２００は、図３Ａに示す実施の形態２に係る半導体積層基板１０Ａの半導体層５Ａ上に、半導体層５Ａにオーミック接触するソース電極２０１、ドレイン電極２０３と、半導体層５Ａにショットキー接触するゲート電極２０２とを形成した構成を有する高移動度トランジスタ（ＨＥＭＴ）である。この電界効果トランジスタ２００も、実施の形態２に係る半導体積層基板１０Ａを備えているので、耐圧６００∨以上を有することができ、電流リークおよび電流コラプスが抑制され、かつ低コストなものである。

【0083】

また、電界効果トランジスタ２００の構成をもとに、半導体積層基板１０Ａの半導体層５Ａに開口部を設け、その開口部においてゲート電極２０２をゲート絶縁膜を介して活性層４Ａに接続させるようにして、ＭＯＳ型の電界効果トランジスタを構成してもよい。

【0084】

なお、第一反り制御層は、量子サイズ効果を生じない程度に厚いＡｌ_xＧａ_１−xＮ層と量子サイズ効果を生じない程度に厚いＡｌ_yＧａ_１−yＮ層(ただし、ｘ＞ｙ)とを複数回繰り返し積層したものでもよい。

【0085】

また、第二反り制御層は、ＡｌＮとＧａＮとを複数回繰り返し積層したものでもよい。たとえば、ＡｌＮの膜厚は５ｎｍ、ＧａＮの膜厚は２０ｎｍである。これによって平均Ａｌ組成は２０％となる。また、平均Ａｌ組成を２０％とするために、ＡｌＮの膜厚が１ｎｍ、ＧａＮの膜厚が４ｎｍとしてもよい。

【0086】

また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

【産業上の利用可能性】

【0087】

以上のように、本発明に係る半導体積層基板、半導体素子、およびその製造方法は、主に窒化物半導体からなる半導体積層基板および半導体素子に利用して好適なものである。

【符号の説明】

【0088】

１、１Ａ 基板
２、２Ａ、２ＡＡ 第一反り制御層
３、３Ａ、３Ｃ 第二反り制御層
４、４Ａ、４Ｃ 活性層
５Ａ、５Ｄ 半導体層
１０、１０Ａ、１０ＡＡ、１０Ｂ、１０Ｃ 半導体積層基板
１００ ダイオード
２００ 電界効果トランジスタ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】