特許 6241958 高耐圧半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6241958

(24)【登録日】2017年11月17日

(45)【発行日】2017年12月13日

(54)【発明の名称】高耐圧半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20171204BHJP

   H01L 29/12 20060101ALI20171204BHJP

   H01L 21/336 20060101ALI20171204BHJP

   H01L 29/06 20060101ALI20171204BHJP

【ＦＩ】

   H01L29/78 652C

   H01L29/78 652T

   H01L29/78 652S

   H01L29/78 658A

   H01L29/78 652F

   H01L29/78 652M

   H01L29/06 301D

   H01L29/06 301V

   H01L29/78 652D

   H01L29/78 658E

【請求項の数】7

【全頁数】18

(21)【出願番号】特願2015-530769(P2015-530769)

(86)(22)【出願日】2014年7月11日

(86)【国際出願番号】JP2014068633

(87)【国際公開番号】WO2015019797

(87)【国際公開日】20150212

【審査請求日】2016年2月8日

(31)【優先権主張番号】特願2013-165624(P2013-165624)

(32)【優先日】2013年8月8日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】岩室 憲幸

(72)【発明者】

【氏名】原田 信介

【審査官】 棚田 一也

(56)【参考文献】

【文献】 国際公開第２００４／０３６６５５（ＷＯ，Ａ１）

【文献】 特開２０１１−２５８６３５（ＪＰ，Ａ）

【文献】 特開２００２−２７０８３９（ＪＰ，Ａ）

【文献】 特開平１１−１９５６５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第１導電型半導体基板と、
前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層と、
前記第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型高濃度半導体層と、
前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に形成された前記第２導電型高濃度半導体層よりも低濃度の第２導電型低濃度半導体層と、
前記第２導電型低濃度半導体層の表面層に選択的に形成された第１導電型ソース領域と、
前記第２導電型低濃度半導体層の表面から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、
前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、
前記第１導電型ソース領域と前記第２導電型低濃度半導体層とに接触するソース電極と、
前記第１導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、
前記第２導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第２導電型高濃度半導体層が設けられ、前記第２導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第２導電型高濃度領域が設けられ、当該第２導電型高濃度半導体層は、隣に配置される前記第２導電型高濃度半導体層と、前記第１導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されていることを特徴とする高耐圧半導体装置。

【請求項2】

第１導電型半導体基板と、
前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層と、
前記第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型高濃度半導体層と、
前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に形成された前記第２導電型高濃度半導体層よりも低濃度の第２導電型低濃度半導体層と、
前記第２導電型低濃度半導体層の表面層に選択的に形成された第１導電型ソース領域と、
前記第２導電型低濃度半導体層の表面から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、
前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、
前記第１導電型ソース領域と前記第２導電型低濃度半導体層とに接触するソース電極と、
前記第１導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、
前記第２導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第２導電型高濃度半導体層が設けられ、前記第２導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第２導電型高濃度領域が設けられ、当該第２導電型高濃度半導体層は、隣に配置される前記第２導電型高濃度半導体層と、前記第１導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されており、
おもて面側から前記第２導電型低濃度半導体層および前記第２導電型高濃度半導体層を貫通して前記第２導電型高濃度領域に達するトレンチをさらに備え、
前記ソース電極は、前記トレンチの内部に埋め込まれるように設けられていることを特徴とする高耐圧半導体装置。

【請求項3】

前記第１導電型半導体基板の材料が炭化ケイ素であることを特徴とする請求項１または２に記載の高耐圧半導体装置。

【請求項4】

前記第１導電型半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１〜３のいずれか一つに記載の高耐圧半導体装置。

【請求項5】

前記第１導電型半導体基板の結晶学的面指数は（０００１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１〜３のいずれか一つに記載の高耐圧半導体装置。

【請求項6】

第１導電型半導体基板上に、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層をエピタキシャル成長させる第１の工程と、
イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域を選択的に形成する第２の工程と、
イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域よりも浅い深さで、かつ第２導電型高濃度領域に接するように第２導電型高濃度半導体層を形成する第３の工程と、
前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に、第２導電型低濃度半導体層をエピタキシャル成長法により形成する第４の工程と、
前記第２導電型低濃度半導体層の表面層に選択的に第１導電型ソース領域と、おもて面側から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達する第１導電型ウェル領域とをイオン注入法により形成する第５の工程と、
を有し、
前記第３の工程では、前記第２導電型高濃度半導体層の一部が前記第１導電型ウェル領域の下の領域で部分的に結合されるように前記第２導電型高濃度半導体層を形成することを特徴とする高耐圧半導体装置の製造方法。

【請求項7】

第１導電型半導体基板上に、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層をエピタキシャル成長させる第１の工程と、
イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域を選択的に形成する第２の工程と、
イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域よりも浅い深さで、かつ第２導電型高濃度領域に接するように第２導電型高濃度半導体層を形成する第３の工程と、
前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に、第２導電型低濃度半導体層をエピタキシャル成長法により形成する第４の工程と、
前記第２導電型低濃度半導体層の表面層に選択的に第１導電型ソース領域と、おもて面側から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達する第１導電型ウェル領域とをイオン注入法により形成する第５の工程と、
前記第１導電型半導体層の表面から前記第２導電型高濃度半導体層を貫通するトレンチ溝を形成し、当該トレンチ溝の底面に前記第２導電型高濃度領域をイオン注入法により形成し、前記トレンチを金属電極で埋め込む第６の工程と、を有し、
前記第３の工程では、前記第２導電型高濃度半導体層の一部が前記第１導電型ウェル領域の下の領域で部分的に結合されるように前記第２導電型高濃度半導体層を形成することを特徴とする高耐圧半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化ケイ素を半導体として用いた縦型の高耐圧半導体装置およびその製造方法に関する。

【背景技術】

【0002】

従来、高耐圧、大電流を制御するパワー半導体素子の材料として、シリコン単結晶が用いられている。パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタでは数ｋＨｚの周波数が、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。

【0003】

一方、パワーＭＯＳＦＥＴは、大電流は取れないものの、数ＭＨｚの周波数までの高速でのスイッチングに使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んできた。

【0004】

図１７は、従来のＭＯＳＦＥＴを示す断面図である。ｎ^＋型の半導体基板１上にｎ⁻ドリフト層２が積層形成される。このｎ⁻ドリフト層２の表面層に、ｐベース層４が選択的に形成されている。ｐベース層４の表面層にｎ^＋ソース層７を選択的に形成し、ｎ⁻ドリフト層２とｐベース層４、ならびにｎ^＋ソース層７の上に、ゲート絶縁膜を介してゲート電極８が形成されている。さらに最近では、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に配置した並列ｐｎ層としたＭＯＳＦＥＴ（以下、超接合型ＭＯＳＦＥＴとする）が注目を浴びている。

【0005】

図１８は、従来のシリコン超接合ＭＯＳＦＥＴの断面図である。また、図１９は、従来の多段エピタキシャル法によるシリコン超接合ＭＯＳＦＥＴの断面図である。図２０は、従来のトレンチ埋め込み法によるシリコン超接合ＭＯＳＦＥＴの断面図である。

【0006】

これら超接合型ＭＯＳＦＥＴは、藤平らが１９９７年にこの理論を発表し（下記非特許文献１参照。）、１９９８年にＤｅｂｏｙらによってＣｏｏｌＭＯＳＦＥＴとして製品化されたことが知られている（下記非特許文献２参照。）。これらはｎ^-ドリフト層に縦方向に（基板深さ方向に）ｐ層を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上できることを特徴としている。

【0007】

また、パワー半導体素子の観点からの材料検討も行われ、Ｓｈｅｎａｉらが報告しているように（下記非特許文献３参照。）、炭化ケイ素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。このＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できるからである。また、ＳｉＣは、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性が大きいことからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。

【0008】

一般的なＳｉＣ−ＭＯＳＦＥＴの断面構造はシリコンと同様、前述の図１７に示すものである。ｎ^-ドリフト層２の表面層に、ｐベース層３が選択的に形成される。ｐベース層３の表面層に選択的に形成されたｎ⁺ソース層４を形成し、ｎ^-ドリフト層２とｐベース層３、ならびにｎ⁺ソース層４の上に、ゲート絶縁膜６を介してゲート電極７が形成されて、半導体基板１の裏面にドレイン電極８が形成される。

【0009】

このように形成されたＳｉＣ−ＭＯＳＦＥＴはスイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子としてモータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置に活用されることが期待されている。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】米国特許第７９２３３２０号公報

【非特許文献】

【0011】

【非特許文献1】Ｔａｔｓｕｈｉｋｏ Ｆｕｊｉｈｉｒａ、"Ｔｈｅｏｒｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ"、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ、Ｖｏｌ．３６、ｐｐ．６２５４−６２６２、Ｐａｒｔ１、Ｎｏ．１０、Ｏｃｔ．１９９７

【非特許文献2】Ｇ．Ｄｅｂｏｙ外５名、"Ａ ｎｅｗ ｇｅｎｅｒａｔｉｏｎ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳＦＥＴｓ ｂｒｅａｋｓ ｔｈｅ ｌｉｍｉｔ ｌｉｎｅ ｏｆ ｓｉｌｉｃｏｎ"、ＩＥＥＥ ＩＥＤＭ ｐｐ．６８３−６８５、１９９８

【非特許文献3】ＫＲＩＳＨＮＡ ＳＨＥＮＡＩ外２名、"Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ"、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ｖｏｌ．３６、ｐ．１８１１−１８２３、１９８９

【発明の概要】

【発明が解決しようとする課題】

【0012】

ＳｉＣはワイドバンドギャップ半導体材料であるために、破壊電界強度がシリコンの約１０倍と高くオン抵抗が十分小さくなることが期待されるが、その反面、半導体の破壊電界強度が約１０倍高くなることから、特に高電圧印加時の酸化膜への電界の負荷がシリコン素子に比べて大きくなる。

【0013】

そのため、シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがＳｉＣになることにより酸化膜が破壊してしまうということが懸念される。具体的には、図１に示すＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜６に大きな電界強度が印加されることになり、ゲート酸化膜破壊や信頼性に大きな問題が生じる可能性がある。これはＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＩＧＢＴにも言えることである。これに関しては、ＳｉＣ−ＭＯＳＦＥＴにおけるゲート酸化膜への電界強度に注意を要する記述の文献がある（上記特許文献１参照。）。

【0014】

本発明は、上記課題に鑑み、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が得られる高耐圧半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上記目的を達成するため、本発明の高耐圧半導体素子は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層と、前記第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型高濃度半導体層と、前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に形成された前記第２導電型高濃度半導体層よりも低濃度の第２導電型低濃度半導体層と、前記第２導電型低濃度半導体層の表面層に選択的に形成された第１導電型ソース領域と、前記第２導電型低濃度半導体層の表面から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域と前記第２導電型低濃度半導体層とに接触するソース電極と、前記第１導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、前記第２導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第２導電型高濃度半導体層が設けられ、前記第２導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第２導電型高濃度領域が設けられ、当該第２導電型高濃度半導体層は、隣に配置される前記第２導電型高濃度半導体層と、前記第１導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されていることを特徴とする。

【0017】

また、本発明の高耐圧半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成され、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層と、前記第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型高濃度半導体層と、前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に形成された前記第２導電型高濃度半導体層よりも低濃度の第２導電型低濃度半導体層と、前記第２導電型低濃度半導体層の表面層に選択的に形成された第１導電型ソース領域と、前記第２導電型低濃度半導体層の表面から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域と前記第２導電型低濃度半導体層とに接触するソース電極と、前記第１導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、前記第２導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第２導電型高濃度半導体層が設けられ、前記第２導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第２導電型高濃度領域が設けられ、当該第２導電型高濃度半導体層は、隣に配置される前記第２導電型高濃度半導体層と、前記第１導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されており、おもて面側から前記第２導電型低濃度半導体層および前記第２導電型高濃度半導体層を貫通して前記第２導電型高濃度領域に達するトレンチをさらに備え、前記ソース電極は、前記トレンチの内部に埋め込まれるように設けられていることを特徴とする。

【0019】

また、上記の高耐圧半導体装置において、前記第１導電型半導体基板の材料が炭化ケイ素であることを特徴とする。

【0020】

また、上記の高耐圧半導体装置において、前記第１導電型半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。

【0021】

また、上記の高耐圧半導体装置において、前記第１導電型半導体基板の結晶学的面指数は（０００１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。

【0022】

また、本発明の高耐圧半導体装置の製造方法は、第１導電型半導体基板上に、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層をエピタキシャル成長させる第１の工程と、イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域を選択的に形成する第２の工程と、イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域よりも浅い深さで、かつ第２導電型高濃度領域に接するように第２導電型高濃度半導体層を形成する第３の工程と、前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に、第２導電型低濃度半導体層をエピタキシャル成長法により形成する第４の工程と、前記第２導電型低濃度半導体層の表面層に選択的に第１導電型ソース領域と、おもて面側から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達する第１導電型ウェル領域とをイオン注入法により形成する第５の工程と、を有し、前記第３の工程では、前記第２導電型高濃度半導体層の一部が前記第１導電型ウェル領域の下の領域で部分的に結合されるように前記第２導電型高濃度半導体層を形成することを特徴とする。

【0023】

また、本発明にかかる炭化珪素半導体装置の製造方法は、第１導電型半導体基板上に、前記第１導電型半導体基板よりも低濃度な第１導電型半導体層をエピタキシャル成長させる第１の工程と、イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域を選択的に形成する第２の工程と、イオン注入法により、前記第１導電型半導体層の表面層に第２導電型高濃度領域よりも浅い深さで、かつ第２導電型高濃度領域に接するように第２導電型高濃度半導体層を形成する第３の工程と、前記第１導電型半導体層ならびに前記第２導電型高濃度半導体層の上に、第２導電型低濃度半導体層をエピタキシャル成長法により形成する第４の工程と、前記第２導電型低濃度半導体層の表面層に選択的に第１導電型ソース領域と、おもて面側から前記第２導電型低濃度半導体層を貫通して前記第１導電型半導体層に達する第１導電型ウェル領域とをイオン注入法により形成する第５の工程と、前記第１導電型半導体層の表面から前記第２導電型高濃度半導体層を貫通するトレンチ溝を形成し、当該トレンチ溝の底面に前記第２導電型高濃度領域をイオン注入法により形成し、前記トレンチを金属電極で埋め込む第６の工程と、を有し、前記第３の工程では、前記第２導電型高濃度半導体層の一部が前記第１導電型ウェル領域の下の領域で部分的に結合されるように前記第２導電型高濃度半導体層を形成することを特徴とする。

【0026】

上記構成によれば、第１導電型半導体層ならびに第１導電型ウェル領域の不純物濃度を大きく上げて、オン抵抗を十分下げてもｎ型半導体ウェル領域（ｎ打ち返し層）の上のゲート酸化膜に大きな電界がかからず、ソース・ドレイン間に高電圧を印加した場合でも（ソースが０Ｖ、ドレインに＋電圧を印加）、十分な素子耐圧を保持することができる。また第２導電型高濃度半導体層の間、ならびに第２導電型低濃度半導体層の間の距離を広げてオン抵抗を十分下げても、第１導電型ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。

【0027】

さらには負荷短絡条件下などの高電圧、大電流が素子に同時に印加・導通される状態においても、電界強度が緩和されるため大きな素子破壊耐量を示すことができる。これは第２導電型低濃度半導体層および第２導電型高濃度半導体層と第１導電型ウェル領域との間のｐｎ接合から第１導電型ウェル領域に広がる空乏層が第２導電型高濃度半導体層に沿って横方向に広がりやすくなるためである。その結果、第１導電型低濃度半導体層、ならびに第１導電型ウェル領域の不純物濃度を従来のＭＯＳＦＥＴよりも高く設定しても、空乏層が広がりやすい設計なので、第２導電型高濃度半導体層の間、ならびに第２導電型低濃度半導体層の間の距離を広げて素子耐圧、素子破壊耐量を十分保ちつつオン抵抗を小さくできる。

【0028】

さらに、本発明の第２導電型低濃度半導体層をエピタキシャル成長法によって形成した場合、表面荒れがほとんどないくらいに平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなり、その結果、オン抵抗をさらに小さくすることができる。

【0029】

さらに、第１導電型半導体基板の材料が炭化ケイ素の場合において、第１導電型半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内、または第１導電型半導体基板の結晶学的面指数は（０００１）に対して平行な面もしくは１０度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減できることからＭＯＳＦＥＴ部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。

【発明の効果】

【0030】

本発明によれば、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が得られるという効果を奏する。

【図面の簡単な説明】

【0031】

【図1】図１は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その１）。

【図2】図２は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その２）。

【図3】図３は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その３）。

【図4】図４は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その４）。

【図5】図５は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その５）。

【図6】図６は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その６）。

【図7】図７は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である（その７）。

【図8A】図８Ａは、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置を表す平面図である。

【図8B】図８Ｂは、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置と従来の平面図との比較を表す平面図である。

【図9】図９は、各実施例のＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示す図表である。

【図10】図１０は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの耐圧性能を示す図表である。

【図11】図１１は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量の測定結果を示す図表である。

【図12】図１２は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量の評価結果を示す図表である。

【図13】図１３は、本発明の実施例２にかかるＳｉＣ−ＭＯＳＦＥＴの断面図である。

【図14】図１４は、本発明の実施例９にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置を表す平面図である。

【図15】図１５は、本発明の各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形である。

【図16】図１６は、本発明の各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形である。

【図17】図１７は、従来のＭＯＳＦＥＴを示す断面図である。

【図18】図１８は、従来のシリコン超接合ＭＯＳＦＥＴの断面図である。

【図19】図１９は、従来の多段エピタキシャル法によるシリコン超接合ＭＯＳＦＥＴの断面図である。

【図20】図２０は、従来のトレンチ埋め込み法によるシリコン超接合ＭＯＳＦＥＴの断面図である。

【発明を実施するための形態】

【0032】

（実施の形態）
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0033】

（実施例１）
以下、本発明の実施例１について、図面を参照して説明する。図１〜図７は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴ製造工程の断面図である。各図において、（ａ）は、ｐ⁺層３が結合していない部分の断面図、（ｂ）は、ｐ⁺層３が結合している部分の断面図である。この実施例１では、縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化ケイ素を用い、素子耐圧１２００ＶのＭＯＳＦＥＴを示した。

【0034】

まず、図１に示すように、ｎ⁺型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２×１０¹⁹ｃｍ^-3程度含む低抵抗のｎ⁺型ＳｉＣ半導体基板１とした。このｎ⁺型ＳｉＣ半導体基板１の結晶学的面指数（０００−１）に対して４°ほど傾いた面の上に、窒素を１．０×１０¹⁶ｃｍ^-3程度含むｎ^-型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。

【0035】

次に、図２に示すように、ｎ^-型ＳｉＣ層２の表面層に幅２μｍで深さ０．３μｍのｐ⁺層３１をイオン注入法で選択的に形成する。その後加速エネルギーを減少させて、幅１３μｍで深さ０．５μｍのｐ⁺層３をイオン注入法で形成する。その際のイオンはアルミニウムを用いた。また、ｐ⁺層３１はｐ⁺層３の中心に配置するようにした。これらｐ⁺層３１とｐ⁺層３の不純物濃度は、１．０×１０¹⁸ｃｍ^-3となるようにドーズ量を設定した。

【0036】

その際、後の工程で形成するｎ打ち返し層６の下（ドレイン電極側）でｐ⁺層３の一部を互いに結合部１３（図８Ａ，図８Ｂ参照）により結合するようにする。

【0037】

その後、図３に示すように、ｐベース層４をエピタキシャル成長法により０．５μｍ厚でｐ⁺層３ならびにｎ^-型ＳｉＣ層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は５．０×１０¹⁶ｃｍ^-3となるようにした。

【0038】

その後、図４に示すようにイオン注入によりｐベース層４の一部をｎ型に打ち返してなるｎ打ち返し層６として窒素イオンが５．０×１０¹⁶ｃｍ^-3で深さ１．５μｍ、幅２．０μｍになるように選択的に注入する。

【0039】

この後、図５に示すように、ｎ⁺ソース層７、ｐ⁺コンタクト層５をｐベース層４内に選択的に形成する。その後、活性化アニールを実施する。熱処理温度・時間は１８００℃・２分である。

【0040】

その後、図６に示すように、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極８として形成、パターニングする。

【0041】

この後、図７に示すように、層間絶縁膜９として、リンガラスを１．０μｍ厚で成膜、パターニング後に熱処理し、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜し、ｐ⁺コンタクト層５とｎ⁺ソース層７との表面に共通に接触するソース電極１０を設ける。最後に、素子裏面にニッケルを成膜し、９７０℃で熱処理後、裏面電極（ドレイン電極）１１としてＴｉ／Ｎｉ／Ａｕを順に成膜した。そして保護膜をソース電極１０側の表面に付加して素子は完成する。

【0042】

図８Ａは、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置を表す平面図である。図８Ｂは、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置と従来の平面図との比較を表す平面図である。図８Ａでは、ソース電極、ゲート電極、ゲート酸化膜は不図示とした。ｐ⁺層３でｐベース層４下のｐ⁺層３を結合部１３により接続する。図８Ｂは、ｐ⁺層３のベースパターンを示す。本実施例ではｐ⁺層３を６角形セルパターンにて作製したが、４角形セルなど他の多角形状としてもよい。また、互いに結合していないところのｐ⁺層３間の距離は２μｍとした。

【0043】

上記構成によれば、ｎ^-型ＳｉＣ層２ならびにｎ型半導体ウェル領域（ｎ打ち返し層）６の不純物濃度を大きく上げて、オン抵抗を十分下げても、またはｐ⁺層３の間、ならびにｐベース層４の間の距離を広げてオン抵抗を十分下げても、ソース・ドレイン間に高電圧を印加した場合でも（ソースが０Ｖ、ドレインに＋電圧を印加）、ｎ型半導体ウェル領域（ｎ打ち返し層）６の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。さらには負荷短絡条件下などの高電圧、大電流が素子に同時に印加・導通される状態においても、電界強度が緩和されるため大きな素子破壊耐量を示すことができる。これはｐベース層４およびｐ⁺層３とｎ型半導体ウェル領域６との間のｐｎ接合からｎ型半導体ウェル領域６に広がる空乏層がｐ⁺層３に沿って横方向に広がりやすくなるためである。その結果、ｎ^-型ＳｉＣ層２、ならびにｎ打ち返し層６の不純物濃度を従来のＭＯＳＦＥＴよりも高く設定しても、空乏層が広がりやすい設計なので、ｐ⁺層３の間、ならびにｐベース層４の間の距離を広げて素子耐圧、素子破壊耐量を十分保ちつつオン抵抗を小さくできる。

【0044】

さらに、本発明のｐベース層４をエピタキシャル成長法によって形成した場合、表面荒れがほとんどないくらいに平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなり、その結果、オン抵抗をさらに小さくすることができる。

【0045】

図９は、各実施例のＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示す図表である（１２００Ｖ／２５Ａ素子）。実施例１のチップサイズは３ｍｍ角であり、活性領域の面積は５．２７ｍｍ²であり、定格電流は２５Ａである。活性領域とは、オン状態のときに電流が流れる領域である。この実施例１では、室温（ＲＴ）における素子耐圧およびオン抵抗について、オン抵抗（ＲｏｎＡ）は３．２ｍΩｃｍ²と十分低い値を示し、初期の素子耐圧も１４５０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、ｐ⁺層３をまったく結合させないようにして作製したＳｉＣ−ＭＯＳＦＥＴ（図８Ｂ参照）を測定したところ、オン抵抗は同等の３．２ｍΩｃｍ²と十分低い値を示したが、ソース・ドレイン間に８８０Ｖ印加したところで、ゲート酸化膜が破壊してしまった。このことから本発明の半導体素子は十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることが分かる。

【0046】

図１０は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの耐圧性能を示す図表である。縦軸は素子耐圧（Ｖ）、横軸は、ｎ打ち返し層６の幅、すなわちｐ⁺層３の間隔（μｍ）である。比較のために従来技術により作製したｐ⁺層３を全く結合させず、かつｐ⁺層３１を形成させないＳｉＣ−ＭＯＳＦＥＴについても図示してある。

【0047】

上述した素子の各層の濃度および厚さとした結果、本発明の実施例１の方が、１２００Ｖデバイスとして十分な耐圧特性である１４００Ｖ以上の高耐圧特性を実現していることがわかる。なお、この時のオン抵抗は両条件とも同一であった。比較のために用いた従来のＳｉＣ−ＭＯＳＦＥＴにより本実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには、ｐ⁺層３の間の距離を１．０μｍ以下にし、かつｎ^-打ち返し層６の不純物濃度を５分の１まで低減させなくてはならないことがわかった。その時のオン抵抗は１２．８ｍΩｃｍ²と極めて高い値を示した。つまり、本発明は、オン抵抗と素子耐圧特性を同時によくすることができるのである。

【0048】

ところで、特許第３２１４２７４号公報には、隣接するｐベース層をつなげることで素子耐圧の劣化を防ぐ例が開示されている。しかしながら、この方法は、ｐベース層を部分的につなげることでそのつながった部分の表面蓄積層を無くすことになり、その結果、つながった部分のＭＯＳＦＥＴが動作しない。その結果、オン抵抗が大きくなってしまう。しかしながら本発明は、ｐベース層４をつなげるのではなく、ｐ⁺層３をつなげるので、表面蓄積層は残ることになり、その結果、オン抵抗は十分低くできるのである。これを検証するため、ｐ⁺層３ではなくｐベース層４をつなげた素子を試作して特性を評価した結果、耐圧は１４４０Ｖと変わらないもののオン抵抗が５．０ｍΩｃｍ²と約５０％も劣化した。

【0049】

図１１は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量の測定結果を示す図表である。この負荷短絡耐量試験では、電源電圧を直接ソース―ドレイン間に印加し、その状態でゲート電極にＶｇ＝２０Ｖの電圧を印加し、破壊時間（何μｓｅｃ破壊しないか）を評価した。横軸は時間、縦軸は電流および電圧値、電源電圧Ｖｄｓ＝８００Ｖとし、また測定温度Ｔｊは１７５℃である。その結果、最大電流が素子定格の５倍であるＩｐ＝１２５Ａを導通としても破壊せず、さらに１５μｓｅｃでも破壊しないという十分な特性を示した。

【0050】

図１２は、本発明の実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量の評価結果を示す図表である。横軸は時間、縦軸は電流および電圧値である。さらにターンオフ耐量を評価したところ、ソース・ドレイン間電圧は１６５０Ｖにクランプされ（図１２中のＶｄｓｃｌａｍｐ）、破壊することなく１００Ａ（定格電流の４倍）を１５０℃にてオフできることを確認した。このことから、本発明の素子は低オン抵抗を実現し、かつ負荷短絡耐量、ターンオフ耐量が極めて大きい素子であるということができる。また、図９の従来技術の欄に示すように、比較のために作製した各種ＳｉＣ−ＭＯＳＦＥＴの耐量を評価したところ、素子耐圧が十分でないために負荷短絡耐量、ターンオフ耐量とも実施例１の素子に大きく劣る結果となった。

【0051】

なお、上述したｎ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００−１）に対して０°、２°、８°、１０°傾いた面上同様に成膜し、作製した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。

【0052】

このように、半導体材料が炭化ケイ素の場合において、ｎ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００−１）に対して平行な面もしくは１０°以内、またはｎ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００１）に対して平行な面もしくは１０度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減できることからＭＯＳＦＥＴ部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。

【0053】

（実施例２）
図１３は、本発明の実施例２にかかるＳｉＣ−ＭＯＳＦＥＴの断面図である。上述した実施例１と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。ただし、本実施例２ではｐ⁺層３１の形成法を、ｐベース層４表面からトレンチをｐ⁺層３を貫通するまで掘り、その後、トレンチの底面におけるｎ^-型ＳｉＣ層２にアルミニウムをイオン注入させて形成した。その後、トレンチは金属電極ニッケルならびにアルミニウムで埋め込むように形成した。作製した素子の電気特性評価結果を図９に示す。オン抵抗、負荷短絡耐量とも実施例１と同等の特性を示しており良好であることがわかる。

【0054】

（実施例３）
実施例３は、実施例１と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。本実施例３では、ｐ⁺層３に代えて、ｎ^-型ＳｉＣ層２の表面層にｐベース層４を選択的に形成し、さらにこのｐベース層４およびｎ^-型ＳｉＣ層２上にｐベース層４を堆積する。または、ｐ⁺層３に代えて、ｎ^-型ＳｉＣ層２の表面層にｐベース層４を形成する。そして、ｐベース層４に、ｐベース層４を貫通しない深さでｎ打ち返し層６を形成する。

【0055】

その他の工程、セル構造は実施例１と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例１に対し、１０％ほど増加しているものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分良好な抵抗特性を示していることがわかる。

【0056】

（実施例４）
実施例４は、実施例２と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。本実施例４においても実施例３同様に、ｐ⁺層３に代えて、ｎ^-型ＳｉＣ層２の表面層にｐベース層４を選択的に形成し、さらにこのｐベース層４およびｎ^-型ＳｉＣ層２上にｐベース層４を堆積する。または、ｐ⁺層３に代えて、ｎ^-型ＳｉＣ層２の表面層にｐベース層４を形成する。そして、ｐベース層４に、ｐベース層４を貫通しない深さでｎ打ち返し層６を形成する。

【0057】

その他の工程、セル構造は実施例２と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例１に対し、１０％ほど増加しているものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分良好な抵抗特性を示していることがわかる。

【0058】

なお、上記の実施例１〜４において、ｎ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００−１）または（０００１）に対して０°、２°、８°、１０°傾いた面上に同様に成膜し、作製した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。

【0059】

（実施例５）
実施例５では、上記の実施例１〜４に対し、不純物の導電型を変えたｐチャネルＭＯＳＦＥＴを作製しその特性を評価した。実施例５は、実施例１のｐ型とｎ型とを反転させたものであり、実施例１と同じ符号を付して説明する。まず、ｐ⁺型ＳｉＣ半導体基板１を用意する。ここでは、不純物としてアルミニウムを２×１０¹⁹ｃｍ^-3程度含む低抵抗のｐ⁺型ＳｉＣ半導体基板１とした。前記ｐ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００１）に対して４°ほど傾いた面の上にアルミニウムを１．０×１０¹⁶ｃｍ^-3程度含むｐ^-型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。このｐ^-型ＳｉＣ層２の表面層に幅２μｍで深さ０．３μｍのｎ⁺層３１をイオン注入法で形成する。その後加速エネルギーを減少させて、幅１３μｍで深さ０．５μｍのｎ⁺層３をイオン注入法で形成する。その際のイオンはリンを用いた。またｎ⁺層３１はｎ⁺層３の中心に配置するようにした。

【0060】

これらｎ⁺層３１およびｎ⁺層３の不純物濃度は、１．０×１０¹⁸ｃｍ^-3となるようにドーズ量を設定した。その際、後の工程で形成するｐ打ち返し層６の下でｎ⁺層３の一部を結合部１３（図８Ａ，図８Ｂ参照）により互いに結合するようにする。本実施例５では６角形セルパターンにて作製したが、４角形セルなど他の多角形状としてもよい。また、結合していないところのｎ⁺層３間の距離は２μｍとした。

【0061】

その後、ｎベース層４をエピタキシャル成長法により０．５μｍ厚でｎ⁺層３ならびにｐ^-型ＳｉＣ層２上に形成する。その際の不純物は窒素とし、不純物濃度は５．０×１０¹⁶ｃｍ^-3となるようにした。その後、イオン注入によりｎベース層４の一部をｐ型に打ち返してなるｐ打ち返し層６としてアルミニウムイオンが５．０×１０¹⁶ｃｍ^-3で深さ１．５μｍ、幅２．０μｍになるように選択的に注入し、ｐ⁺ソース層、ｎ⁺コンタクト層をｎベース層４内に選択的に形成する。その後活性化アニールを実施する。熱処理温度・時間は１８００℃・２分である。

【0062】

その後、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極８として形成、パターニングした後、層間絶縁膜９としてリンガラスを１．０μｍ厚で成膜、パターニングし熱処理する。そして、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜して、ソース電極１０を形成する。素子裏面にはニッケルを成膜し９７０℃で熱処理後、裏面電極１１をＴｉ／Ｎｉ／Ａｕの積層により成膜した。そして保護膜をソース電極１０側の表面に付加して素子は完成する。

【0063】

このようにして作製した実施例５のｐチャネルＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を図９に示す。チップサイズは３ｍｍ角であり、活性領域の面積は５．２７ｍｍ²であり、定格電流は２５Ａである。オン抵抗（ＲｏｎＡ）は５．２ｍΩｃｍ²と十分低い値を示し、初期の素子耐圧も−１４３０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、ｎ⁺層３を全く結合させないようにして作製したＳｉＣ−ＭＯＳＦＥＴを測定したところ、オン抵抗は同等の５．２ｍΩｃｍ²と十分低い値を示したが、ソース・ドレイン間に７００Ｖ印加したところで、ゲート酸化膜が破壊してしまった。このことから本発明の半導体素子は十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることがわかる。

【0064】

（実施例６）
実施例６は、実施例５と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。ただし本実施例６ではｎ⁺層３１の形成法を、ｎベース層４表面からトレンチをｎ⁺層３を貫通するまで掘り、トレンチの底面におけるｐ^-型ＳｉＣ層２に窒素またはリンをイオン注入させて形成した。その後、トレンチは金属電極（ニッケルならびにアルミニウム）で埋め込むように形成した。断面構造図は図１３と同じで、不純物の導電型が逆転した構造となる。作製した素子の電気特性評価結果を図９に示す。オン抵抗、負荷短絡耐量とも実施例５とほぼ同等の特性を示しており良好であることがわかった。

【0065】

（実施例７）
実施例７は、実施例５と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。ただし本実施例７においても、実施例３同様に、ｎ⁺層３を形成せず、ｎベース層４をイオン注入法で形成する。その他の工程、セル構造は実施例５と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例５に対し、１５％ほど増加しているが通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分良好な抵抗特性を示していることがわかる。

【0066】

（実施例８）
実施例８は、実施例６と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。この本実施例８においても、実施例３同様に、ｎ⁺層３を形成せず、ｎベース層４をイオン注入法で形成する。その他の工程、セル構造は実施例６と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例５に対し、１５％ほど増加しているが通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分良好な抵抗特性を示していることがわかる。

【0067】

なお、上記の実施例５〜８において、ｐ⁺型ＳｉＣ半導体基板１の結晶学的面指数は（０００−１）または（０００１）に対して０°、２°、８°、１０°傾いた面上に同様に成膜し、作製した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。

【0068】

（実施例９）
図１４は、本発明の実施例９にかかるＳｉＣ−ＭＯＳＦＥＴのｐ⁺層とセルの配置を表す平面図である。実施例９は、実施例１、２と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。本実施例９ではストライプセルパターンで設計した。そのため、ｐ⁺層３の配置は図１４に示す構造でｐ⁺層３同士を結合させている。その他の工程は実施例１、２と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例１に対し、１０％ほど増加するものの、他の特性はほとんど劣化せず通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。

【0069】

（実施例１０）
実施例１０は、実施例５、６と同様の製造工程にて１２００Ｖ、２５ＡのＭＯＳＦＥＴを作製した。本実施例１０ではストライプセルパターンで設計した。そのため、ｎ⁺層３の配置は、図１４同様の構造によりｎ⁺層３同士を結合させている。その他の工程は実施例５，６と同一である。作製した素子の電気特性評価結果を図９に示す。オン抵抗は実施例５，６に対し、２０％ほど増加するものの、他の特性はほとんど劣化せず通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。

【0070】

図１５は、本発明の各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形、図１６は、本発明の各実施例のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形である。各図の（ａ）は室温、（ｂ）は２００℃の温度環境であり、横軸は時間、縦軸は電圧、電流である。上記実施例１〜１０で作製したＳｉＣ−ＭＯＳＦＥＴのスイッチング損失評価を行ったところ、図１５に示すターンオフ損失、および図１６に示すターンオン損失ともに、同一定格のＳｉ−ＩＧＢＴ（１２００Ｖ、２５Ａ）に対し、６０％以上もの低減が図られていることを確認した。

【0071】

また、本発明は、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いたＩＧＢＴにも適用できる。ＩＧＢＴの場合、実施例１〜４，９ではｎ⁺型ＳｉＣ半導体基板１の導電型をｐ型にすればく、実施例５〜８，１０ではｐ⁺型ＳｉＣ半導体基板１の導電型をｎ型にすればよい。

【0072】

ＳｉＣはシリコンにおける材料限界を超える可能性が大きいことからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待されている。ＳｉＣは、特に、オン抵抗が小さいことが期待されているが、上記の実施の形態によれば、高電圧印加時においても、半導体そのものの破壊、ゲート酸化膜の破壊を防止でき、信頼性が劣化することなく低オン抵抗を有することができる縦型ＳｉＣ−ＭＯＳＦＥＴ、ＩＧＢＴ構造とその簡便な製造法を提供できるようになる。

【0073】

また、本発明の実施の形態によれば、基板の結晶面方位によらず十分な素子耐圧特性を保持したまま、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が得られるＭＯＳＦＥＴならびにＩＧＢＴを提供することが可能になる。

【産業上の利用可能性】

【0074】

以上のように、本発明にかかる高耐圧半導体装置およびその製造方法は、例えば、パワーデバイス等の電力用半導体装置や、産業用のモータ制御やエンジン制御に使用されるパワー半導体装置に有用である。

【符号の説明】

【0075】

１ 半導体基板
２ 第１導電型半導体層
３ 第２導電型高濃度半導体層
４ 第２導電型低濃度半導体層
５ 第１導電型ソース領域
６ 第１導電型ウェル領域
８ ゲート電極層
１０ ソース電極
１１ ドレイン電極
１３ 結合部
３１ 第２導電型領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】