特許第6243748号(P6243748)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 旭化成エレクトロニクス株式会社の特許一覧
<>
  • 特許6243748-半導体素子及びその製造方法 図000002
  • 特許6243748-半導体素子及びその製造方法 図000003
  • 特許6243748-半導体素子及びその製造方法 図000004
  • 特許6243748-半導体素子及びその製造方法 図000005
  • 特許6243748-半導体素子及びその製造方法 図000006
  • 特許6243748-半導体素子及びその製造方法 図000007
  • 特許6243748-半導体素子及びその製造方法 図000008
  • 特許6243748-半導体素子及びその製造方法 図000009
  • 特許6243748-半導体素子及びその製造方法 図000010
  • 特許6243748-半導体素子及びその製造方法 図000011
  • 特許6243748-半導体素子及びその製造方法 図000012
  • 特許6243748-半導体素子及びその製造方法 図000013
  • 特許6243748-半導体素子及びその製造方法 図000014
  • 特許6243748-半導体素子及びその製造方法 図000015
  • 特許6243748-半導体素子及びその製造方法 図000016
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6243748
(24)【登録日】2017年11月17日
(45)【発行日】2017年12月6日
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20171127BHJP
   H01L 29/78 20060101ALI20171127BHJP
   H01L 21/8234 20060101ALI20171127BHJP
   H01L 27/088 20060101ALI20171127BHJP
【FI】
   H01L29/78 301S
   H01L27/088 C
【請求項の数】12
【全頁数】25
(21)【出願番号】特願2014-20553(P2014-20553)
(22)【出願日】2014年2月5日
(65)【公開番号】特開2015-149355(P2015-149355A)
(43)【公開日】2015年8月20日
【審査請求日】2016年11月17日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】郡司 智博
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開平08−264775(JP,A)
【文献】 特開平03−211772(JP,A)
【文献】 特開昭63−283155(JP,A)
【文献】 特開平05−283422(JP,A)
【文献】 特開平05−304166(JP,A)
【文献】 特開平08−264776(JP,A)
【文献】 特開平08−181306(JP,A)
【文献】 特開2004−128491(JP,A)
【文献】 特開2009−032820(JP,A)
【文献】 特開2004−039773(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 21/8234
H01L 27/088
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
ドレイン領域と、ソース領域とを備えた半導体基板と、
前記ドレイン領域と前記ソース領域とに挟まれたチャネル領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ドレイン領域上の一部に形成されたドレイン電極と、
前記ソース領域上の一部に形成されたソース電極と、
前記ドレイン領域の前記チャネル領域側の端部と、前記ソース領域の前記チャネル領域側の端部とを覆うように形成され、前記ゲート酸化膜と連続する素子分離膜と、を備え、
前記ゲート酸化膜及び前記素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面と同じ位置、または前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられ、且つ前記ドレイン領域及び前記ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に設けられている半導体素子。
【請求項2】
前記素子分離膜は、LOCOS酸化膜である請求項1に記載の半導体素子。
【請求項3】
前記ゲート酸化膜は、熱酸化膜である請求項1または請求項2に記載の半導体素子。
【請求項4】
前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられている請求項1から請求項3のいずれか一項に記載の半導体素子。
【請求項5】
半導体基板に含まれる第1素子形成領域に、第1ドレイン領域と、第1ソース領域とを形成する工程と、
前記第1ドレイン領域と前記第1ソース領域とに挟まれた第1チャネル領域と、前記第1ドレイン領域の前記第1チャネル領域側の端部と、前記第1ソース領域の前記第1チャネル領域側の端部とを一体的に覆う第1素子分離膜を形成する工程と、
前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、
露出させた前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、
前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記第1ドレイン領域上に第1ドレイン電極を形成し、前記第1ソース領域上に第1ソース電極を形成する工程と、を有し、
前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続する半導体素子の製造方法。
【請求項6】
第1導電型の半導体基板に含まれる第1素子形成領域に第2導電型の不純物を注入し、前記第1素子形成領域に第1ウェル層を形成する工程と、
前記第1ウェル層上の一部に第1素子分離膜を形成する工程と、
前記第1素子分離膜を介し、前記第1ウェル層の一部に前記第1導電型の不純物を注入して、前記第1ウェル層に第1チャネル領域を含むボディ層を形成する工程と、
前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、
露出した前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、
前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記第1ウェル層のうち、前記第1チャネル領域を挟んで対向する一方の領域である第1ドレイン領域上に第1ドレイン電極を形成し、他方の領域である第1ソース領域上に第1ソース電極を形成する工程と、を有する半導体素子の製造方法。
【請求項7】
前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続する請求項6に記載の半導体素子の製造方法。
【請求項8】
前記第1チャネル領域を露出させる工程では、前記第1素子分離膜を、前記第1チャネル領域上のみ除去する請求項5から請求項7のいずれか一項に記載の半導体素子の製造方法。
【請求項9】
前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1素子分離膜の前記半導体基板側の面と同じ位置、または前記第1素子分離膜の前記半導体基板側の面より前記第1ゲート電極から離れた深い位置に達するまで、前記第1ゲート酸化膜の形成を継続する請求項から請求項8のいずれか一項に記載の半導体素子の製造方法。
【請求項10】
前記第1素子分離膜を形成する工程と同時に、前記半導体基板に含まれ、前記第1素子形成領域とは異なる第2素子形成領域の一部に、第2素子分離膜を形成する工程と、
前記第1ゲート酸化膜を形成する工程後、前記第2素子形成領域に第1導電型または第2導電型の不純物を導入し、第2ウェル層を形成する工程と、
前記第2ウェル層を形成する工程後であって前記第1ゲート電極を形成する工程前に、前記第2素子形成領域に第2ゲート絶縁膜を形成する工程と、
前記第1ゲート電極を形成する工程と同時に、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
前記第2ゲート電極を形成する工程後であって前記第1ドレイン電極及び前記第1ソース電極を形成する工程前に、前記第2ゲート電極下から露出した前記第2素子形成領域に第2ドレイン領域及び第2ソース領域を形成する工程と、
前記第1ドレイン電極及び前記第1ソース電極を形成する工程と同時に、前記第2ドレイン領域上に第2ドレイン電極を形成し、前記第2ソース領域上に第2ソース電極を形成する工程とを、さらに有する請求項から請求項のいずれか一項に記載の半導体素子の製造方法。
【請求項11】
前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜を形成する請求項から請求項のいずれか一項に記載の半導体素子の製造方法。
【請求項12】
前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上、及び、前記第2ゲート絶縁膜と前記第2ドレイン領域と前記第2ソース領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜及び前記第2素子分離膜を形成する請求項1に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【0002】
ゲート電極に数十から百数十V程度の電圧が印加されるMOS(Metal−Oxide−Semiconductor)トランジスタ、いわゆるゲート中耐圧MOSトランジスタ(以下、「中耐圧半導体素子」ともいう。)の従来技術には、例えば、特許文献1に開示されたものがある。以下、従来技術に係る中耐圧半導体素子の一般的な構造について、図15を参照しつつ、簡単に説明する。
【0003】
図15は、従来技術に係る中耐圧半導体素子の構造を模式的に示した断面図である。図15に示すように、従来技術に係る中耐圧半導体素子HV3は、シリコン(Si)基板1を備えており、このSi基板1には、ウェル層3が形成されている。そして、ウェル層3内には、ドリフト層25とドリフト層27とが互いに分離して形成されている。このドリフト層25、27は、それぞれソース領域、ドレイン領域と呼ばれることもある。ドリフト層25、27は、周囲と比較して不純物イオン濃度(導電性に寄与する不純物イオンの濃度)の高い高濃度領域37、39をそれぞれ含んで構成されている。なお、高濃度領域37、39は、ドリフト層25、27の表層部(図面上側)に形成されている。高濃度領域37、39には、タングステン(W)プラグ45、47を通じてソース電極49とドレイン電極51がそれぞれ接続されており、これらの電極を介してドリフト層25、27にそれぞれ電圧が印加される。なお、ドリフト層25、27は、Si基板1の深さ方向(図面上下方向)で不純物イオン濃度が異なっていることが多い。
【0004】
ドリフト層25、27の間にはチャネルとなる領域(以下、「チャネル領域」ともいう。)5がある。そして、チャネル領域5上には、中耐圧ゲート酸化膜(以下、単に「ゲート酸化膜」ともいう。)33が形成されている。そして、ゲート酸化膜33と高濃度領域37、39との間には、ゲート酸化膜33と連続する素子分離膜23がそれぞれ形成されている。また、ゲート酸化膜33上には、中耐圧ゲート電極(以下、単に「ゲート電極」ともいう。)35が形成されている。中耐圧半導体素子HV3の動作時には、このゲート電極35に電圧が印加される。なお、図15に示した、高濃度領域37から高濃度領域39へ向かう矢印は、中耐圧半導体素子HV3の動作時における電流経路R2を示している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開2006/018974号
【発明の概要】
【発明が解決しようとする課題】
【0006】
図15に示すように、ゲート酸化膜33のSi基板1側の面33aは、素子分離膜23のSi基板1側の面23aよりゲート電極35側(図面上側)に設けられている。つまり、Si基板1の深さ方向で、ゲート酸化膜33の面33aと素子分離膜23の面23aとは、離れた位置に設けられている。したがって、中耐圧半導体素子HV3の動作時に、キャリア(例えば、電子)は、ドリフト層25、27内において異なる深さの領域を通過することとなる。つまり、電流経路R2は、Si基板1の厚さ方向に蛇行しており(上下しており)、電流経路R2における不純物イオン濃度は不均一なものとなっている。電流経路R2において不純物イオン濃度が不均一であると、電流量は抵抗が高い、すなわち、不純物イオン濃度の低い領域の影響を受ける。このため、中耐圧半導体素子HV3には、いわゆるオン抵抗を低減しにくいといった課題がある。
【0007】
また、上述のように、Si基板1の深さ方向でゲート酸化膜33の面33aと素子分離膜23の面23aとは離れた位置に設けられているため、素子分離膜23のゲート酸化膜33側には、素子分離膜23の面23aとゲート酸化膜33の面33aとの段差に起因する角部23bが形成されやすい。したがって、ゲート電極35に電圧を印加すると、角部23bで電界集中が起こりやすいといった課題がある。なお、角部23bで電界集中が発生すると、半導体素子の劣化や破損が起こることがある。
【0008】
そこで、本発明は、上記の課題に鑑みてなされたものであって、オン抵抗を効率よく低減でき、且つ素子分離膜の角部で起こる電界集中を低減できるようにした半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明の一態様は、ドレイン領域と、ソース領域とを備えた半導体基板と、前記ドレイン領域と前記ソース領域とに挟まれたチャネル領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ドレイン領域上の一部に形成されたドレイン電極と、前記ソース領域上の一部に形成されたソース電極と、前記ドレイン領域の前記チャネル領域側の端部と、前記ソース領域の前記チャネル領域側の端部とを覆うように形成され、前記ゲート酸化膜と連続する素子分離膜と、を備え、前記ゲート酸化膜及び前記素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面と同じ位置、または前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられ、且つ前記ドレイン領域及び前記ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に設けられている半導体素子である。
【0010】
また、上記の半導体素子において、前記素子分離膜は、LOCOS酸化膜であってもよい。
また、上記の半導体素子において、前記ゲート酸化膜は、熱酸化膜であってもよい。
また、上記の半導体素子において、前記深さ方向において、前記ゲート酸化膜の前記半導体基板側の面は、前記素子分離膜の前記半導体基板側の面より前記ゲート電極から離れた深い位置に設けられていてもよい。
【0011】
た、本発明の別の態様は、半導体基板に含まれる第1素子形成領域に、第1ドレイン領域と、第1ソース領域とを形成する工程と、前記第1ドレイン領域と前記第1ソース領域とに挟まれた第1チャネル領域と、前記第1ドレイン領域の前記第1チャネル領域側の端部と、前記第1ソース領域の前記第1チャネル領域側の端部とを一体的に覆う第1素子分離膜を形成する工程と、前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、露出させた前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、前記第1ゲート電極の形成後、前記第1ドレイン領域上に第1ドレイン電極を形成し、前記第1ソース領域上に第1ソース電極を形成する工程と、を有し、前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続する半導体素子の製造方法である。
【0012】
また、本発明の別の態様は、第1導電型の半導体基板に含まれる第1素子形成領域に第2導電型の不純物を注入し、前記第1素子形成領域に第1ウェル層を形成する工程と、前記第1ウェル層上の一部に第1素子分離膜を形成する工程と、前記第1素子分離膜を介し、前記第1ウェル層の一部に前記第1導電型の不純物を注入して、前記第1ウェル層に第1チャネル領域を含むボディ層を形成する工程と、前記第1チャネル領域上に形成された前記第1素子分離膜を除去して、前記第1チャネル領域を露出させる工程と、露出した前記第1チャネル領域上に、前記第1素子分離膜と連続する第1ゲート酸化膜を形成する工程と、前記第1ゲート酸化膜上に第1ゲート電極を形成する工程と、前記第1ゲート電極の形成後、前記第1ウェル層のうち、前記第1チャネル領域を挟んで対向する一方の領域である第1ドレイン領域上に第1ドレイン電極を形成し、他方の領域である第1ソース領域上に第1ソース電極を形成する工程と、を有する半導体素子の製造方法である。
【0013】
上記の半導体素子の製造方法において、前記第1チャネル領域を露出させる工程では、前記第1素子分離膜を、前記第1チャネル領域上のみ除去してもよい。
また、上記の半導体素子の製造方法において、前記第1ゲート酸化膜を形成する工程では、前記第1ゲート酸化膜及び前記第1素子分離膜の形成面である前記半導体基板の主面から前記半導体基板の裏面に向かう深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1素子分離膜の前記半導体基板側の面と同じ位置、または前記第1素子分離膜の前記半導体基板側の面より前記第1ゲート電極から離れた深い位置に達するまで、前記第1ゲート酸化膜の形成を継続してもよい。
【0014】
また、上記の半導体素子の製造方法において、前記第1ゲート酸化膜を形成する工程では、前記深さ方向において、前記第1ゲート酸化膜の前記半導体基板側の面が、前記第1ドレイン領域及び前記第1ソース領域にそれぞれ含まれ、導電性に寄与する不純物イオンの濃度ピークの位置と同じ位置に達するまで、前記第1ゲート酸化膜の形成を継続してもよい。
【0015】
また、上記の半導体素子の製造方法において、前記第1素子分離膜を形成する工程と同時に、前記半導体基板に含まれ、前記第1素子形成領域とは異なる第2素子形成領域の一部に第2素子分離膜を形成する工程と、前記第1ゲート酸化膜を形成する工程後、前記第2素子形成領域に第1導電型または第2導電型の不純物を導入し、第2ウェル層を形成する工程と、前記第2ウェル層を形成する工程後であって前記第1ゲート電極を形成する工程前に、前記第2素子形成領域に第2ゲート絶縁膜を形成する工程と、前記第1ゲート電極を形成する工程と同時に、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、前記第2ゲート電極を形成する工程後であって前記第1ドレイン電極及び前記第1ソース電極を形成する工程前に、前記第2ゲート電極下から露出した前記第2素子形成領域に第2ドレイン領域及び第2ソース領域を形成する工程と、前記第1ドレイン電極及び前記第1ソース電極を形成する工程と同時に、前記第2ドレイン領域上に第2ドレイン電極を形成し、前記第2ソース領域上に第2ソース電極を形成する工程とを、さらに有してもよい。
【0016】
また、上記の半導体素子の製造方法において、前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜を形成してもよい。
また、上記の半導体素子の製造方法において、前記第1素子分離膜を形成する工程では、前記第1ソース電極及び前記第1ドレイン電極が形成される領域上、及び、前記第2ゲート絶縁膜と前記第2ドレイン領域と前記第2ソース領域上に、SiN膜を形成してからLOCOS酸化して、前記第1素子分離膜及び前記第2素子分離膜を形成してもよい。
【発明の効果】
【0017】
本発明の一態様によれば、オン抵抗を効率よく低減でき、且つ素子分離膜の角部で起こる電界集中を低減できる。
【図面の簡単な説明】
【0018】
図1】第1実施形態に係る半導体装置の構成を示す断面図である。
図2】第1実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図3】第1実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図4】第2実施形態に係る半導体装置の構成を示す断面図である。
図5】第2実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図6】第2実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図7】第3実施形態に係る半導体装置の構成を示す断面図である。
図8】第3実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図9】第3実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図10】第3実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図11】第4実施形態に係る半導体装置の構成を示す断面図である。
図12】第4実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図13】第4実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図14】第4実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。
図15】課題を説明するための断面図である。
【発明を実施するための形態】
【0019】
以下、本発明の各実施形態を、図面を用いて説明する。なお、各図面において、同一の構成で同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
<第1実施形態>
(構成)
図1は、本発明の第1実施形態に係る半導体装置の構成を示す断面図である。図1に示すように、本実施形態に係る半導体装置100は、中耐圧半導体素子HV1を備えた半導体装置である。中耐圧半導体素子HV1は、P型のSi基板1を備えており、このSi基板1には、P型のウェル層3が形成されている。そして、ウェル層3内には、N型のソース側ドリフト層(以下、単に「ドリフト層」ともいう。)25と、N型のドレイン側ドリフト層(以下、単に「ドリフト層」ともいう。)27とが互いに分離して形成されている。また、ドリフト層25、27の直下には、ウェル層3がそれぞれ位置している。以下、便宜的に、ドリフト層25とウェル層3との界面を「界面25a」と表記し、ドリフト層27とウェル層3との界面を「界面27a」と表記する。
【0020】
ドリフト層25、27は、周囲と比較して不純物イオン濃度の高い高濃度領域37、39を含んで構成されており、この高濃度領域37、39は、ドリフト層25、27の表層部に形成されている。なお、ドリフト層25、27に示された破線は、ドリフト層25、27内において、不純物イオン濃度の最も高い領域(つまり、不純物イオン濃度のピーク位置)を示すものである。
【0021】
ドリフト層25、27の間には、中耐圧半導体素子HV1の動作時に、チャネルとなる領域(以下、「チャネル領域」ともいう。)5が形成されている。そして、チャネル領域5の直上には、膜厚が1500Å程度のゲート酸化膜33が形成されている。より詳しくは、ゲート酸化膜33はチャネル領域5上を覆っており、ゲート酸化膜33の両端部は、ドリフト層25、27のチャネル領域5側の端部上をそれぞれ覆っている。なお、ゲート酸化膜33は、熱酸化膜であることが好ましい。
【0022】
ドリフト層25、27上には、素子分離膜として、膜厚が4000Å程度のLOCOS酸化膜21、23が形成されている。また、LOCOS酸化膜21、23の間には、ドリフト層25、27にソース電極49及びドレイン電極51をそれぞれ接合するためのコンタクトホール44、46が形成されている。また、LOCOS酸化膜23のゲート酸化膜33側の端部は、ゲート酸化膜33とそれぞれ一体化している。
【0023】
ここで、ゲート酸化膜33やLOCOS酸化膜21、23が形成されたSi基板1の主面(図面上側に位置するSi基板1の面)からSi基板1の裏面(図面下側に位置するSi基板1の面)に向かう方向を「深さ方向」と定義する。この深さ方向において、ゲート酸化膜33のSi基板1側の面33aは、LOCOS酸化膜23のSi基板1側の面23aより深い位置に設けられている。換言すると、深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aより界面25a、27a側に設けられている。さらに換言すると、深さ方向において、LOCOS酸化膜23の面23aは、ゲート酸化膜33の面33aよりゲート電極35側に設けられている。
【0024】
なお、ゲート酸化膜33の面33aを、ドリフト層25、27における不純物イオン濃度のピーク位置(破線で示した位置)と同じ深さに設けることが好ましいが、界面25a、27aと同じ深さまでであれば設けることができる。また、ゲート酸化膜33の面33aを、LOCOS酸化膜23の面23aと同じ深さに設けてもよい。つまり、ゲート酸化膜33の面33aと、LOCOS酸化膜23の面23aとを共に、不純物イオン濃度のピーク位置に設けるのが最も好ましい。
【0025】
ゲート酸化膜33上及びLOCOS酸化膜23上の一部には、ポリシリコンからなるゲート電極35が形成されている。より詳しくは、ゲート電極35はゲート酸化膜33上を覆い、ゲート電極35の端部(図面左右方向に位置する端部)のそれぞれは、LOCOS酸化膜23のゲート酸化膜33側の端部上を覆っている。このように、ゲート電極35の端部をゲート酸化膜33よりも膜厚が厚いLOCOS酸化膜23上にそれぞれ設けることで、ゲート酸化膜33に電界が集中するのを防ぐことができ、半導体素子の耐圧性を向上させることができる。また、LOCOS酸化膜23上には、ゲート電極35の側面に接するサイドウォール41が形成されている。なお、中耐圧半導体素子HV1の動作時には、ゲート電極35に電圧が印加される。
【0026】
層間絶縁膜43は、ゲート電極35、サイドウォール41、LOCOS酸化膜21、23を覆うように形成されている。層間絶縁膜43には、層間絶縁膜43を貫通し、高濃度領域37、39と電気的に接続するWプラグ45、47がそれぞれ形成されている。また、層間絶縁膜43上には、Wプラグ45、47と電気的に接続するソース電極49とドレイン電極51とがそれぞれ形成されている。なお、ソース電極49とドレイン電極51とは、アルミニウム(Al)合金で形成されている。
【0027】
中耐圧半導体素子HV1の動作時に、電流は電流経路R1に沿って流れる。この電流経路R1は、図15に示した従来技術に係る中耐圧半導体装置HV3の電流経路R2と比較して、基板深さ方向(図面上下方向)における変化量が少ない。つまり、電流経路R1は、電流経路R2と比較して、経路の蛇行が低減されている。また、中耐圧半導体装置HV1は、中耐圧半導体装置HV3と比較して、素子分離膜23の面23aとゲート酸化膜33の面33aとの段差が少なくなる。よって、素子分離膜23の面23aとゲート酸化膜33の面33aには、ゲート電極35に電圧を印加した場合に電界が集中する程度の角部は形成されにくくなる。
【0028】
(変形例)
本実施形態では、NMOSトランジスタ(つまり、P型のウェル層3内にN型のドリフト層25、27が形成されたトランジスタ)について説明したが、これに限定されるものではない。例えば、PMOSトランジスタ(つまり、N型のウェル層内にP型のドリフト層が形成されたトランジスタ)であってもよい。
【0029】
(製造方法)
次に、上述の第1実施形態に係る半導体装置100の製造方法について、図2及び図3を参照しつつ説明する。
図2及び図3は、本発明の第1実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置100の製造方法では、まず、P型のSi基板1を用意する。次に、Si基板1にP型の不純物をイオン注入する。このイオン注入工程では、P型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、1E+12〜5E+12cm−2とする。その後、Si基板1に熱を加え、Si基板1に注入した不純物イオンを熱拡散させる。こうして、図2(a)に示すように、Si基板1の表層部にP型のウェル層3を形成する。
【0030】
次に、図2(b)に示すように、ウェル層3に含まれるチャネル領域5をフォトレジスト7で覆う。フォトレジスト7は、例えば、ウェル層3を覆うように形成したフォトレジスト膜(図示せず)をフォトリソグラフィー法によってパターニングして形成する。続いて、フォトレジスト7をマスクとして、ウェル層3の表層部にN型の不純物をイオン注入する。こうして、不純物イオン注入層9、11を形成する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+12〜5E+12cm−2とする。なお、上述のイオン注入の際、チャネル領域5はフォトレジスト7で覆われているため、チャネル領域5にN型の不純物は注入されない。
【0031】
次に、図2(c)に示すように、フォトレジスト7を除去し、不純物イオン注入層9、11及びチャネル領域5の表面全域を覆う酸化膜13を形成する。酸化膜13は、例えば、SiOからなる膜である。続いて、CVD(Chemical Vapor Deposition)法によって、酸化膜13の表面全域を覆う窒化シリコン(SiN)膜(図示せず)を形成する。形成されたSiN膜は、1200Å程度の膜厚を有している。その後、図1に示したコンタクトホール44、46を形成する領域(以下、「コンタクトホール形成領域」ともいう。)44a、46aをそれぞれ覆うように、上述のSiN膜をパターニングする。こうして、SiN膜15を形成する。なお、SiN膜のパターニング方法としては、例えば、ドライエッチングである反応性イオンエッチング(RIE:Reactive Ion Etching)が挙げられる。
【0032】
次に、SiN膜15をマスクにした熱酸化処理を実施する。この熱酸化処理によって、SiN膜15で覆われていない領域に素子分離膜(熱酸化膜)を形成する。上記熱酸化の方法としては、例えば、LOCOS(Local Oxidation of Silicon)法が挙げられる。図2(d)には、LOCOS法によって形成された素子分離膜(以下、「LOCOS酸化膜」ともいう。)21、23が示されている。このLOCOS酸化膜21、23は、4000Å程度の膜厚を有している。また、上記熱酸化によって、LOCOS酸化膜21、23が形成されるとともに、不純物イオン注入層9、11に存在するN型の不純物が熱拡散し、ウェル層3内にドリフト層25、27がそれぞれ形成される。なお、SiN膜15の両端部は、基板裏面側(図面下側)から基板主面側(図面上側)に向かって突出している。これは、LOCOS酸化膜21、23の形成時に、SiN膜15の端部がLOCOS酸化膜21、23の端部(いわゆる、バーズビーク)によって基板裏面側から基板主面側に向かって押し上げられたからである。なお、SiN膜15の直下には、酸化膜13の一部が残存している。
【0033】
次に、LOCOS酸化膜21、23とSiN膜15とをフォトレジスト29で覆う。続いて、図2(e)に示すように、チャネル領域5の上方に位置するLOCOS酸化膜23の表面を露出させるように、フォトレジスト29に開口部31を形成する。なお、開口部31の形成には、例えば、リソグラフィー法を用いることができる。その後、チャネル領域5が露出するように、フォトレジスト29をマスクにしてLOCOS酸化膜23をエッチングする。この際、LOCOS酸化膜23は、サイドエッチングされつつ、基板深さ方向にエッチングされる。なお、チャネル領域5を露出させる際、異方性エッチング等の手法を用いて、チャネル領域5上だけ、LOCOS酸化膜23を除去することが好ましい。また、LOCOS酸化膜23は、例えば、バッファードフッ酸を用いてエッチングされる。
【0034】
次に、フォトレジスト29を除去する。続いて、図3(a)に示すように、露出したチャネル領域5の表面に熱酸化処理を施すことで、チャネル領域5上にゲート酸化膜33を形成する。
ゲート酸化膜33を形成する際には、Si基板1の主面からSi基板の裏面に向かう深さ方向において、酸化膜33の面33aが、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極33から離れた深い位置に達するまで、ゲート酸化膜33の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜33の面33aが、ドリフト層25、27にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜33の形成を継続する。
【0035】
こうして形成されたゲート酸化膜33は、LOCOS酸化膜23のゲート酸化膜33側の端部と一体化している。なお、ゲート酸化膜33は、1500Å程度の膜厚を有している。その後、SiN膜15及び酸化膜13を順次除去する。SiN膜15の除去は、例えば、基板を熱リン酸液に浸漬させて行う。また、酸化膜13の除去は、基板をフッ酸に浸漬させて行う。なお、図3(b)は、SiN膜15及び酸化膜13を順次除去した状態を示している。
【0036】
次に、図3(c)に示すように、ポリシリコンからなるゲート電極35を形成する。ゲート電極35は、例えば、Si基板1の全面を覆うようにポリシリコン膜(図示せず)を形成した後、このポリシリコン膜をエッチングして形成することができる。
次に、ゲート電極35の側面(図面左右方向に位置する側面)にサイドウォール41を形成する。その後、LOCOS酸化膜21、23をマスクにして、ドリフト層25、27にN型の不純物をイオン注入する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+15〜1E+16cm−2とする。こうして、ドリフト層25、27内に高濃度領域37、39を形成する。
【0037】
これ以降の工程は、標準的な多層配線プロセスを用い、電気的接続を行う。即ち、図3(d)に示すように、層間絶縁膜43を形成し、層間絶縁膜43を貫いて、高濃度領域37、39を底面とする孔を形成し、その孔内に電極材(例えば、W)を埋め込む。こうして、ドリフト層25、27に電気的に接続するWプラグ45、47を形成する。
最後に、Wプラグ45、47が形成された層間絶縁膜43上に金属配線膜(図示せず)を形成し、その金属配線膜をパターニングする。こうして、Wプラグ45、47とそれぞれ電気的に接続したソース電極49及びドレイン電極51を形成する。
【0038】
以上の工程を経て、図1に示した、半導体素子HV1を備えた半導体装置100が完成する。
なお、この実施形態では、ドリフト層25、27が本発明の(第1)ソース領域及び(第1)ドレイン領域に対応している。また、LOCOS酸化膜23が本発明の(第1)素子分離膜に対応している。また、図面に示された領域(つまり、半導体素子HV1の形成領域)が本願発明の第1素子形成領域に対応する。
(変形例)
本実施形態では、NMOSトランジスタの製造方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、PMOSトランジスタを製造することもできる。
【0039】
<第2実施形態>
(構成)
図4は、本発明の第2実施形態に係る半導体装置の構成例を示す断面図である。図4に示すように、本実施形態に係る半導体装置101は、中耐圧半導体素子HV2を備えた半導体装置である。中耐圧半導体素子HV2の構造は、上述した中耐圧半導体素子HV1の構造と比較して、ドリフト層59、61とボディ層54を備えている点で異なるが、他の構造は略同じである。そこで、中耐圧半導体素子HV1と異なる部分である、ドリフト層59、61とボディ層54について説明し、その他については説明を省略する。なお、このボディ層54は、ゲート酸化膜33側に(第1)チャネル領域を含んでいる。
【0040】
中耐圧半導体素子HV2は、P型のSi基板1を備えており、このSi基板1には、N型のドリフト層59、61が互いに分離して形成されている。ドリフト層59、61は、高濃度領域37、39をそれぞれ含んで構成されており、この高濃度領域37、39は、ドリフト層59、61の表層部に形成されている。ここで、ドリフト層59、61の直下には、第1実施形態で説明したウェル層3は存在しない。
【0041】
ドリフト層59、61の間には、P型のボディ層54が形成されている。そして、ボディ層54の直上に、膜厚が1500Å程度のゲート酸化膜33が形成されている。基板深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aより深い位置に設けられている。換言すると、深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aよりSi基板1側に設けられている。さらに換言すると、深さ方向において、LOCOS酸化膜23の面23aは、ゲート酸化膜33の面33aよりゲート電極35側に設けられている。
【0042】
中耐圧半導体素子HV2の動作時に、電流は、電流経路R1に沿って流れる。この電流経路R1は、図15に示した従来技術に係る中耐圧半導体装置HV3の電流経路R2と比較して、基板深さ方向(図面上下方向)における変化量が少ない。つまり、電流経路R1は、電流経路R2と比較して、経路の蛇行が低減されている。また、中耐圧半導体装置HV2は、中耐圧半導体装置HV3と比較して、素子分離膜23の面23aとゲート酸化膜33の面33aとの段差が少なくなる。よって、素子分離膜23の面23aとゲート酸化膜33の面33aには、ゲート電極35に電圧を印加した場合に電界が集中する程度の角部は形成されにくくなる。
【0043】
(製造方法)
次に、上述の第2実施形態に係る半導体装置101の製造方法について、図5及び図6を参照しつつ説明する。
図5及び図6は、本発明の第2実施形態に係る半導体装置101の製造方法の工程順を示した製造工程断面図である。本実施形態に係る半導体装置101の製造方法では、まず、P型のSi基板1を用意する。次に、Si基板1の表層部にN型の不純物をイオン注入する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+12〜5E+12cm−2とする。その後、Si基板1に熱を加え、Si基板1に注入したN型の不純物イオンを熱拡散させる。こうして、図5(a)に示すように、Si基板1にN型のドリフト層53を形成する。
【0044】
次に、図5(b)に示すように、ドリフト層53の表面全域を覆うように酸化膜13を形成する。酸化膜13は、例えば、SiOからなる膜である。続いて、CVD法によって、ドリフト層53の表面全域を覆うSiN膜(図示せず)を形成する。形成されたSiN膜は、1200Å程度の膜厚を有している。その後、コンタクトホール形成領域44a、46aをそれぞれ覆うように、上述のSiN膜をパターニングする。こうして、SiN膜15を形成する。なお、SiN膜のパターニング方法としては、例えば、RIEが挙げられる。
【0045】
次に、SiN膜15をマスクにした熱酸化処理を実施する。この熱酸化処理によって、SiN膜15で覆われていない領域に素子分離膜(熱酸化膜)を形成する。上記熱酸化の方法としては、例えば、LOCOS法が挙げられる。図5(c)には、上記素子分離膜として形成されたLOCOS酸化膜21、23が示されている。形成されたLOCOS酸化膜21、23は、4000Å程度の膜厚を有している。なお、SiN膜15の両端部は、基板裏面側(図面下側)から基板主面側(図面上側)に向かって突出している。これは、LOCOS酸化膜21、23の形成時に、SiN膜15の端部がLOCOS酸化膜21、23の端部によって基板裏面側から基板主面側に向かって押し上げられたからである。なお、SiN膜15の直下には、酸化膜13の一部が残存している。
【0046】
次に、LOCOS酸化膜21、23とSiN膜15とをフォトレジスト29で覆う。続いて、ボディ層54となる領域(以下、「ボディ領域」ともいう。)57の上方に位置するLOCOS酸化膜23の表面を露出させるように、フォトレジスト29に開口部31を形成する。なお、開口部31の形成には、例えば、リソグラフィー法を用いることができる。その後、LOCOS酸化膜23を介して、ボディ領域57にP型の不純物をイオン注入する。このイオン注入工程では、P型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、1E+12〜1E+13cm−2とする。なお、上述のイオン注入の際、フォトレジスト29で覆われている領域には、P型の不純物は注入されない。こうして、図5(d)に示すように、ボディ層54を形成する。また、ボディ層54を形成することで、ボディ層54を挟んで対向するドリフト層59、61が形成される。
【0047】
次に、図5(e)に示すように、ボディ層54が露出するように、フォトレジスト29をマスクにしてLOCOS酸化膜23をエッチングする。この際、LOCOS酸化膜23は、サイドエッチングされつつ、基板深さ方向にエッチングされる。なお、LOCOS酸化膜23は、例えば、バッファードフッ酸を用いてエッチングされる。また、ボディ層54を露出させる際、異方性エッチング等の手法を用いて、ボディ層54上だけ、LOCOS酸化膜23を除去することが好ましい。
【0048】
次に、フォトレジスト29を除去する。続いて、図6(a)に示すように、露出したボディ層54の表面に熱酸化処理を施すことで、ボディ層54上にゲート酸化膜33を形成する。こうして形成されたゲート酸化膜33は、LOCOS酸化膜23のゲート酸化膜33側の端部と一体化している。
ゲート酸化膜33を形成する際には、Si基板1の主面からSi基板の裏面に向かう深さ方向において、酸化膜33の面33aが、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極33から離れた深い位置に達するまで、ゲート酸化膜33の形成を継続する。より好ましくは、基板深さ方向において、ゲート酸化膜33の面33aが、ドリフト層59、61にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜33の形成を継続する。
【0049】
こうして形成されたゲート酸化膜33は、LOCOS酸化膜23のゲート酸化膜33側の端部と一体化している。なお、ゲート酸化膜33は、1500Å程度の膜厚を有している。
ゲート酸化膜33の形成後の工程は、第1実施形態で説明した工程と同じであり、図6(b)から図6(d)に示した工程は、図3(b)から図3(d)に示した工程にそれぞれ対応するものである。即ち、図6(b)に示すように、SiN膜15及び酸化膜13を順次除去する。次に、図6(c)に示すように、LOCOS酸化膜23上及びゲート酸化膜33上にゲート電極35を形成する。次に、図6(d)に示すように、サイドウォール41、高濃度領域37、39、層間絶縁膜43、Wプラグ45、47、ソース電極49及びドレイン電極51を順次形成する。
【0050】
以上の工程を経て、図4に示した、半導体素子HV2を備えた半導体装置101が完成する。
なお、この実施形態では、ドリフト層59、61が本発明の(第1)ソース領域及び(第1)ドレイン領域に対応している。また、LOCOS酸化膜23が本発明の(第1)素子分離膜に対応している。また、図面に示された領域(つまり、半導体素子HV2の形成領域)が本願発明の第1素子形成領域に対応する。
【0051】
<第3実施形態>
(構成)
図7は、本発明の第3実施形態に係る半導体装置の構成例を示す断面図である。図7に示すように、本実施形態に係る半導体装置102は、中耐圧半導体素子HV1と低耐圧半導体素子LVとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子HV1の構造は、第1実施形態で説明した中耐圧半導体素子HV1の構造と同じである。そこで、本実施形態では、低耐圧半導体素子LVの構造についてのみ説明し、中耐圧半導体素子HV1の構造については、その説明を省略する。以下、便宜的に、Si基板1に含まれる中耐圧半導体素子HV1の形成領域を「領域RH」と表記し、低耐圧半導体素子LVの形成領域を「領域RL」と表記する。
【0052】
[低耐圧半導体素子LV]
領域RLは、P型のSi基板1の形成されたLOCOS酸化膜65で素子分離されている。この領域RL内に低耐圧半導体素子LVが形成されている。領域RL内のSi基板1には、P型のウェル層67が形成されている。そして、ウェル層67内には、チャネル領域69を挟んでソース領域81とドレイン領域83とが対向して配置されている(以下、両領域を「ソース・ドレイン領域81、83」とも表記する。)。そして、ソース・ドレイン領域81、83のチャネル領域69側には、ソース・ドレイン領域81、83と比較して不純物イオン濃度の低い低濃度領域77、79が形成されている。この低濃度領域77、79は、ウェル層67の表層部に形成されている。なお、ソース・ドレイン領域81、83及び低濃度領域77、79は、N型の導電性を備えた領域である。つまり、低耐圧半導体素子LVは、いわゆるLDD(Lightly Doped Drain)構造を備えた半導体素子である。
【0053】
チャネル領域69の直上には、例えば、膜厚が130Å程度の低耐圧ゲート酸化膜(以下、単に「ゲート酸化膜」ともいう。)71が形成されている。そして、ゲート酸化膜71の直上には、ポリシリコンからなる低耐圧ゲート電極(以下、単に「ゲート電極」ともいう。)73が形成されている。なお、低耐圧半導体素子LVの動作時には、ゲート電極73に電圧が印加される。
【0054】
ゲート酸化膜71及びゲート電極73の側面(図面左右方向に位置する側面)には、サイドウォール75がそれぞれ形成されている。このサイドウォール75の直下には、低濃度領域77、79が位置している。
層間絶縁膜43は、ゲート電極73、サイドウォール75を覆うように形成されている。層間絶縁膜43には、層間絶縁膜43を貫通し、ソース・ドレイン領域81、83と電気的に接続したWプラグ85、87がそれぞれ形成されている。また、層間絶縁膜43上には、Wプラグ85、87と電気的に接続したソース電極89とドレイン電極91とがそれぞれ形成されている。低耐圧半導体素子LVの動作時には、ソース電極89とドレイン電極91とを介してソース・ドレイン領域81、83にそれぞれ電圧が印加される。なお、ソース電極89とドレイン電極91とは、Al合金で形成されている。
【0055】
(製造方法)
次に、上述の第3実施形態に係る半導体装置102の製造方法について、図8から図10を参照しつつ説明する。
図8から図10は、本発明の第3実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域RHを示し、右側は領域RLを示している。つまり、図面の左側に中耐圧半導体素子HV1が形成され、図面の右側に低耐圧半導体素子LVが形成される。なお、本実施形態に係る中耐圧半導体素子HV1の製造方法は、第1実施形態で説明した中耐圧半導体素子HV1の製造方法と同じである。よって、中耐圧半導体素子HV1の製造方法については、適宜省略して説明する。
【0056】
本実施形態に係る半導体装置102の製造方法では、まず、P型のSi基板1を用意する。次に、領域RH内のSi基板1にP型の不純物をイオン注入する。この際、領域RL内のSi基板1にはP型の不純物をイオン注入しない。その後、Si基板1に熱を加え、Si基板1に注入したP型の不純物イオンを熱拡散させる。こうして、図8(a)に示すように、領域RH内のSi基板1にウェル層3を形成する。
【0057】
次に、図8(b)に示すように、フォトレジスト7をマスクにしてウェル層3の表層部にN型の不純物をイオン注入する。こうして、不純物イオン注入領域9、11を形成する。この際、領域RL内のSi基板1にはN型不純物をイオン注入しない。
次に、図8(c)に示すように、フォトレジスト7を除去し、Si基板1の表面全域を覆うように酸化膜13を形成する。つまり、領域RH内の不純物イオン注入領域9、11及びチャネル領域5の表面と、領域RL内のSi基板1の表面とに酸化膜13をそれぞれ形成する。酸化膜13は、例えば、SiOからなる膜である。続いて、領域RH内のコンタクトホール形成領域44a、46aと、領域RLの一部(第2ゲート絶縁膜と第2ドレイン領域と第2ソース領域)とを覆うように、SiN膜15、63を形成する。
【0058】
次に、SiN膜15、63をマスクにした熱酸化処理を実施する。この熱酸化処理によって、SiN膜15、63で覆われていない領域にLOCOS酸化膜21、23、65を形成する。図9(a)には、上記熱酸化処理によって形成されたLOCOS酸化膜21、23、65が示されている。なお、SiN膜15、63の直下には、酸化膜13の一部が残存している。
【0059】
次に、LOCOS酸化膜21、23、65とSiN膜15、63とを覆うようにフォトレジスト29を形成する。続いて、図9(b)に示すように、領域RH内のチャネル領域5の上方に位置するLOCOS酸化膜23の表面を露出させるように、フォトレジスト29に開口部31を形成する。その後、領域RH内のチャネル領域5が露出するように、フォトレジスト29をマスクにしてLOCOS酸化膜23をエッチングする。なお、領域RL内のLOCOS酸化膜65は、フォトレジスト29で覆われているため、エッチングされない。
【0060】
次に、フォトレジスト29を除去する。続いて、図9(c)に示すように、領域RH内のチャネル領域5の表面に熱酸化処理を施すことで、領域RH内のチャネル領域5上に中耐圧ゲート酸化膜33を形成する。その後、SiN膜15、63及び酸化膜13を順次除去する。図10(a)は、SiN膜15、63及び酸化膜13を順次除去した状態を示している。
【0061】
次に、領域RL内のSi基板1の表層部にP型の不純物をイオン注入する。このイオン注入工程では、P型の不純物として、例えばホウ素を用いる。また、イオン注入のドーズ量は、1E+12〜1E+13cm−2とする。その後、Si基板1に熱を加え、領域RLに注入したP型の不純物イオンを熱拡散させる。なお、このイオン注入工程では、領域RH内のSi基板1には、P型の不純物をイオン注入しない。こうして、図10(a)に示すように、領域RL内にウェル層67を形成する。
【0062】
次に、領域RL内のチャネル領域69上にゲート酸化膜71を形成する。続いて、図10(b)に示すように、領域RH内のゲート酸化膜33上及びLOCOS酸化膜23上にゲート電極35を形成すると同時に、領域RL内のゲート酸化膜71上にゲート電極73を形成する。より詳しくは、まず、領域RLを覆うように熱酸化膜(図示せず)を形成する。続いて、領域RH及び領域RLを覆うように、ポリシリコン膜(図示せず)を形成する。その後、ポリシリコン膜をパターニングして、領域RH及び領域RLにゲート電極35、73を形成する。そして、領域RLに形成されたゲート電極73をマスクにして、領域RL内の熱酸化膜をパターニングすることで、ゲート酸化膜71を形成する。
【0063】
次に、ゲート電極73とゲート酸化膜71とをマスクにして、領域RLのウェル層67の表層部にN型の不純物をイオン注入する。このイオン注入工程では、N型の不純物として、ヒ素もしくはリンを用いる。また、イオン注入のドーズ量は、1E+13〜1E+14cm−2とする。こうして、ウェル層67に、低濃度領域77、79を形成する。なお、上述のイオン注入の際、領域RHにN型の不純物は注入されないが、注入される形態であってもよい。続いて、ゲート電極35、73の両側面にそれぞれサイドウォール41、75を形成する。その後、LOCOS酸化膜21、23をマスクにして、ドリフト層25、27にN型の不純物をイオン注入すると同時に、ゲート電極73及びサイドウォール75をマスクにして、領域RL内のウェル層67にN型の不純物をイオン注入する。こうして、図10(c)に示すように、ドリフト層25、27に高濃度領域37、39を形成し、ウェル層67にソース・ドレイン領域81、83をそれぞれ形成する。
【0064】
これ以降の工程は、標準的な多層配線プロセスを用い、電気的接続を行う。即ち、図10(c)に示すように、層間絶縁膜43を形成し、層間絶縁膜43を貫いて、高濃度領域37、39及びソース・ドレイン領域81、83を底面とするホールを形成し、これらホール内にそれぞれ電極材(例えば、W)を埋め込む。これにより、ドリフト層25、27及びソース・ドレイン領域81、83に、電気的に接続するWプラグ45、47、85、87をそれぞれ形成する。
【0065】
最後に、Wプラグ45、47、85、87が形成された層間絶縁膜43上に金属配線膜(図示せず)を形成し、その金属配線膜をパターニングする。こうして、Wプラグ45、47、85、87とそれぞれ電気的に接続したソース電極49、89及びドレイン電極51、91を形成する。
以上の工程を経て、図7に示した、中耐圧半導体素子HV1と低耐圧半導体素子LVとを同一基板に備えた半導体装置102が完成する。
【0066】
なお、この実施形態では、領域RL(低耐圧半導体素子LVの形成領域)が本願発明の第2素子形成領域に対応する。また、LOCOS酸化膜65が本発明の第2素子分離膜に対応している。また、ウェル層67が本発明の第2ウェル層に対応している。また、ゲート絶縁膜71及びゲート電極73が本発明の第2ゲート絶縁膜及び第2ゲート電極に対応している。また、ソース領域81及び低濃度領域77が本発明の第2ソース領域に対応している。また、ドレイン領域83及び低濃度領域79が本発明の第2ドレイン領域に対応している。また、ソース電極89及びドレイン電極91が本発明の第2ソース電極及び第2ドレイン電極に対応している。
【0067】
(変形例)
本実施形態では、中耐圧半導体素子HV1を製造するとともに、NMOSトランジスタである低耐圧半導体素子LVを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子HV1を製造するとともに、PMOSトランジスタである低耐圧半導体素子を製造することもできる。
【0068】
<第4実施形態>
(構成)
図11は、本発明の第4実施形態に係る半導体装置の構成例を示す断面図である。図11に示すように、本実施形態に係る半導体装置103は、中耐圧半導体素子HV2と低耐圧半導体素子LVとを同一基板に備えた半導体装置である。ここで、本実施形態に係る中耐圧半導体素子HV2の構造は、第2実施形態で説明した中耐圧半導体素子HV2の構造と同じである。また、本実施形態に係る低耐圧半導体素子LVの構造は、第3実施形態で説明した低耐圧半導体素子LVの構造と同じである。つまり、本実施形態に係る半導体装置103は、第2実施形態で説明した中耐圧半導体素子HV2と、第3実施形態で説明した低耐圧半導体素子LVとを同一基板に混載させたものである。そこで、本実施形態では、中耐圧半導体素子HV2と低耐圧半導体素子LVの各構造については、その説明を省略する。以下、便宜的に、Si基板1に含まれる中耐圧半導体素子HV2の形成領域を「領域RH」と表記し、低耐圧半導体素子LVの形成領域を「領域RL」と表記する。
【0069】
(製造方法)
次に、上述の第4実施形態に係る半導体装置103の製造方法について、図12から図14を参照しつつ説明する。
図12から図14は、本発明の第4実施形態に係る半導体装置の製造方法の工程順を示した製造工程断面図である。各図面において、左側は領域RHを示し、右側は領域RLを示している。つまり、図面の左側に中耐圧半導体素子HV2が形成され、図面の右側に低耐圧半導体素子LVが形成される。なお、本実施形態に係る中耐圧半導体素子HV2の製造方法は、第2実施形態で説明した中耐圧半導体素子HV2の製造方法と同じである。よって、中耐圧半導体素子HV2の製造方法については、適宜省略して説明する。
【0070】
本実施形態に係る半導体装置103の製造方法では、まず、P型のSi基板1を用意する。次に、領域RH内のSi基板1の表層部にN型の不純物をイオン注入する。この際、領域RL内のSi基板1には、N型不純物をイオン注入しない。その後、Si基板1に熱を加え、Si基板1に注入されたN型の不純物イオンを熱拡散させる。こうして、図12(a)に示すように、領域RH内のSi基板1にN型のドリフト層53を形成する。
【0071】
次に、図12(b)に示すように、Si基板1の表面全域を覆うように酸化膜13を形成する。つまり、領域RH内のドリフト層53の表面と、領域RL内のSi基板1の表面とに酸化膜13を形成する。酸化膜13は、例えば、SiOからなる膜である。続いて、領域RH内のコンタクトホール形成領域44a、46aと、領域RLの一部(第2ゲート絶縁膜と第2ドレイン領域と第2ソース領域)とを覆うように、SiN膜15、63を形成する。
【0072】
次に、SiN膜15、63をマスクにした熱酸化処理を実施する。この熱酸化処理によって、SiN膜15、63で覆われていない領域にLOCOS酸化膜21、23、65を形成する。図12(c)には、上記熱酸化処理によって形成されたLOCOS酸化膜21、23、65が示されている。
次に、LOCOS酸化膜21、23、65とSiN膜15、63とをフォトレジスト29で覆う。続いて、図13(a)に示すように、領域RH内のチャネル領域5の上方に位置するLOCOS酸化膜23の表面を露出させるように、領域RH内のフォトレジスト29に開口部31を形成する。その後、LOCOS酸化膜23を介して、ボディ領域57にP型の不純物をイオン注入する。こうして、ドリフト層53内にボディ層54を形成する。なお、上述のイオン注入の際、フォトレジスト29で覆われている領域にはP型の不純物は注入されない。
【0073】
次に、図13(b)に示すように、領域RH内のチャネル領域5が露出するように、フォトレジスト29をマスクにしてLOCOS酸化膜23をエッチングする。なお、領域RL内のLOCOS酸化膜65は、フォトレジスト29で覆われているため、エッチングされない。
次に、フォトレジスト29を除去する。続いて、図13(c)に示すように、ボディ層54の表面に熱酸化処理を施すことで、ボディ層54上にゲート酸化膜33を形成する。
【0074】
ゲート酸化膜33の形成後の工程は、第3実施形態で説明した工程と同じであり、図14(a)から図14(c)に示した工程は、図10(a)から図10(c)に示した工程にそれぞれ対応するものである。即ち、図14(a)に示すように、領域RH及び領域RLに形成されたSiN膜15、63及び酸化膜13を順次除去する。そして、領域RLにウェル層67を形成する。その後、図14(b)に示すように、領域RLにゲート酸化膜71を形成した後に、領域RHと領域RLにゲート電極35、73を形成する。その後、図14(c)に示すように、領域RLに低濃度領域77、79を形成し、領域RH及び領域RLに高濃度領域37、39及びソース・ドレイン領域81、83をそれぞれ形成する。最後に、領域RH及び領域RLに、層間絶縁膜43と、Wプラグ45、47、85、87と、ソース電極49、89及びドレイン電極51、91を順次形成する。
【0075】
以上の工程を経て、図11に示した、中耐圧半導体素子HV2と低耐圧半導体素子LVとを同一基板に備えた半導体装置103が完成する。
なお、この実施形態では、領域RL(低耐圧半導体素子LVの形成領域)が本願発明の第2素子形成領域に対応する。また、LOCOS酸化膜65が本発明の第2素子分離膜に対応している。また、ウェル層67が本発明の第2ウェル層に対応している。また、ゲート絶縁膜71及びゲート電極73が本発明の第2ゲート絶縁膜及び第2ゲート電極に対応している。また、ソース領域81及び低濃度領域77が本発明の第2ソース領域に対応している。また、ドレイン領域83及び低濃度領域79が本発明の第2ドレイン領域に対応している。また、ソース電極89及びドレイン電極91が本発明の第2ソース電極及び第2ドレイン電極に対応している。
【0076】
(変形例)
本実施形態では、中耐圧半導体素子HV2を製造するとともに、NMOSトランジスタである低耐圧半導体素子LVを製造する方法について説明したが、これに限定されるものではない。本実施形態に係る製造方法を用いて、例えば、注入する不純物の極性を変えることで、中耐圧半導体素子HV2を製造するとともに、PMOSトランジスタである低耐圧半導体素子を製造することもできる。
【0077】
(実施形態の効果)
上述の実施形態は、以下の効果を奏する。
(1)上述の各実施形態であれば、Si基板1の主面からSi基板1の裏面に向かう深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に設けられている。このため、従来技術と比較して、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることができる。こうすることで、電流はドリフト層25、27内の略一定の深さを通過するため、電流経路R1における不純物イオン濃度の均一性を高めることができる。よって、電流経路R1における不純物イオン濃度の最適化が容易となり、オン抵抗を効率よく低減することが可能となる。
【0078】
また、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることで、LOCOS酸化膜23のゲート酸化膜33側には電界が集中する程度の角部が形成されにくくなる。このため、ゲート電極35に電圧を印加した場合であっても、LOCOS酸化膜23の角部23bで起こる電界集中を低減することが可能となる。よって、上記電界集中を原因とする半導体素子の劣化や破損を低減することができる。
【0079】
(2)また、上述の各実施形態であれば、素子分離膜をLOCOS酸化膜21としているため、耐圧性の高い素子分離膜を容易に形成することができる。
(3)また、上述の各実施形態であれば、ゲート酸化膜33を熱酸化膜としているため、ゲート酸化膜33の面33aを、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に容易に設けることができる。
【0080】
(4)また、上述の各実施形態であれば、Si基板1の深さ方向において、ゲート酸化膜33の面33aは、LOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に設けられている。このため、ゲート酸化膜33の面33aを、ドリフト層25、27にそれぞれ含まれる不純物イオンの濃度ピークの位置に接近させることができる。このため、電流経路R1における不純物イオン濃度の均一性を高めることができ、オン抵抗を効率よく低減することが可能となる。
【0081】
(5)また、上述の各実施形態であれば、Si基板1の深さ方向において、ゲート酸化膜33の面は、ドリフト層25、27にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に設けられている。こうすることで、電流経路R1における不純物イオン濃度が最適となり、オン抵抗を効率よく低減することが可能となる。
【0082】
(6)また、上述の各実施形態であれば、チャネル領域5上に形成されたLOCOS酸化膜23を除去して、チャネル領域5を露出させた後に、チャネル領域5上に、LOCOS酸化膜23と連続するゲート酸化膜33を形成している。このため、従来技術と比較して、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることができる。こうすることで、電流はドリフト層25、27内の略一定の深さを通過するため、電流経路R1における不純物イオン濃度の均一性を高めることができる。よって、電流経路R1における不純物イオン濃度を最適化が容易となり、オン抵抗を効率よく低減することが可能となる。
【0083】
また、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることで、LOCOS酸化膜23のゲート酸化膜33側には電界が集中する程度の角部が形成されにくくなる。このため、ゲート電極35に電圧を印加した場合であっても、LOCOS酸化膜23の角部23bで起こる電界集中を低減することが可能となる。よって、上記電界集中を原因とする半導体素子の劣化や破損を低減することができる。
(7)また、上述の各実施形態であれば、チャネル領域5を露出させる際には、LOCOS酸化膜23を、チャネル領域5上のみ除去している。このため、中耐圧ゲート酸化膜33をチャネル領域5のみに選択的に形成することができる。
【0084】
(8)また、上述の各実施形態であれば、ゲート酸化膜33を形成する際には、Si基板1の深さ方向において、ゲート酸化膜33の面33aが、LOCOS酸化膜23の面23aと同じ位置、またはLOCOS酸化膜23の面23aよりゲート電極35から離れた深い位置に達するまで、ゲート酸化膜33の形成を継続している。このため、従来技術と比較して、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることができる。こうすることで、電流はドリフト層25、27内の略一定の深さを通過するため、電流経路R1における不純物イオン濃度の均一性を高めることができる。
また、深さ方向で、ゲート酸化膜33の面33aとLOCOS酸化膜23の面23aとの段差を少なくすることで、LOCOS酸化膜23のゲート酸化膜33側には電界が集中する程度の角部が形成されにくくなる。
【0085】
(9)また、上述の各実施形態であれば、ゲート酸化膜33を形成する際には、Si基板1の深さ方向において、ゲート酸化膜33の面33aが、ドリフト層25、27にそれぞれ含まれる不純物イオンの濃度ピークの位置と同じ位置に達するまで、ゲート酸化膜33の形成を継続している。このため、電流経路R1における不純物イオン濃度が最適となり、オン抵抗を効率よく低減することが可能となる。
【0086】
(10)上述の実施形態であれば、中耐圧半導体素子HV1(HV2)と低耐圧半導体素子LVとを同一基板上に混載した半導体装置を製造することができる。より詳しくは、中耐圧半導体素子HV1(HV2)のゲート電極35と、低耐圧半導体素子LVのゲート電極73とを同時に形成することができる。また、中耐圧半導体素子HV1(HV2)のソース電極49及びドレイン電極51と、低耐圧半導体素子LVのソース電極89及びドレイン電極91とを同時に形成することができる。このため、中耐圧半導体素子HV1(HV2)と低耐圧半導体素子LVとを同一基板上に混載した半導体装置を製造する場合に、従来技術と比較して、製造工程数を少なくすることができる。
(11)上述の実施形態であれば、SiN膜15、63を形成してからLOCOS酸化し、LOCOS酸化膜21、23、65を形成している。このため、LOCOS酸化膜21、23、65を予定した領域に、確実性を高めて形成することができる。
【0087】
<その他>
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。換言すると、本発明は、その要旨の範囲内で種々変形して実施することができる。なお、図面中、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
【符号の説明】
【0088】
1 Si基板
3、67 ウェル層
5、69 チャネル領域
7、29 フォトレジスト
9、11 不純物イオン注入層
13 酸化膜
15、63 SiN膜
21、23、65 LOCOS酸化膜(素子分離膜)
23a、33a 面
23b 角部
25、27、53、59、61 ドリフト層
25a、27a 界面
31 開口部
33、71 ゲート酸化膜(熱酸化膜)
35、73 ゲート電極
37、39、 高濃度領域
41、75 サイドウォール
43 層間絶縁膜
44、46 コンタクトホール
44a、46a コンタクトホール形成領域
45、47、85、87 Wプラグ
49、89 ソース電極
51、91 ドレイン電極
54 ボディ層
57 ボディ領域
77、79 低濃度領域
81 ソース領域
83 ドレイン領域
100、101、102、103 半導体装置
RH、RL 領域
HV1、HV2、HV3 中耐圧半導体素子
LV 低耐圧半導体素子
R1、R2 電流経路
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15