特許第6254607号(P6254607)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6254607電圧検出器、基準電圧設定方法、および、プログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6254607
(24)【登録日】2017年12月8日
(45)【発行日】2017年12月27日
(54)【発明の名称】電圧検出器、基準電圧設定方法、および、プログラム
(51)【国際特許分類】
   H03K 5/08 20060101AFI20171218BHJP
   H01L 21/822 20060101ALI20171218BHJP
   H01L 27/04 20060101ALI20171218BHJP
   H01L 21/8236 20060101ALI20171218BHJP
   H01L 27/088 20060101ALI20171218BHJP
   H01L 21/8234 20060101ALI20171218BHJP
   H01L 27/115 20170101ALI20171218BHJP
   H01L 21/336 20060101ALI20171218BHJP
   H01L 29/788 20060101ALI20171218BHJP
   H01L 29/792 20060101ALI20171218BHJP
   H01L 27/10 20060101ALI20171218BHJP
   G05F 3/24 20060101ALI20171218BHJP
【FI】
   H03K5/08 J
   H01L27/04 B
   H01L27/088 311A
   H01L27/088 C
   H01L27/088 H
   H01L27/115
   H01L29/78 371
   H01L27/10 481
   G05F3/24 B
【請求項の数】19
【全頁数】31
(21)【出願番号】特願2015-547791(P2015-547791)
(86)(22)【出願日】2014年11月13日
(86)【国際出願番号】JP2014080107
(87)【国際公開番号】WO2015072522
(87)【国際公開日】20150521
【審査請求日】2016年5月16日
(31)【優先権主張番号】特願2013-237094(P2013-237094)
(32)【優先日】2013年11月15日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】山羽 義郎
(72)【発明者】
【氏名】竹原 聡
【審査官】 白井 亮
(56)【参考文献】
【文献】 特開昭59−068027(JP,A)
【文献】 特開2002−368107(JP,A)
【文献】 特開昭50−105042(JP,A)
【文献】 特開平01−109917(JP,A)
【文献】 特開昭58−169925(JP,A)
【文献】 特開平11−068538(JP,A)
【文献】 特開2013−246627(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 5/08
G05F 3/24
H01L 21/336
H01L 21/822
H01L 21/8234
H01L 21/8236
H01L 27/04
H01L 27/088
H01L 27/10
H01L 27/115
H01L 29/788
H01L 29/792
(57)【特許請求の範囲】
【請求項1】
入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、
基準電圧を生成する基準電圧生成部と、
前記入力電圧および前記基準電圧が入力され、前記入力電圧が、前記基準電圧により定まる前記閾値電圧以上か否かを検出するコンパレータと
を備え、
前記基準電圧生成部は、
コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、
前記第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、
前記第1書込MOSトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、
前記第2書込MOSトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第1出力MOSトランジスタと直列に接続される第2出力MOSトランジスタと
を有し、
前記第1書込MOSトランジスタおよび前記第2書込MOSトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有し、
前記第1出力MOSトランジスタおよび前記第2出力MOSトランジスタは、前記トンネル酸化膜を有さず、前記第1出力MOSトランジスタおよび前記第2出力MOSトランジスタの接続点から前記基準電圧を出力する電圧検出器。
【請求項2】
前記コンパレータは、CMOSインバータを有し、前記基準電圧が前記CMOSインバータの入力端子に入力され、前記CMOSインバータの電源端子に前記入力電圧が入力される請求項1に記載の電圧検出器。
【請求項3】
前記基準電圧、および、徐々に変化する設定電圧のいずれかを選択して前記入力端子に入力する電圧選択部を更に備え、
前記電圧検出器は、前記コンパレータが前記閾値電圧に応じて動作するために前記コンパレータの前記入力端子に入力されるべき電圧を検出する基準電圧検出モードと、前記入力電圧が前記閾値電圧以上か否かを検出する実動作モードとを有し、
前記電圧選択部は、
前記基準電圧検出モードにおいて、前記設定電圧を選択して前記入力端子に入力し、
前記実動作モードにおいて、前記基準電圧を選択して前記入力端子に入力する請求項2に記載の電圧検出器。
【請求項4】
前記基準電圧生成部は、前記基準電圧検出モードにおいて前記入力電圧が予め定められた第1閾値電圧である場合に、前記CMOSインバータの出力が反転したときの前記設定電圧を前記基準電圧として設定する請求項3に記載の電圧検出器。
【請求項5】
前記基準電圧を前記基準電圧生成部に設定する基準電圧設定モードを更に有
する請求項4に記載の電圧検出器。
【請求項6】
前記基準電圧設定モードにおいて、前記基準電圧生成部が出力する前記基準電圧が、前記基準電圧検出モードで検出した前記設定電圧と等しくなるように、前記第1書込MOSトランジスタの前記フローティングゲートが保存する電荷の状態を制御するゲート制御部を更に備える請求項5に記載の電圧検出器。
【請求項7】
前記基準電圧設定モードにおいて、前記電圧検出器の外部から入力された外部電流に基づいて、前記外部電流よりも小さい調整用電流を生成するカレントミラーを更に備え、
前記ゲート制御部は、前記第2出力MOSトランジスタに前記調整用電流を入力し、前記基準電圧生成部が出力する基準電圧を予め定められた電圧と等しくなるように、前記第2書込MOSトランジスタの前記フローティングゲートが保存する電荷の状態を制御してから、前記第2出力MOSトランジスタに前記調整用電流を入力しない状態で、前記基準電圧生成部が出力する基準電圧が予め定められた電圧と等しくなるように、前記第1書込MOSトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項6に記載の電圧検出器。
【請求項8】
前記基準電圧と異なる他の基準電圧を生成する異なる他の基準電圧生成部を更に備え、
前記実動作モードにおいて、前記電圧選択部は、前記CMOSインバータの出力に応じて前記基準電圧および前記異なる他の基準電圧のいずれかを選択して前記入力端子に入力することで、前記閾値電圧を変化させる請求項4から7のいずれか一項に記載の電圧検出器。
【請求項9】
前記異なる他の基準電圧生成部は、前記基準電圧検出モードにおいて前記入力電圧が前記第1閾値電圧と異なる予め定められた第2閾値電圧である場合に、前記CMOSインバータの出力が反転したときの前記設定電圧を前記異なる他の基準電圧として設定する請求項8に記載の電圧検出器。
【請求項10】
前記第1書込MOSトランジスタと前記第1出力MOSトランジスタがエンハンスメント型として機能し、前記第2書込MOSトランジスタと前記第2出力MOSトランジスタがディプレッション型として機能する請求項1から9のいずれか一項に記載の電圧検出器。
【請求項11】
前記第1書込MOSトランジスタおよび前記第2書込MOSトランジスタは、不揮発性記憶素子である請求項1から10のいずれか一項に記載の電圧検出器。
【請求項12】
前記基準電圧生成部が異なる基準電圧を出力し、
前記コンパレータの出力に応じて、前記基準電圧生成部から出力される前記基準電圧及び前記異なる基準電圧のいずれかを選択する電圧選択部をさらに備える請求項1に記載の電圧検出器。
【請求項13】
コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、前記第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、前記第1書込MOSトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、前記第2書込MOSトランジスタの前記コントロールゲートおよび前記フローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、前記第1出力MOSトランジスタと直列に接続された第2出力MOSトランジスタとを備え、
前記第1書込MOSトランジスタおよび前記第2書込MOSトランジスタは、前記フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、
前記第1出力MOSトランジスタおよび前記第2出力MOSトランジスタは、前記トンネル酸化膜を有さない不揮発性記憶素子であり、前記第1出力MOSトランジスタおよび前記第2出力MOSトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する基準電圧設定方法であって、
前記第1書込MOSトランジスタおよび前記第1出力MOSトランジスタの前記フローティングゲートに蓄積された電荷を、前記第1出力MOSトランジスタから前記第2出力MOSトランジスタに電流が流れなくする基準状態にして、
前記第2書込MOSトランジスタのトンネル酸化膜を介して前記フローティングゲートが保存する電荷の状態を制御することで、前記第2書込MOSトランジスタおよび前記第2出力MOSトランジスタをエンハンスメント状態にし、
前記第1書込MOSトランジスタのトンネル酸化膜を介して前記フローティングゲートが保存する電荷の状態を制御することで、前記第1書込MOSトランジスタおよび前記第1出力MOSトランジスタをディプレッション状態にする基準電圧設定方法。
【請求項14】
前記第2書込MOSトランジスタおよび前記第2出力MOSトランジスタをエンハンスメント状態にする場合に、
前記第1出力MOSトランジスタの前記フローティングゲートに蓄積された電荷が前記基準状態に設定された状態で、前記第2出力MOSトランジスタに予め定められた調整用電流を入力し、
前記基準電圧生成部が出力する基準電圧を予め定められた電圧と等しくなるように、前記第2書込MOSトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項13に記載の基準電圧設定方法。
【請求項15】
前記調整用電流は、前記基準電圧生成部の外部から入力された外部電流に基づいて、カレントミラーにより生成された前記外部電流よりも小さい電流である請求項14に記載の基準電圧設定方法。
【請求項16】
前記第1書込MOSトランジスタおよび前記第1出力MOSトランジスタをディプレッション状態にする場合に、
前記第2出力MOSトランジスタに前記調整用電流を入力しない状態で、前記基準電圧生成部が出力する基準電圧が予め定められた電圧と等しくなるように、前記第1書込MOSトランジスタの前記フローティングゲートが保存する電荷の状態を制御する請求項14または15に記載の基準電圧設定方法。
【請求項17】
前記コントロールゲートに制御パルスを入力することにより、前記フローティングゲートが保存する電荷の状態を制御し、
前記基準電圧生成部の出力が前記基準電圧に近づくほど、前記制御パルスのパルス幅または電圧の少なくとも一方を調整して、前記制御パルスの強度を小さくする請求項14から16のいずれか一項に記載の基準電圧設定方法。
【請求項18】
前記基準電圧生成部の出力を前記基準電圧に近づけるため、前記制御パルスを前記第1書込MOSトランジスタの前記コントロールゲートへ入力し、
前記基準電圧生成部の出力が前記基準電圧を超えた場合に、前記制御パルスの印加電圧と逆の電圧を前記コントロールゲートへ入力することにより、前記基準電圧生成部の出力を前記基準電圧に近づける請求項17に記載の基準電圧設定方法。
【請求項19】
請求項13から18のいずれか一項に記載の基準電圧設定方法を、前記基準電圧生成部を制御するコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器、基準電圧設定方法、および、プログラムに関する。
【背景技術】
【0002】
入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器において、閾値電圧を規定するのに用いる基準電圧生成回路として、ディプレション型として動作するMOSFETと、エンハンスメント型として動作するMOSFETを用いた回路が知られている(例えば、特許文献1参照)。
特許文献1 特開2002−368107号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
しかしながら、従来の基準電圧生成回路は、基準電圧が固定である。そのため、基準電圧生成回路を用いる電圧検出器は、閾値電圧を任意に設定することができない。
【課題を解決するための手段】
【0004】
本発明の第1態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、基準電圧を生成する基準電圧生成部と、入力電圧および基準電圧が入力され、入力電圧が、基準電圧により定まる閾値電圧以上か否かを検出するコンパレータとを備え、基準電圧生成部は、コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、第1書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、第2書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第1出力MOSトランジスタと直列に接続された第2出力MOSトランジスタとを有し、第1書込MOSトランジスタおよび第2書込MOSトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタの接続点から基準電圧を出力する電圧検出器を提供する。
【0005】
本発明の第2態様においては、コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、第1書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、第2書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第1出力MOSトランジスタと直列に接続された第2出力MOSトランジスタとを備え、第1書込MOSトランジスタおよび第2書込MOSトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する方法であって、第1書込MOSトランジスタおよび第1出力MOSトランジスタのフローティングゲートに蓄積された電荷の状態を基準状態に設定した後に、第2書込MOSトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第2書込MOSトランジスタおよび第2出力MOSトランジスタをエンハンスメント状態にし、第1書込MOSトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第1書込MOSトランジスタおよび第1出力MOSトランジスタをディプレッション状態にする基準電圧設定方法を提供する。
【0006】
本発明の第3態様においては、コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、第1書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、第2書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第1出力MOSトランジスタと直列に接続された第2出力MOSトランジスタとを備え、第1書込MOSトランジスタおよび第2書込MOSトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタの接続点から基準電圧を出力する基準電圧生成部を設定する方法であって、第1書込MOSトランジスタおよび第1出力MOSトランジスタのフローティングゲートに蓄積された電荷の状態を基準状態に設定した後に、第2書込MOSトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第2書込MOSトランジスタおよび第2出力MOSトランジスタをエンハンスメント状態にし、第1書込MOSトランジスタのトンネル酸化膜を介してフローティングゲートが保存する電荷の状態を制御することで、第1書込MOSトランジスタおよび第1出力MOSトランジスタをディプレッション状態にする基準電圧設定方法を、基準電圧生成部を制御するコンピュータに実行させるプログラムを提供する。
【0007】
本発明の第4態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、
基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、CMOSインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がCMOSインバータの入力端子に入力され、CMOSインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器を提供する。
【0008】
本発明の第5態様においては、基準電圧生成部は、基準電圧検出モードにおいて入力電圧が予め定められた第1閾値電圧である場合に、CMOSインバータの出力が反転したときの設定電圧である第1基準電圧を生成する第1基準電圧生成部を備える電圧検出器を提供する。
【0009】
本発明の第6態様においては、第1基準電圧生成部は、コントロールゲートおよびフローティングゲートを有する第1書込MOSトランジスタと、第1書込MOSトランジスタと直列に接続され、コントロールゲートおよびフローティングゲートを有する第2書込MOSトランジスタと、第1書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有する第1出力MOSトランジスタと、第2書込MOSトランジスタのコントロールゲートおよびフローティングゲートと電気的に接続されたコントロールゲートおよびフローティングゲートを有し、第1出力MOSトランジスタと直列に接続された第2出力MOSトランジスタとを有し、第1書込MOSトランジスタおよび第2書込MOSトランジスタは、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタは、トンネル酸化膜を有さない不揮発性記憶素子であり、第1出力MOSトランジスタおよび第2出力MOSトランジスタの接続点から第1基準電圧を出力する電圧検出器を提供する。
【0010】
本発明の第7態様においては、電圧選択部は、第1基準電圧を第1基準電圧生成部に設定する基準電圧設定モードの場合に、基準電圧を選択する電圧検出器を提供する。
【0011】
本発明の第8態様においては、基準電圧設定モードにおいて、第1基準電圧生成部が出力する第1基準電圧が、基準電圧検出モードで検出した設定電圧と等しくなるように、第1書込MOSトランジスタのフローティングゲートが保存する電荷の状態を制御するゲート制御部を更に備える電圧検出器を提供する。
【0012】
本発明の第9態様においては、基準電圧設定モードにおいて、電圧検出器の外部から入力された外部電流に基づいて、外部電流よりも小さい調整用電流を生成するカレントミラーを更に備え、ゲート制御部は、第2出力MOSトランジスタに調整用電流を入力し、第1基準電圧生成部が出力する第1基準電圧を予め定められた電圧と等しくなるように、第2書込MOSトランジスタのフローティングゲートが保存する電荷の状態を制御してから、第2出力MOSトランジスタに調整用電流を入力しない状態で、第1基準電圧生成部が出力する第1基準電圧が予め定められた電圧と等しくなるように、第1書込MOSトランジスタのフローティングゲートが保存する電荷の状態を制御する電圧検出器を提供する。
【0013】
本発明の第10態様においては、基準電圧生成部は、基準電圧検出モードにおいて入力電圧が第1基準電圧と異なる予め定められた第2閾値電圧である場合に、CMOSインバータの出力が反転したときの設定電圧である第2基準電圧を生成する第2基準電圧生成部を更に備える電圧検出器を提供する。
【0014】
本発明の第11態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、CMOSインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がCMOSインバータの入力端子に入力され、CMOSインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器の基準電圧生成部を設定する方法であって、コンパレータがCMOSインバータを備え、基準電圧を検出するための設定電圧を徐々に変化させて、CMOSインバータの出力が反転するときの設定電圧を検出し、検出した設定電圧を、基準電圧として基準電圧生成部に設定する基準電圧設定方法を提供する。
【0015】
本発明の第12態様においては、入力電圧が予め定められた閾値電圧以上か否かを検出する電圧検出器であって、閾値電圧に応じた基準電圧を生成する基準電圧生成部と、基準電圧生成部が生成すべき基準電圧を測定するための設定電圧、もしくは、基準電圧のいずれかを選択して出力する電圧選択部と、CMOSインバータを有し、電圧選択部が選択した設定電圧、もしくは、基準電圧がCMOSインバータの入力端子に入力され、CMOSインバータの電源端子に入力電圧が入力されるコンパレータと、を備え、電圧選択部は、閾値電圧に対して基準電圧生成部が生成すべき基準電圧を検出する基準電圧検出モードの場合に設定電圧を選択し、入力電圧が閾値電圧以上か否かを検出する実動作モードの場合に基準電圧を選択する電圧検出器の電圧検出器を設定する方法であって、コンパレータがCMOSインバータを備え、基準電圧を検出するための設定電圧を徐々に変化させて、CMOSインバータの出力が反転するときの設定電圧を検出し、検出した設定電圧を、基準電圧として基準電圧生成部に設定する基準電圧設定方法を、基準電圧生成部を制御するコンピュータに実行させるプログラムを提供する。
【0016】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0017】
図1】本実施形態に係る電圧検出器100の概要を示す。
図2】本実施形態に係る電圧検出器100の動作の一例を示す。
図3】コンパレータ50の構成例を示す図である。
図4】本実施形態に係る電圧検出器100の詳細な構成例を示す。
図5】基準電圧(VrefH、VrefL)の検出方法の概要を示す。
図6】本実施形態に係る基準電圧生成部20の基本回路を示す。
図7】トンネル酸化膜を備える不揮発性記憶素子70を示す。
図8】基準電圧生成部20の回路構成の一例を示す。
図9】本実施形態に係る基準電圧生成部20の回路構成の一例を示す。
図10】基準電圧の設定方法を示すフロー図である。
図11】基準電圧Vrefの設定方法を説明するための図である。
図12】本実施形態に係る不揮発性記憶素子70の設定方法を示す。
図13】基準電圧設定モードにおける電圧検出器100の動作の一例を示す。
図14】エンハンスメント型MOSトランジスタM2への書き込み動作を示す。
図15】基準電圧設定モードにおける電圧検出器100の動作の一例を示す。
図16】ディプレッション型MOSトランジスタM1wへの書き込み動作を示す。
図17】本実施形態に係る基準電圧生成部20の回路構成の一例を示す。
図18】基準電圧生成部20の回路構成の一例を示す。
図19】基準電圧生成部20の回路構成の一例を示す。
図20】基準電圧生成部20の回路構成の一例を示す。
図21】書き込み時間に対する閾値電圧Vthの変化量を示す。
図22】基準電圧生成部20の回路構成の一例を示す。
図23】書き込み時間に対する閾値電圧Vthの変化を示す。
図24】調整時間に対する基準電圧Vrefの遷移状態を示す。
図25】基準電圧生成部20の回路構成の一例を示す。
図26】基準電圧生成部20の回路構成の一例を示す。
図27】調整時間に対する基準電圧Vrefの遷移状態を示す。
図28】電圧検出器100の構成の一例を示す。
図29】実動作モードにおける電圧検出器100の構成の一例を示す。
図30】基準電圧生成部20における第1MOSトランジスタM1および第2MOSトランジスタM2の他の接続例を示す。
図31】本発明の実施形態に係るコンピュータ1900のハードウェア構成の一例を示す。
【発明を実施するための形態】
【0018】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0019】
図1は、本実施形態に係る電圧検出器100の概要を示す。電圧検出器100は、基準電圧生成部20、電圧選択部40およびコンパレータ50を備える。電圧検出器100は、入力電圧Vinが予め定められた目標電圧以上か否かを検出する。
【0020】
基準電圧生成部20は、目標電圧を規定するための基準電圧を生成する。本例の基準電圧生成部20は、不揮発性記憶素子を有する第1基準電圧生成部21および第2基準電圧生成部22を備える。基準電圧生成部20は、不揮発性記憶素子を調整することで、第1基準電圧生成部21および第2基準電圧生成部22が生成する基準電圧を調整する。第1基準電圧生成部21および第2基準電圧生成部22は、異なるレベルの基準電圧を生成する。本実施形態にかかる別の例としては第1基準電圧生成部21および第2基準電圧生成部22のいずれか一方が不揮発性記憶素子を有し、該不揮発性記憶素子を調整することで基準電圧を調整する。
【0021】
第1基準電圧生成部21は、基準電圧VrefHを生成して、電圧選択部40に出力する。第2基準電圧生成部22は、基準電圧VrefHより小さい基準電圧VrefLを生成して、電圧選択部40に出力する。
【0022】
電圧選択部40は、第1基準電圧生成部21および第2基準電圧生成部22が生成する基準電圧VrefHおよび基準電圧VrefLのいずれかを選択して、コンパレータ50に入力する。コンパレータ50は、入力電圧Vinが、電圧選択部40が選択した基準電圧に応じた目標電圧以上か否かを検出する。コンパレータ50の出力の状態は、入力電圧Vinが目標電圧以上か否かにより遷移する。本例では、入力電圧Vinが目標電圧より小さい場合に、コンパレータ50の出力は、接地電位等の基準電位となる。また、入力電圧Vinが目標電圧以上の場合に、コンパレータ50の出力は、入力電圧Vinと略等しい電圧となる。本明細書では、コンパレータ50の出力が、基準電位から入力電圧Vinに変化すること、および、入力電圧Vinから基準電位に変化することを、コンパレータ50の出力が「反転する」と称する。
【0023】
電圧選択部40は、コンパレータ50の出力に応じて、基準電圧VrefHおよび基準電圧VrefLのいずれかを選択する。本例では、コンパレータ50が基準電位を出力している場合に、電圧選択部40は、基準電圧VrefHを選択する。また、コンパレータ50が入力電圧Vinと略等しい電圧を出力している場合に、電圧選択部40は、基準電圧VrefLを選択する。これにより、電圧検出器100はヒステリシス動作する。
【0024】
図2は、本実施形態に係る電圧検出器100の動作の一例を示す。横軸は電圧検出器100に入力される入力電圧Vin[V]を、縦軸は電圧検出器100の出力電圧Vout[V]を示す。
【0025】
上述したように、本例の電圧検出器100は、ヒステリシス動作する。つまり、電圧検出器100は、コンパレータ50の出力の状態に応じて目標電圧が異なる。本例の電圧検出器100は、コンパレータ50が基準電位を出力している場合の第1目標電圧がV1で、コンパレータ50が入力電圧Vinと略等しい電圧を出力している場合の第2目標電圧がV2に設定される。目標電圧は、要求される仕様に応じて適宜変更される。
【0026】
コンパレータ50の出力電圧Voutが基準電位の状態で、入力電圧Vinが増加して第1目標電圧V1になると、コンパレータ50の出力電圧Voutとして、入力電圧Vinと略等しい電圧が出力される。また、コンパレータ50の出力電圧Voutが入力電圧Vinと略等しい状態で、入力電圧Vinが低下して第2目標電圧V2になると、コンパレータ50の出力電圧Voutは基準電位となる。
【0027】
以上に示した本実施形態に係る電圧検出器は、エナジーハーベストの分野において特に有用である。電圧検出器をエナジーハーベストの分野で用いる場合小さなエネルギーをコンデンサに溜め、使える電圧まで溜まった後、そのエネルギーで仕事をさせる。第1目標電圧V1の電圧まで溜まった後、第1目標電圧V1から第2目標電圧V2への電圧差を用いて仕事ができる。この電圧差V1−V2は、要求されるシステムによって異なる。そこで、第1目標電圧V1と第2目標電圧V2の電位を任意に設定することにより、達成したいシステムのパフォーマンスを決めることができ、大きなメリットを得ることができる。
【0028】
図3は、コンパレータ50の構成例を示す図である。コンパレータ50は、CMOSインバータ51および出力回路52を備える。コンパレータ50は、電源端子に入力された電圧VINおよび入力端子に入力された基準電圧に応じてスイッチング動作する。なお、電源端子とは、CMOSインバータ51のソース端子に接続される端子を指し、入力端子とは、CMOSインバータ51のゲート端子に接続される端子を指す。
【0029】
CMOSインバータ51は、CMOSトランジスタ(Mp、Mn)を有する。CMOSインバータ51は、電源端子入力型のCMOSインバータであり、正側電源端子に入力電圧Vinが入力され、負側電源端子にGNDが接続される。本例のCMOSインバータ51の正側電源端子とは、CMOSトランジスタMpのソースに接続される端子であり、負側電源端子とは、CMOSトランジスタMnのソースに接続される端子である。本例のCMOSインバータ51の正側電源端子は、入力電圧が入力される入力電圧端子として機能する。また、CMOSインバータ51の入力端子には、電圧選択部40が選択した基準電圧VrefHもしくはVrefLが入力される。上述したように、CMOSインバータ51の入力端子とは、CMOSトランジスタ(Mp、Mn)の各ゲートに接続される端子を指す。本例のCMOSインバータ51の入力端子は、基準電圧が入力される基準電圧端子として機能する。
【0030】
出力回路52は、CMOSインバータ51が出力した出力電圧Voutiに応じた電圧VOUTを出力する。例えば出力回路52は、CMOSインバータ51と多段接続されるCMOSインバータを有してよく、その他の一般的な出力用回路を有してよい。例えば出力回路52は、CMOSインバータ51の出力電圧Voutiを出力するか否かを切り替えるPMOSスイッチを有してよく、CMOSインバータ51の出力電圧Voutiに応じて動作するソースを接地電位に接続したNMOS回路を有してもよい。また、出力回路52は、複数種類の出力用回路、および、それぞれの出力用回路に対応する出力端子を有してよい。
【0031】
CMOSインバータ51が接地電位を出力するか、または、入力電圧Vinに略等しい電圧を出力するかは、入力電圧Vinおよび基準電圧Vrefとの差分が、CMOSインバータ51におけるPMOSトランジスタMpの閾値以上か否かにより定まる。CMOSインバータ51の出力が反転する動作点(目標電圧)は、基準電圧Vrefにより調整することができる。本例では、出力回路52の出力に応じて、電圧選択部40が基準電圧VrefHおよびVrefLのいずれかを選択することで、出力回路52の出力に応じて目標電圧を変更することができる。これにより、電圧検出器100は、図2に示したようにヒステリシス動作する。
【0032】
電圧検出器100が動作すべき目標電圧に対して、どのような基準電圧Vrefをコンパレータ50に入力すべきかは、コンパレータ50に含まれるCMOSインバータ51の特性により定まる。ただし、CMOSインバータ51の特性はばらつきを有するので、電圧検出器100が目標電圧で精度よく動作するためには、CMOSインバータ51の特性のばらつき等を考慮した基準電圧Vrefを用いることが好ましい。
【0033】
図4は、本実施形態に係る電圧検出器100の詳細な構成例を示す。本例の電圧検出器100は、設定される目標電圧でコンパレータ50を動作させるための基準電圧Vrefを検出する基準電圧検出モード、検出した基準電圧Vrefを基準電圧生成部20に出力させるべく基準電圧生成部20を設定する基準電圧設定モード、および、設定した基準電圧Vrefを用いて入力電圧Vinと目標電圧とを比較する実動作モードの3つの動作モードを有する。また、本例の電圧検出器100は、図1に示した構成に加え、モード選択部10およびテスト回路60を更に備える。また、電圧検出器100は、電圧検出器100の内部と外部とを電気的に接続する各端子VPP、DATA、SCLK、PULSE、GND、VIN、VREF、IREF、VMON、OUTを有する。なお、Vref端子およびIREF端子は同一端子であってよい。
【0034】
モード選択部10は、電圧検出器100の動作モードを選択する。モード選択部10は、VPP端子から入力される電圧に基づいて、動作モードを選択してよい。モード選択部10は、選択した動作モードに応じて、電圧選択部40、第1基準電圧生成部21および第2基準電圧生成部22を制御する。
【0035】
実動作モードにおいて、モード選択部10は、コンパレータ50の出力状態を示す信号に基づいて電圧選択部40に基準電圧を選択させる。これにより、図2に示したヒステリシス動作を実現する。テスト回路60は、カレントミラー61およびアンプ回路62を有する。テスト回路60は、実動作モードでは動作せず、基準電圧設定モードにおいて動作する。また、本例の電圧選択部40は、第1基準電圧生成部21が出力する基準電圧VrefH、第2基準電圧生成部22が出力する基準電圧VrefL、および、VREF端子に外部から入力される設定電圧のいずれかを、動作モードに応じて選択して、コンパレータ50に入力する。
【0036】
まず、基準電圧検出モードにおける電圧検出器100の動作を説明する。図4において、主に基準電圧検出モードで信号が流れる線を太線で示している。モード選択部10は、基準電圧検出モードを選択した場合、電圧選択部40にVREF端子から出力される設定電圧Vrefを選択させる。基準電圧検出モードにおいては、VREF端子には、徐々にレベルが変化する設定電圧が入力される。電圧選択部40は、徐々に変化する設定電圧Vrefを選択して、CMOSインバータ51の入力端子に入力する。
【0037】
また、基準電圧検出モードにおいては、VIN端子からコンパレータ50に、電圧検出器100が動作する目標電圧が入力される。本例では、ヒステリシス動作すべく、電圧検出器100は第1目標電圧V1および第2目標電圧V2の2つの目標電圧で動作する。この場合、VIN端子には、第1目標電圧V1および第2目標電圧V2が順番に入力される。VIN端子は、コンパレータ50の電源端子に接続される。
【0038】
コンパレータ50は、入力された設定電圧Vrefおよび目標電圧に応じて動作する。設定電圧Vrefが徐々に変化するので、設定電圧Vrefおよび目標電圧の差分が所定値以上となった場合に、コンパレータ50の出力状態が遷移する。コンパレータ50の出力端子は、OUT端子に接続される。コンパレータの出力状態が遷移したときの設定電圧Vrefのレベルが、当該目標電圧に対応する基準電圧のレベルとなる。コンパレータ50の出力状態は、OUT端子に接続される外部機器が監視してよく、電圧検出器100の内部回路が監視してもよい。
【0039】
図5は、基準電圧検出モードにおける基準電圧(VrefH、VrefL)の検出方法の概要を示す。縦軸は、VIN端子から入力される入力電圧Vin、CMOSインバータ51の入力端子に入力される設定電圧Vrefおよび基準電圧(VrefH、VrefL)の電圧レベル[V]を示しており、横軸は時刻tを示す。
【0040】
VIN端子に入力される目標電圧は、時刻の経過に伴い徐々に増加して、予め定められた目標電圧に到達すると一定に保持される。設定電圧Vrefは、予測される基準電圧VrefHよりも予め定められた値だけ大きい初期値まで、目標電圧と共に増加する。設定電圧Vrefが初期値になった後、設定電圧Vrefを徐々に変化(本例では減少)させて、CMOSインバータ51の出力が反転するときの設定電圧Vrefを検出する。検出された設定電圧Vrefは、入力されている目標電圧に対する基準電圧となる。このような処理を、第1目標電圧V1および第2目標電圧V2の双方に対して行い、それぞれに対応する基準電圧VrefHおよびVrefLを検出する。モード選択部10は、検出した設定電圧に基づいて、基準電圧生成部20を設定する。なお、入力電圧および設定電圧の変化の態様は、図5に示した例に限定されない。入力電圧が目標電圧に達した後で、コンパレータ50の出力状態が遷移するように設定電圧を変化させればよい。
【0041】
図6は、本実施形態に係る基準電圧生成部20の基本回路を示す。第1基準電圧生成部21および第2基準電圧生成部22は、それぞれ基準電圧生成部20と同一の回路を有してよい。本実施形態に係る基準電圧生成部20は、図6(b)に示すように、エンハンスメント状態とディプレッション状態の2状態にすることができる素子を利用して、基準電圧Vrefを生成する。
【0042】
図6(a)は、ディプレッション型MOSトランジスタM1とエンハンスメント型MOSトランジスタM2で構成される基準電圧生成部20を示す。図6(a)の各MOSトランジスタは、ドープ量等の製造時におけるパラメータの相違により、それぞれディプレッション型およびエンハンスメント型として機能する。
【0043】
図6(b)は、ディプレッション型として機能させる第1MOSトランジスタM1と、エンハンスメント型として機能させる第2MOSトランジスタM2とを有する基準電圧生成部20を示す。第1MOSトランジスタM1と第2MOSトランジスタM2は、フローティングゲートおよびコントロールゲートをそれぞれ有する。本例の第1MOSトランジスタM1および第2MOSトランジスタM2は、コントロールゲートに印加される電圧に応じて、フローティングゲートが保存する電荷の状態が制御され、保存された電荷量に応じた特性を示す不揮発性記憶素子として機能する。フローティングゲートが保存する電荷の状態とは、例えばフローティングゲートが保存する電荷の正負および電荷量を指す。本例では、第1MOSトランジスタM1および第2MOSトランジスタM2の閾値電圧が、フローティングゲートが保存する電荷の状態に応じて変化する。これにより、それぞれのMOSトランジスタは、ディプレッション型またはエンハンスメント型として機能する。
【0044】
第1MOSトランジスタM1は、ゲート端子とソース端子とが互いに接続され、ドレイン端子は電源に接続される。第1MOSトランジスタM1は、フローティングゲートにプラスチャージが注入されてディプレッション型として機能する。ディプレッション型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオフする素子のことであり、いわゆるノーマリーオフの素子を指す。
【0045】
第2MOSトランジスタM2は、ゲート端子とドレイン端子とが互いに接続され、ソース端子は接地される。また、第2MOSトランジスタM2のドレイン端子は、第1MOSトランジスタM1のソース端子に接続される。第2MOSトランジスタM2は、フローティングゲートにマイナスチャージが注入されてエンハンスメント型として機能する。エンハンスメント型とは、ゲート端子に電圧0Vが入力された場合に、トランジスタがオンする素子のことであり、いわゆるノーマリーオンの素子を指す。基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から基準電圧Vrefを出力する。
【0046】
図6(b)に示した基準電圧生成部20は、製造後に不揮発性記憶素子の状態を変更できるので、設計時と製造後の特性のバラツキを補償できる。そのため、基準電圧生成部20は、第1MOSトランジスタM1および第2MOSトランジスタM2の接続点から出力される基準電圧Vrefを調整できる。モード選択部10は、第1MOSトランジスタM1および第2MOSトランジスタM2のフローティングゲートが保存する電荷の状態を制御することで、基準電圧Vrefを調整する。
【0047】
図7は、トンネル酸化膜を備える不揮発性記憶素子70を示す。不揮発性記憶素子70は、基板71、トンネル酸化膜74、フローティングゲート75、絶縁膜76およびコントロールゲート77を備える。
【0048】
不揮発性記憶素子70は、フローティングゲート75を有することにより、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子である。本例の基板71は、p型基板で構成される。基板71は、ソース領域72およびドレイン領域73を有する。ソース領域72およびドレイン領域73は、イオン注入等の一般的なCMOSプロセスを用いて形成される。基板71上には、トンネル酸化膜74、フローティングゲート75、絶縁膜76およびコントロールゲート77の順に積層して形成される。
【0049】
コントロールゲート77は、不揮発性記憶素子70のゲート端子に印加された電圧により、ソース領域72とドレイン領域73との間に形成されたチャネル領域を制御する。これにより、不揮発性記憶素子70は、ソース領域72とドレイン領域73との間に流れる電流をオンオフする。
【0050】
絶縁膜76は、フローティングゲート75とコントロールゲート77との間を絶縁する。絶縁膜76は、CMOSプロセスで使用される一般的な絶縁膜で形成される。フローティングゲート75に蓄積された電荷の状態は、コントロールゲート77に印加された電圧に応じて変化する。例えば、コントロールゲート77に印加された電圧に応じて、フローティングゲート75に蓄積された電荷量が、正または負の方向に変動する。これにより、不揮発性記憶素子70の閾値電圧が変動し、ディプレッション状態またはエンハンスメント状態に制御される。
【0051】
トンネル酸化膜74は、通常、基板71とフローティングゲート75との間を絶縁する。しかし、トンネル酸化膜74は、コントロールゲート77に予め定められた値以上の電圧が印加されると、FNトンネリング(ファウラーノルドハイム トンネリング)により導通状態となる。FNトンネリングとは、絶縁体の中を電子がトンネルする場合の移動状態を指す。フローティングゲート75は、FNトンネリングによりソース領域72から電子が注入され、または、電子を放出する。これにより、フローティングゲート75が保存する電荷の状態が制御される。
【0052】
図8は、基準電圧生成部20の回路構成の一例を示す。基準電圧生成部20が、基準電圧Vrefを出力している状態において、スイッチ(SW)は以下のように制御される。
SWl:VDD
SW2:VSS
SW3、SW4:OPEN
SW5、SW6、SW7、SW8:SHORT(接続)
SW9、SW10:任意
【0053】
基準電圧生成部20は、スイッチが図8のように制御された状態において、第1MOSトランジスタMlがディプレッション状態、第2MOSトランジスタM2がエンハンスメント状態のとき、基準電圧Vrefを生成する。
【0054】
SW1〜10は、高電圧に動作するスイッチにする必要があり、通常のスイッチと比較してオン抵抗が大きい。特にSWl、SW6、SW8、SW2は、基準電圧生成部20の電流パスに入っているので、スイッチのオン抵抗が基準電圧Vrefに影響する。
【0055】
より具体的には、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、ディプレッション型として機能する第1MOSトランジスタMlを備える。また、基準電圧生成部20は、コントロールゲートおよびフローティングゲートを有して、エンハンスメント型として機能する第2書込MOSトランジスタM2を備える。第2書込MOSトランジスタM2は、第1MOSトランジスタMlと直列に接続される。第1MOSトランジスタMlおよび第2書込MOSトランジスタM2は、フローティングゲートに注入される電荷がトンネルするトンネル酸化膜を有する不揮発性記憶素子である。これにより、基準電圧生成部20は、第1MOSトランジスタMlおよび第2書込MOSトランジスタM2の接続点から基準電圧を出力する。
【0056】
図9は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。第1基準電圧生成部21および第2基準電圧生成部22は、それぞれ図9に示す基準電圧生成部20と同一の回路を有してよい。基準電圧生成部20は、トンネル酸化膜を有する第1書込MOSトランジスタM1wおよびトンネル酸化膜を有さない第1出力MOSトランジスタM1r、ならびに、トンネル酸化膜を有する第2書込MOSトランジスタM2wおよびトンネル酸化膜を有さない第2出力MOSトランジスタM2rを含む。
【0057】
第1書込MOSトランジスタM1w、および、第1出力MOSトランジスタM1rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第1書込MOSトランジスタM1wのフローティングゲートおよびコントロールゲートは、第1出力MOSトランジスタM1rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
【0058】
第1書込MOSトランジスタM1wのソース端子は、第2書込MOSトランジスタM2wのドレイン端子に接続される。図8に示した構成と同様に、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wを接続するか否かを切り替えるスイッチが更に設けられてもよい。スイッチSW1は、第1書込MOSトランジスタM1wのドレイン端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。スイッチSW2は、第2書込MOSトランジスタM2wのソース端子に、電圧VPPを印加するか、接地電位等の電圧VSSを印加するかを選択する。
【0059】
第1出力MOSトランジスタM1rのドレイン端子には、所定の電圧VDDが印加される。第1出力MOSトランジスタM1rのソース端子は、第2出力MOSトランジスタM2rのドレイン端子に接続される。当該接続点における電圧が、基準電圧Vrefとして出力される。第2出力MOSトランジスタM2rのソース端子には、電圧VSSが印加される。
【0060】
第2書込MOSトランジスタM2wおよび第2出力MOSトランジスタM2rは、フローティングゲートおよびコントロールゲートをそれぞれ有する。第2書込MOSトランジスタM2wのフローティングゲートおよびコントロールゲートは、第2出力MOSトランジスタM2rのフローティングゲートおよびコントロールゲートとそれぞれ電気的に接続される。
【0061】
第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wは、トンネル酸化膜を有している。このため、当該トンネル酸化膜を介して、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御して、それぞれの閾値電圧Vthを制御することができる。そして、上述したように、2つの第1MOSトランジスタM1w、rのフローティングゲートおよびコントロールゲートが互いに電気的に接続されるので、第1出力MOSトランジスタM1rは、第1書込MOSトランジスタM1wと同一の閾値電圧Vthを有する。また、第2出力MOSトランジスタM2rも同様に、第2書込MOSトランジスタM2wと同一の閾値電圧Vthを有する。
【0062】
なお、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、トンネル酸化膜を有していないので、ディスターブによる閾値電圧Vthの変動がない。このため、基準電圧Vrefを精度よく生成できる。また、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rは、基準電圧生成部20において電流パスを形成するが、電流パスにスイッチを有さない。そのため、スイッチのオン抵抗が基準電圧Vrefに影響せず、基準電圧Vrefを精度よく生成できる。
【0063】
図10は、基準電圧の設定方法の一例を示すフロー図である。ステップS100において、CMOSインバータ51の電源端子に入力される目標電圧を予め定められた値に設定する。
【0064】
基準電圧検出モードでは、コンパレータ50が目標電圧に応じて動作するためにCMOSインバータ51の入力端子に入力されるべき電圧を検出する。ステップS200において、図5において説明したように、ステップS100で設定した目標電圧に対応する基準電圧(VrefH、VrefL)を検出する。検出された基準電圧(VrefH、VrefL)は、電圧検出器100の外部機器に記憶される。検出された基準電圧(VrefH、VrefL)は、電圧検出器100の内部に記憶されてもよい。
【0065】
基準電圧設定モードでは、ステップS200において検出した基準電圧(VrefH、VrefL)を基準電圧生成部20に設定する。基準電圧設定モードを実行するステップS300は、ステップS310〜ステップS330を有する。なお、それぞれの目標電圧に対してステップS300の処理を行う。設定された目標電圧は、CMOSインバータ51の電源端子に入力される。
【0066】
ステップS310において、第1書込MOSトランジスタM1wのフローティングゲートに保存された電荷の状態を、予め定められた基準状態に設定する。ステップS310における基準状態は、第1MOSトランジスタM1w、rの閾値電圧を十分高くして、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする状態を指してもよい。基準状態は、フローティングゲートに保存されていた電荷が消去された状態(すなわち、フローティングゲートにおける電荷量が略零の状態)を指してもよい。ステップS310では、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加することでフローティングゲートにおける電荷の状態を基準状態に調整し、第1MOSトランジスタM1w、rから第2MOSトランジスタM2w、rに電流が流れなくする。
【0067】
ステップS320において、第2出力MOSトランジスタM2rにカレントミラー61が生成した調整用電流を印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第2書込MOSトランジスタM2wの閾値電圧を正方向に変動させる。これにより、2つの第2MOSトランジスタM2を所定のエンハンスメント状態に設定する。調整用電流は、実動作時に第2出力MOSトランジスタM2rに流れるべき電流と略等しい電流が与えられてよい。ステップS320においては、基準電圧生成部20から出力される基準電圧Vrefが、目標電圧に対してステップS200で検出した基準電圧Vrefと略等しくなるまで、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加する。
【0068】
次に、ステップS330において、第2出力MOSトランジスタM2rにカレントミラー61が生成した調整用電流を印加しない状態で、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。制御パルスを印加することで、第1書込MOSトランジスタM1wの閾値電圧を負方向に変動させる。これにより、2つの第1MOSトランジスタM1を所定のディプレッション状態に設定する。ステップS330においても、基準電圧生成部20から出力される基準電圧Vrefが、目標電圧に対してステップS200で検出した基準電圧Vrefと略等しくなるまで、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加する。このような処理を、第1基準電圧生成部21および第2基準電圧生成部22に対して行う。これにより、ステップS200で検出した基準電圧と等しい電圧を、第1基準電圧生成部21および第2基準電圧生成部22に出力させることができる。ステップS300では、基準電圧VrefHを基準電圧VrefLよりも先に設定しても、基準電圧VrefLを先に設定してもどちらでも構わない。
【0069】
図11は、基準電圧Vrefの設定方法を説明するための図である。図11(a)は、エンハンスメント型として機能させる第2MOSトランジスタM2w、rの設定方法を示す。初めに、第1書込MOSトランジスタMlwのフローティングゲートにチャージされた電荷を基準状態に設定する。例えば、第1書込MOSトランジスタMlwの閾値電圧を十分高くする制御パルスを、コントロールゲートに印加することで、電荷の状態を基準状態に設定する。コントロールゲートに印加される電圧の極性は、スイッチSW1およびSW9を切り替えることで制御できる。これにより、エンハンスメント型として機能させる第2MOSトランジスタM2w、rを設定するときに、第1MOSトランジスタMlw、rに電流が流れないようにする。
【0070】
次に、第2出力MOSトランジスタM2rに、調整用電流Irefを印加した状態で、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。このとき、基準電圧生成部20が出力する基準電圧Vrefが所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
【0071】
図11(b)は、ディプレッション型として機能させる第1MOSトランジスタM1w、rの設定方法を示す。第1MOSトランジスタM1w、rを設定する場合、調整用電流Irefを止める。そして、第2出力MOSトランジスタM2rに流れる電流が、調整用電流Irefと略同一となるように、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加して、フローティングゲートに電荷をチャージする。本例では、第2出力MOSトランジスタM2rに流れる電流を検出する代わりに、基準電圧生成部20が出力する基準電圧Vrefが、上述した所定の電圧となるように、第2書込MOSトランジスタM2wのフローティングゲートに電荷をチャージする。
【0072】
図12は、不揮発性記憶素子70の設定方法を示す。不揮発性記憶素子70は、上述した第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wに対応する。不揮発性記憶素子70は、コントロールゲートおよびフローティングゲートを有するNMOSタイプの素子である。不揮発性記憶素子70は、FNトンネリングにより、フローティングゲートに電荷を蓄積させて閾値電圧が調整される。
【0073】
図12(a)は、不揮発性記憶素子70の閾値電圧を正方向に変動させる場合のバイアス条件を示す。図12(b)は、不揮発性記憶素子70の閾値電圧を負方向に変動させる場合のバイアス条件を示す。これらのバイアス条件において、コントロールゲートに制御パルスを印加することで、不揮発性記憶素子70の閾値電圧を制御する。
【0074】
閾値電圧を正方向に変動させる場合、図12(a)に示すように、コントロールゲート端子に電圧VPPを印加して、ソース端子を接地して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子70のフローティングゲートには、FNトンネリングにより電子が注入され、不揮発性記憶素子70の閾値電圧Vthが上がる。なお、電圧VPPは、不揮発性記憶素子70のトンネル酸化膜においてFNトンネリングするために必要な電圧である。
【0075】
閾値電圧を正方向に変動させる場合、図12(b)に示すように、コントロールゲート端子を接地して、ソース端子に電圧VPPを印加して、ドレイン端子をフローティング状態にする。これにより、不揮発性記憶素子70は、FNトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子70の閾値電圧Vthが下がる。図12(a)および(b)において説明した動作を組み合わせることで、不揮発性記憶素子70の閾値電圧を所定の電圧に調整することができる。上述したように、第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wの閾値電圧を調整すれば、第1出力MOSトランジスタM1rおよび第2出力MOSトランジスタM2rの閾値電圧も同様に調整される。
【0076】
図13は、基準電圧設定モードにおける電圧検出器100の動作の一例を示す。本例の電圧検出器100は、第1基準電圧生成部21の第2書込MOSトランジスタM2wへの書き込みを行う状態を示す。本例で用いられる構成は、主に太線で示される。
【0077】
モード選択部10は、第1基準電圧生成部21の第2書込MOSトランジスタM2wに制御パルスを印加する。モード選択部10は、電圧選択部40に、Vref端子を選択させる。この場合、Vref端子には、外部から電圧が入力されない。カレントミラー61は、外部電流IREFに基づいて、外部電流IREFよりも小さな調整用電流Irefを生成して、第1基準電圧生成部21に出力する。例えばカレントミラー61は、外部電流IREFの1/n倍(ただしn>1)の大きさの調整用電流Irefを生成する。これにより、微小な調整用電流Irefを精度よく生成できる。なお、電圧検出器100がカレントミラー61を有さない場合、電圧検出器100の外部から微小な調整用電流Irefを入力してもよい。
【0078】
アンプ回路62は、電圧選択部40を介して第1基準電圧生成部21の出力を受け取り、当該出力を増幅した信号をVMON端子に出力する。電圧計80には、アンプ回路62が出力した増幅信号が入力される。これにより、VMON端子に接続される計測機器における信号対雑音比を向上させる。電圧計80は、アンプ回路62が出力した増幅信号の電圧を検出する。また、電圧検出器100の外部に電圧計80が設けられてもよい。モード選択部10は、アンプ回路62が出力する電圧が、設定すべき基準電圧に応じた電圧となるように、第1基準電圧生成部21の第2書込MOSトランジスタM2wに制御パルスを印加する。
【0079】
本例の第1基準電圧生成部21は、後述する調整シーケンス(1)から(5)を用いて、基準電圧VrefHが設定される。また、第2基準電圧生成部22に基準電圧VrefLが設定される場合も本例の第1基準電圧生成部21と同様の構成で設定される。
【0080】
図14は、第2書込MOSトランジスタM2wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第2書込MOSトランジスタM2wには、モード選択部10から制御パルスが入力される。
【0081】
まず、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20が出力する電圧をモニターしたモニター電圧Vmonは増加する。制御パルスは、基準電圧生成部20のモニター電圧Vmonが、設定すべき終了電圧よりも十分大きくなるまで第2書込MOSトランジスタM2wのコントロールゲートに印加される。
【0082】
次に、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加して、第2書込MOSトランジスタM2wのフローティングゲートの電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは低下する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧に徐々に近づくように印加される。
【0083】
制御パルスは、パルス幅が広い場合、または、パルス電圧が大きい場合、パルス1回当たりのフローティングゲートが保存する電荷の変動量が大きくなる。電荷の変動量が大きいと、モニター電圧が終了電圧を大きく超えやすくなる。そのため、モード選択部10は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。なお、モード選択部10は、第2制御パルスが印加されて、モニター電圧Vmonが終了電圧よりも小さくなった場合、第1制御パルスをコントロールゲートに入力してもよい。これによりモニター電圧Vmonを終了電圧に近づけられる。このような処理を、モニター電圧Vmonと終了電圧との差が許容範囲となるまで続行する。
【0084】
なお、モード選択部10は、VPP端子、DATA端子、SCLK端子およびPULSE端子に接続される。モード選択部10は、VPP端子から入力される電圧により、制御パルスの電圧を制御する。また、モード選択部10は、PULSE端子から入力される周期信号により、制御パルスのパルス幅を制御する。SCLK端子は、モード選択部10の動作クロックとなるクロック信号をモード選択部10に出力する。DATA端子は、テストモードに関するデータ信号をモード選択部10に出力する。
【0085】
図15は、基準電圧設定モードにおける電圧検出器100の動作の一例を示す。本例の電圧検出器100は、第1基準電圧生成部21の第1書込MOSトランジスタM1wへの書き込みを行う状態を示す。本例で用いられる構成は、太線で示される。
【0086】
第1書込MOSトランジスタM1wへの書き込みは、図13で示した第2書込MOSトランジスタM2wへの書き込みを行う場合と、第1基準電圧生成部21にカレントミラー61の出力が入力されない点で異なる。その他の構成は、基本的に図13の場合と同一である。
【0087】
図16は、第1書込MOSトランジスタM1wへの書き込み動作を示す。縦軸はモニター電圧[V]を示して、横軸は時刻tを示す。第1書込MOSトランジスタM1wには、モード選択部10から制御パルスが入力される。
【0088】
まず、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を、予め定められた初期状態に設定する。これにより、基準電圧生成部20のモニター電圧Vmonは低下する。第1制御パルスは、基準電圧生成部20のモニター電圧Vmonが終了電圧よりも十分小さくなるまで第1書込MOSトランジスタM1wのコントロールゲートに印加される。
【0089】
次に、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加して、第1書込MOSトランジスタM1wのフローティングゲートに蓄積された電荷の状態を制御する。第2制御パルスは、第1制御パルスとは正負の極性が逆のパルスである。本例では、第2制御パルスを印加することで、基準電圧生成部20のモニター電圧Vmonは増加する。第2制御パルスは、基準電圧生成部20のモニター電圧Vmonを終了電圧に徐々に近づくように調整される。
【0090】
第1書込MOSトランジスタM1wへの書き込み動作の場合も、モード選択部10は、モニター電圧Vmonが終了電圧に近づくほど、第2制御パルスのパルス幅または電圧の少なくとも一方を調整して、第2制御パルスの強度を小さくする。基準電圧設定モードは、モニター電圧Vmonが終了電圧と略一致した場合に終了する。モニター電圧Vmonが終了電圧と略一致するとは、必ずしも完全に一致する必要はなく、使用状況により実質的に一致するとみなされる程度であってよい。
【0091】
図17は、本実施形態に係る基準電圧生成部20の回路構成の一例を示す。各構成は、図9に示した基準電圧生成部20の回路構成と同一である。実動作モードにおいて基準電圧生成部20が基準電圧Vrefを出力している状態では、図17に示すようにスイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT(接続)
SW9、SW10:任意
【0092】
基準電圧生成部20は、スイッチが本例の通り制御された状態で、ディプレッション状態に設定された第1MOSトランジスタM1w、r、および、エンハンスメント状態に設定された第2MOSトランジスタM2w、rを用いて、基準電圧Vrefを生成する。
【0093】
基準電圧生成部20の出力する基準電圧Vrefは、調整シーケンス(1)から(5)を用いて調整される。
<調整シーケンス(1)>
図18は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1MOSトランジスタM1wのコントロールゲートに制御パルスを印加することで、第1MOSトランジスタM1w、rのフローティングゲートが保存する電荷の状態を基準状態にする。本例では、第1MOSトランジスタM1w、rの閾値電圧が、基準電圧生成部20に設定すべき基準電圧Vrefよりも十分高くなるように制御する。調整シーケンス(1)において、スイッチは以下のように制御される。これにより、第1MOSトランジスタM1から第2MOSトランジスタM2に電流が流れない状態にする。
SWl:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5、SW7:OPEN
SW9:VPP
SW10:任意
【0094】
<調整シーケンス(2)>
図19は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加することで、第2MOSトランジスタM2w、rを、図14において説明した初期状態に設定する。調整シーケンス(2)において、スイッチは以下のように制御される。
SWl:VSS
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VPP
【0095】
<確認シーケンス>
なお、調整シーケンス(2)および後述する調整シーケンス(3)における第2MOSトランジスタM2w、rの状態は、基準電圧生成部20が出力する基準電圧Vrefをモニターすることで判別できる。
図20は、基準電圧生成部20の回路構成の一例を示す。本例の電圧検出器100は、第2出力MOSトランジスタM2rに調整用電流Irefを流すことにより、基準電圧生成部20が出力する基準電圧Vrefを確認する。確認シーケンスにおいて、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4、SW5:OPEN
SW7:SHORT
SW9、SW10:任意
【0096】
図21は、調整シーケンス(2)における、第1制御パルスの書き込み時間に対する閾値電圧Vthの変化量を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は第2MOSトランジスタM2w、rに対する第1制御パルスの書き込み時間を示す。
【0097】
第2MOSトランジスタM2w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図21に示すように経時的に変化する。モード選択部10は、図14において説明した初期状態になるまで、第1制御パルスを生成する。
【0098】
<調整シーケンス(3)>
図22は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第2書込MOSトランジスタM2wのコントロールゲートに第2制御パルスを印加することで、図14において説明したように、基準電圧生成部20が出力する基準電圧Vrefを所定の終了電圧に近づける。調整シーケンス(3)においては、調整用電流Irefを第2出力MOSトランジスタM2rに流しながら、第2制御パルスを印加する。調整シーケンス(3)において、スイッチは以下のように制御される。基準電圧Vrefが予め定められた電圧より下がりすぎた場合は、第2書込MOSトランジスタM2wのコントロールゲートに第1制御パルスを印加して、基準電圧Vrefを増大させてよい。
SWl:VSS
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5、SW7:OPEN
SW9:任意
SW10:VSS
【0099】
図23は、調整シーケンス(2)および(3)における閾値電圧Vthの変化を示す。縦軸は第2MOSトランジスタM2w、rの閾値電圧Vthを、横軸は時間を示す。
【0100】
図22に係る構成では、第2MOSトランジスタM2w、rの閾値電圧Vthが、図23の調整シーケンス(3)に示すように、第2制御パルスの書き込み時間に応じて減少する。書き込み時間を調整することで第2MOSトランジスタM2w、rの閾値電圧Vthを基準電圧Vrefとなるように調整する。
【0101】
図24は、調整シーケンス(3)と確認シーケンスを交互に行う場合の、閾値電圧Vthの変化を示す。確認シーケンスでは、第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを印加しないので、基準電圧Vrefは変化しない。モード選択部10は、調整シーケンス(3)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧Vrefに応じて制御してよい。
【0102】
調整シーケンス(3)は、基準電圧生成部20が出力する基準電圧Vrefが予め定められた値になると終了する。これにより、第2MOSトランジスタM2w、rの調整は終了する。次に、第1MOSトランジスタM1w、rを調整する。
【0103】
<調整シーケンス(4)>
図25は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1書込MOSトランジスタM1wのコントロールゲートに第1制御パルスを印加することで、第1MOSトランジスタM1w、rを、図16において説明した初期状態に設定する。調整シーケンス(4)において、スイッチは以下のように制御される。
SWl:VPP
SW2:VSS
SW3:SHORT
SW4、SW5、SW7:OPEN
SW9:VSS
SW10:任意
【0104】
<調整シーケンス(5)>
図26は、基準電圧生成部20の回路構成の一例を示す。モード選択部10は、第1書込MOSトランジスタM1wのコントロールゲートに第2制御パルスを印加することで、図16において説明したように、基準電圧生成部20が出力する基準電圧Vrefを所定の終了電圧に近づける。なお、調整シーケンス(4)および(5)においては、外部から調整用電流Irefが印加されない。ただし、第1MOSトランジスタM1w、rが、調整用電流Irefに対応する電流を生成する。調整シーケンス(5)において、スイッチは以下のように制御される。
SWl、SW2:VSS
SW3、SW4:OPEN
SW5、SW7:SHORT
SW9、SW10:任意
【0105】
図27は、調整シーケンス(4)および(5)における閾値電圧Vthの変化を示す。縦軸は第1MOSトランジスタM1w、rの閾値電圧Vthを、横軸は時間を示す。調整シーケンス(4)において、第1MOSトランジスタM1w、rの閾値電圧Vthは、第1制御パルスの書き込み時間が増大するに伴い、図27に示すように経時的に減少する。モード選択部10は、図16において説明した初期状態になるまで、第1制御パルスを生成する。
【0106】
調整シーケンス(5)では、第1MOSトランジスタM1w、rの閾値電圧Vthが、第2制御パルスの書き込み時間に応じて増大する。書き込み時間を調整することで第1MOSトランジスタM1w、rの閾値電圧Vthを基準電圧Vrefとなるように調整する。確認シーケンスでは、第1書込MOSトランジスタM1wのコントロールゲートに制御パルスを印加しないので、基準電圧Vrefは変化しない。モード選択部10は、調整シーケンス(5)において生成する第2制御パルスのパルス幅および電圧を、直前の確認シーケンスで確認した基準電圧Vrefに応じて制御してよい。
【0107】
調整シーケンス(5)は、基準電圧生成部20が出力する基準電圧Vrefが予め定められた値になると終了する。これにより、第1MOSトランジスタM1w、rの調整は終了し、基準電圧生成部20の調整が終了する。なお、調整シーケンス(4)および(5)における基準電圧Vrefを確認する場合、各スイッチは実動作時と同様に制御されてよい。例えば各スイッチは、図9に示した例と同様に制御される。
【0108】
図28は、カレントミラー61の接続例を示す図である。本例のモード選択部10は、ゲート制御部として動作する書き込み回路15を備える。書き込み回路15は、図9から図27に関連して説明したスイッチSW1からSW10を制御することで、基準電圧生成部20の第1書込MOSトランジスタM1wおよび第2書込MOSトランジスタM2wのコントロールゲートに制御パルスを入力する。
【0109】
カレントミラー61は、基準電圧設定モードにおいて、電圧検出器100の外部から入力された外部電流IREFに基づいて、外部電流IREFよりも小さい調整用電流Irefを生成する。例えば、カレントミラー61は、電圧検出器100の外部から入力された外部電流IREFに基づいて、n分の1の大きさの調整用電流Irefを生成する。本例のカレントミラー61は、第1出力MOSトランジスタM1rと共通の外部端子に接続される。カレントミラー61は、当該外部端子から入力される外部電流IREFに基づいて、外部電流IREFより小さい微小な調整用電流Irefを生成する。
【0110】
また、カレントミラー61と、基準電圧生成部20の出力端子との間には、スイッチSW0が設けられる。各調整シーケンスに応じて、モード選択部10は、スイッチSW0を制御する。例えば、調整シーケンス(3)においては、モード選択部10は、スイッチSW0をオンにする。また、調整シーケンス(4)、(5)においては、モード選択部10は、スイッチSW0をオフにして、第2出力MOSトランジスタM2rに流れる調整用電流Irefを遮断する。
【0111】
本例の基準電圧の設定方法は、調整シーケンス(1)において第1MOSトランジスタM1w、rのフローティングゲートに蓄積された電荷が基準状態に設定された状態で、調整シーケンス(3)において第2出力MOSトランジスタM2rに調整用電流Irefが入力される。そのため、第2出力MOSトランジスタM2rに調整用電流Irefが流れる場合に、第1出力MOSトランジスタM1rから第2出力MOSトランジスタM2rに電流が流れない。このため、第2MOSトランジスタM2w、rの設定精度が向上する。よって、第1出力MOSトランジスタM1rのドレイン端に、ディプレッション型MOSトランジスタM1rに蓄積された電荷の影響を遮断するためのスイッチを設ける必要がない。
【0112】
図29は、実動作モードにおける電圧検出器100の構成の一例を示す。電圧検出器100は、モード選択部10が実動作モードを選択した場合、VIN端子、OUT端子、GND端子を使用する。電圧検出器100は、VIN端子から入力された電圧が予め定められた目標電圧以上か否かを検出して、OUT端子に出力する。
【0113】
第1基準電圧生成部21は、基準電圧VrefHを出力する。また、第2基準電圧生成部22は、基準電圧VrefLを出力する。コンパレータ50には、基準電圧(VrefH、VrefL)および入力電圧Vinが入力される。コンパレータ50は、OUT端子に基準電圧(VrefH、VrefL)および入力電圧Vinに応じた信号を出力する。
【0114】
電圧選択部40は、コンパレータ50の出力に応じて、基準電圧(VrefH、VrefL)を選択する。電圧選択部40は、選択した基準電圧(VrefH、VrefL)をコンパレータ50に入力する。これにより、CMOSインバータ51の目標電圧は、ヒステリシス動作すべくコンパレータ50の出力に応じて変更される。
【0115】
図30は、基準電圧生成部20における第1MOSトランジスタM1および第2MOSトランジスタM2の他の接続例を示す。なお、図30(a)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図6(a)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の素子である。図30(b)の第1MOSトランジスタM1および第2MOSトランジスタM2は、図6(b)の第1MOSトランジスタM1および第2MOSトランジスタM2と同様の不揮発性記憶素子である。
【0116】
本例においては、第1MOSトランジスタM1のゲートが第2MOSトランジスタM2のソースに接続される。また、第1MOSトランジスタM1のソース、第2MOSトランジスタM2のドレイン、および、第2MOSトランジスタM2のゲートは互いに接続される。基準電圧生成部20は、当該接続点から、基準電圧Vrefを出力する。
【0117】
図9に示した構成において、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2は、図30における第1MOSトランジスタM1および第2MOSトランジスタM2と同一の接続を有してよい。この場合であっても、図1から図29において説明した方法と同様の方法で、書込側および出力側の第1MOSトランジスタM1および第2MOSトランジスタM2を設定することができる。
【0118】
図31は、本実施形態に係るコンピュータ1900のハードウェア構成の一例を示す。本実施形態に係るコンピュータ1900は、ホスト・コントローラ2082により相互に接続されるCPU2000、RAM2020、グラフィック・コントローラ2075、及び表示装置2080を有するCPU周辺部と、入出力コントローラ2084によりホスト・コントローラ2082に接続される通信インターフェイス2030、ハードディスクドライブ2040、及びCD−ROMドライブ2060を有する入出力部と、入出力コントローラ2084に接続されるROM2010、フレキシブルディスク・ドライブ2050、及び入出力チップ2070を有するレガシー入出力部とを備える。
【0119】
ホスト・コントローラ2082は、RAM2020と、高い転送レートでRAM2020をアクセスするCPU2000及びグラフィック・コントローラ2075とを接続する。CPU2000は、ROM2010及びRAM2020に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ2075は、CPU2000等がRAM2020内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置2080上に表示させる。これに代えて、グラフィック・コントローラ2075は、CPU2000等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【0120】
入出力コントローラ2084は、ホスト・コントローラ2082と、比較的高速な入出力装置である通信インターフェイス2030、ハードディスクドライブ2040、CD−ROMドライブ2060を接続する。通信インターフェイス2030は、ネットワークを介して他の装置と通信する。ハードディスクドライブ2040は、コンピュータ1900内のCPU2000が使用するプログラム及びデータを格納する。CD−ROMドライブ2060は、CD−ROM2095からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。
【0121】
また、入出力コントローラ2084には、ROM2010と、フレキシブルディスク・ドライブ2050、及び入出力チップ2070の比較的低速な入出力装置とが接続される。ROM2010は、コンピュータ1900が起動時に実行するブート・プログラム、及び/又は、コンピュータ1900のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ2050は、フレキシブルディスク2090からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。入出力チップ2070は、フレキシブルディスク・ドライブ2050を入出力コントローラ2084へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ2084へと接続する。
【0122】
RAM2020を介してハードディスクドライブ2040に提供されるプログラムは、フレキシブルディスク2090、CD−ROM2095、又はICカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、RAM2020を介してコンピュータ1900内のハードディスクドライブ2040にインストールされ、CPU2000において実行される。
【0123】
コンピュータ1900にインストールされ、コンピュータ1900に、電圧検出器100を制御させるプログラムは、CPU2000等に働きかけて、コンピュータ1900に、図1から図30において説明した設定方法を実行させる。例えばコンピュータ1900には、ユーザ等から目標電圧を示す情報が入力される。コンピュータ1900は、当該目標電圧を電圧検出器100に設定すべく、電圧検出器100を制御し、また、電圧検出器100に所定の信号、電圧、電流を供給すべく、電圧検出器100の外部における信号源を制御する。
【0124】
これらのプログラムに記述された情報処理は、コンピュータ1900に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である制御装置として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ1900の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の制御装置が構築される。
【0125】
一例として、コンピュータ1900と外部の装置等との間で通信を行う場合には、CPU2000は、RAM2020上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス2030に対して通信処理を指示する。通信インターフェイス2030は、CPU2000の制御を受けて、RAM2020、ハードディスクドライブ2040、フレキシブルディスク2090、又はCD−ROM2095等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス2030は、DMA(ダイレクト・メモリ・アクセス)方式により記憶装置との間で送受信データを転送してもよく、これに代えて、CPU2000が転送元の記憶装置又は通信インターフェイス2030からデータを読み出し、転送先の通信インターフェイス2030又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
【0126】
また、CPU2000は、ハードディスクドライブ2040、CD−ROMドライブ2060(CD−ROM2095)、フレキシブルディスク・ドライブ2050(フレキシブルディスク2090)等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をDMA転送等によりRAM2020へと読み込ませ、RAM2020上のデータに対して各種の処理を行う。そして、CPU2000は、処理を終えたデータを、DMA転送等により外部記憶装置へと書き戻す。このような処理において、RAM2020は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはRAM2020および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、CPU2000は、RAM2020の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはRAM2020の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもRAM2020、メモリ、及び/又は記憶装置に含まれるものとする。
【0127】
また、CPU2000は、RAM2020から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、RAM2020へと書き戻す。例えば、CPU2000は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合(又は不成立であった場合)に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
【0128】
また、CPU2000は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第1属性の属性値に対し第2属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、CPU2000は、記憶装置に格納されている複数のエントリの中から第1属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第2属性の属性値を読み出すことにより、所定の条件を満たす第1属性に対応付けられた第2属性の属性値を得ることができる。
【0129】
また、請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【0130】
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク2090、CD−ROM2095の他に、DVD又はCD等の光学記録媒体、MO等の光磁気記録媒体、テープ媒体、ICカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はRAM等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ1900に提供してもよい。
【0131】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【符号の説明】
【0132】
10 モード選択部、15 書き込み回路、20 基準電圧生成部、21 第1基準電圧生成部、22 第2基準電圧生成部、40 電圧選択部、50 コンパレータ、51 CMOSインバータ、52 出力回路、60 テスト回路、61 カレントミラー、62 アンプ回路、70 不揮発性記憶素子、71 基板、72 ソース領域、73 ドレイン領域、74 トンネル酸化膜、75 フローティングゲート、76 絶縁膜、77 コントロールゲート、80 電圧計、100 電圧検出器、1900 コンピュータ、2000 CPU、2010 ROM、2020 RAM、2030 通信インターフェイス、2040 ハードディスクドライブ、2050 フレキシブルディスク・ドライブ、2060 CD−ROMドライブ、2070 入出力チップ、2075 グラフィック・コントローラ、2080 表示装置、2082 ホスト・コントローラ、2084 入出力コントローラ、2090 フレキシブルディスク、2095 CD−ROM
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