特許 6268020 クロック生成方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6268020

(24)【登録日】2018年1月5日

(45)【発行日】2018年1月24日

(54)【発明の名称】クロック生成方法および半導体装置

(51)【国際特許分類】

   H03K 21/02 20060101AFI20180115BHJP

   H03K 23/64 20060101ALI20180115BHJP

   G06F 1/08 20060101ALI20180115BHJP

【ＦＩ】

   H03K21/02 500

   H03K23/64 H

   G06F1/08

【請求項の数】13

【全頁数】13

(21)【出願番号】特願2014-64338(P2014-64338)

(22)【出願日】2014年3月26日

(65)【公開番号】特開2015-188127(P2015-188127A)

(43)【公開日】2015年10月29日

【審査請求日】2017年2月23日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】羽深 貴光

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開平０９−２３２９５２（ＪＰ，Ａ）

【文献】 特開平１１−０９８００７（ＪＰ，Ａ）

【文献】 特開２００３−１０１５９９（ＪＰ，Ａ）

【文献】 特開２００２−０４３９２９（ＪＰ，Ａ）

【文献】 特開平１１−０５５１０８（ＪＰ，Ａ）

【文献】 特開平０５−２８４０１０（ＪＰ，Ａ）

【文献】 特開２０１０−０８７８２０（ＪＰ，Ａ）

【文献】 特開２０１３−０３４１７４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ２１／０２

Ｇ０６Ｆ １／０８

Ｈ０３Ｋ ２３／６４

(57)【特許請求の範囲】

【請求項1】

入力クロックの周波数を目標周波数および所定の整数ｋ（ｋ≧２）で除算し商を求めて第１の分周値を演算し、
前記第１の分周値に基づいて第２の分周値を演算し、
前記目標周波数の１周期分の時間をｋ個の区間に分割したうちの１個の区間においては前記第２の分周値に基づいて前記入力クロックを分周するとともに、残りのｋ−１個の区間においては前記第１の分周値に基づいて前記入力クロックを分周し、
前記入力クロックが各々分周された前記ｋ個の区間に対応する時間を１周期とする周波数のクロックを生成する
クロック生成方法。

【請求項2】

前記第２の分周値の演算は、前記目標周波数の１周期分の時間から、前記入力クロックの周波数の１周期分の時間と前記第１の分周値と前記ｋ−１との積により求めた時間を減じて残余時間を求め、前記残余時間を入力クロックの周波数の１周期分の時間で除算し商を求めて演算する
請求項１に記載のクロック生成方法。

【請求項3】

前記入力クロックの分周は、前記ｋ−１個の区間の各々においては前記入力クロックを前記第１の分周値まで計数して分周し、前記１個の区間においては前記入力クロックを前記第２の分周値まで計数して分周する
請求項１または請求項２に記載のクロック生成方法。

【請求項4】

前記目標周波数は、送信器から出力されるデータ信号のデータレートに相当する周波数である
請求項１〜請求項３のいずれか１項に記載のクロック生成方法。

【請求項5】

前記所定の整数ｋが前記データレートのオーバーサンプリングレートである
請求項４に記載のクロック生成方法。

【請求項6】

前記送信器がデジタル信号からなる前記データ信号を低域濾波して位相同期発振器の周波数を制御する信号を生成する濾波器を含み、前記１個の区間は前記濾波器で生成された信号における微分値が最小となるタイミングに対応付けられている
請求項４または請求項５に記載のクロック生成方法。

【請求項7】

入力クロックの周波数を目標周波数および所定の整数ｋ（ｋ≧２）で除算し商を求めて第１の分周値を演算するとともに、前記第１の分周値に基づいて第２の分周値を演算する演算部と、
前記目標周波数の１周期分の時間をｋ個の区間に分割したうちの１個の区間においては前記第２の分周値に基づいて前記入力クロックを分周するとともに、残りのｋ−１個の区間においては前記第１の分周値に基づいて前記入力クロックを分周する分周部と、
前記入力クロックが各々分周された前記ｋ個の区間に対応する時間を１周期とする周波数のクロックを出力する出力部と、
を含む半導体装置。

【請求項8】

前記演算部は、前記目標周波数の１周期分の時間から、前記入力クロックの周波数の１周期分の時間と前記第１の分周値と前記ｋ−１との積により求めた時間を減じて残余時間を求め、前記残余時間を入力クロックの周波数の１周期分の時間で除算した商を前記第２の分周値として演算する
請求項７に記載の半導体装置。

【請求項9】

前記分周部は、前記ｋ−１個の区間の各々においては前記入力クロックを前記第１の分周値まで計数して前記入力クロックを分周し、前記１個の区間においては前記入力クロックを前記第２の分周値まで計数して前記入力クロックを分周する
請求項７または請求項８に記載の半導体装置。

【請求項10】

前記入力クロックの前記第１の分周値までの計数が完了したタイミング、および前記入力クロックの前記第２の分周値までの計数が完了したタイミングで各々パルスを発生させることにより前記目標周波数のｋ倍のクロックを生成するクロック生成部と、
前記クロック生成部で生成されたｋ個の周期のクロックに識別符号を付して順番に計数する計数部と、
前記識別符号のうち前記１個の区間を指定する識別符号を記憶する記憶部と、
をさらに含み、
前記分周部は、前記計数部における計数が前記記憶部に記憶された前記１個の区間を指定する識別符号を示した場合に、前記第２の分周値に基づいて前記入力クロックを分周する
請求項９に記載の半導体装置。

【請求項11】

前記出力部から出力されたクロックに基づいてデータ信号を出力する送信器をさらに含み、
前記目標周波数は、前記データ信号のデータレートに相当する周波数である
請求項７〜請求項１０のいずれか１項に記載の半導体装置。

【請求項12】

前記所定の整数ｋが前記データレートのオーバーサンプリングレートである
請求項１１に記載の半導体装置。

【請求項13】

前記送信器がデジタル信号からなる前記データ信号を低域濾波して位相同期発振器の周波数を制御する信号を生成する濾波器を含み、前記１個の区間は前記濾波器で生成された信号における微分値が最小となるタイミングに対応付けられている
請求項１１または請求項１２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロック生成方法および半導体装置に関する。

【背景技術】

【0002】

無線通信等の通信システムにおいては、システムを構成する各部位に対し、各部位のデータ信号の処理速度（データレート）に応じた周波数のクロック信号（データレートクロック）を供給することにより全体が動作する。したがって、通信システムでは、さまざまな周波数のデータレートクロックが要求される場合がある。その際、データレートクロックの供給源の簡素化、通信システム全体の同期等を勘案し、発振周波数を精度よく安定化させたクロック源からのマスタークロックを分周して、さまざまな周波数のデータクロックを生成する場合もある。

【0003】

従来技術に係るクロックの分周方法の一例として、整数の分周比（整数分周値）で分周する方法（整数分周）がある。図４および図５は、この整数分周によるクロック生成回路２００を示し、図６は、クロック生成回路２００のタイムチャートを示している。なお、
本従来技術に係るクロック生成回路２００は、データレートに対しさらにオーバーサンプリングレートｋでオーバーサンプリングする場合を例示している。

【0004】

図４に示すように、本従来技術に係るクロック生成回路２００（整数分周の分周回路）は、クロック分周回路５０、データレートクロック生成回路５１、および整数分周値（Ｎ）格納レジスタ５２を備えている。整数分周値（Ｎ）格納レジスタ５２には、整数分周値Ｎが格納されている。

【0005】

クロック分周回路５０は、マスタークロックＳ５０を入力し、マスタークロックＳ５０を分周して分周クロックＳ５１を出力する。データレートクロック生成回路５１は、分周クロックＳ５１を入力し、分周クロックＳ５１をさらにオーバーサンプリングレートｋで分周して、データレートクロックＳ５３を出力する。

【0006】

図５に示すように、クロック分周回路５０は、クロック分周カウンタ５３、比較器５４、およびゲート回路５５を備えている。

【0007】

クロック分周カウンタ５３は、マスタークロックＳ５０を動作クロックとしてカウントアップを行う。カウントアップされた値と、整数分周値（Ｎ）格納レジスタ５２から読み出した整数分周値Ｎを示す信号Ｓ５２とが比較器５４で比較され、カウントが整数分周値Ｎに達するとリセットされる。図６（ａ）は、このクロック分周カウンタ５３の出力であるクロック分周カウンタ値Ｓ５４の動作波形を示している。

【0008】

ゲート回路５５では、比較器５４の出力Ｓ５５とマスタークロックＳ５０との論理積が演算され、図６（ｂ）に示す分周クロックＳ５１が生成される。

【0009】

データレートクロック生成回路５１では、分周クロックＳ５１が、オーバーサンプリングレートｋに基づいてカウントされる。図６（ｃ）は、この際のオーバーサンプルカウンタ値を示している。本従来技術の例では、オーバーサンプリングレートｋをｋ＝１０としているので、オーバーサンプルカウンタ値は０から９の値となる。そして、図６（ｄ）に示すように、分周クロックＳ５１をオーバーサンプルカウンタ値に基づいて分周したクロックをデータレートクロックＳ５３として、すなわち本クロック生成回路２００の目的とする分周クロックとして出力する。

【0010】

一方、特許文献１には、従来技術に係るクロック分周方法の他の例が開示されている。
特許文献１に開示されたクロック分周方法は、入力クロックパルスを所定のタイミングでマスキングし、当該マスキングした入力クロックパルスを実質的に遅らせることにより、
分周されるクロックパルスの数を変化させ、分周されたクロックの平均周波数を理想的なクロック周波数に近づけるというクロック分周方法である。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２０１０−０８７８２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、上記クロック生成回路２００による整数分周の従来技術では、与えられたデータレートを整数分周値で除算した結果が割り切れない場合には、分周されたクロックの周波数がデータレートからずれてしまう。以下、このずれについて、数値例をあげて説明する。

【0013】

マスタークロック（ここでは、データレートクロックを生成する場合の元になる分周前のクロックを意味する）の周波数をｆ_０、データレートをＤ、オーバーサンプリングレートをｋとした場合、整数分周値Ｎは以下に示す式（１）により算出される。

【数1】

ここで、式（１）におけるｒｏｕｎｄは、除算して商を求め、小数点以下を四捨五入する関数であり、以下同様である。

【0014】

また、分周後のデータレートクロックの周波数ｆ_Ｄは、式（１）で算出されたＮを用いて、以下に示す式（２）により算出される。

【数2】

【0015】

ここで、ｆ_０＝２６ＭＨｚ、Ｄ＝２．４ｋｂｐｓ、ｋ＝１０とすると、式（１）より、整数分周値Ｎは、Ｎ＝１０８３となる。したがって、式（２）より、ｆ_Ｄはｆ_Ｄ＝２．４００７３８６ｋHzとなる。このｆ_Ｄの値は、データレート２．４ｋｂｐｓから３０８ｐｐｍずれた周波数となっている。

【0016】

一方、このようなデータレートクロックの周波数ｆ_Ｄのデータレートからのずれ（データレート偏差）が標準規格等で規定されている場合がある（たとえば、１００ｐｐｍ）。
したがって、データレート偏差が大きい場合には該標準規格を満足することができなくなる。

【0017】

データレート偏差を回避するために、マスタークロックの周波数を調整する方法もあるが、汎用的な周波数ではなくなるため、マスタークロック源のコスト（たとえば、水晶振動子のコスト）が高くなり、通信システムのコストアップの要因となってしまう。

【0018】

また、データレート偏差を回避する他の方法として、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いる方法もある。ＰＬＬを用いることにより、データレートの整数倍の周波数のマスタークロックを生成する方法である。このような方法によれば、オーバーサンプリングレートを考慮した整数分周の方法を用いても、データレート偏差の小さいデータレートクロックを生成することができる。しかしながら、ＰＬＬを用いることにより、消費電力が増大してしまうという問題がある。

【0019】

一方、特許文献１に開示されたクロック分周方法では、分周された出力クロックを一定時間について観測した平均的な周波数はデータレートに近づくものの、個々のクロック波形のパルスの時間幅についてみると、長い時間幅のパルスと短い時間幅のパルスが混在するので、原理的に、出力クロックの波形における時間的な揺らぎ（ジッタ）が発生する。

【0020】

本発明は、上述した課題を解決するためになされたものであり、目標周波数との偏差や時間的な揺らぎが小さく、さらに低消費電力で安価なクロック生成方法および半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0021】

本発明に係るクロック生成方法は、入力クロックの周波数を目標周波数および所定の整数ｋ（ｋ≧２）で除算し商を求めて第１の分周値を演算し、前記第１の分周値に基づいて第２の分周値を演算し、前記目標周波数の１周期分の時間をｋ個の区間に分割したうちの１個の区間においては前記第２の分周値に基づいて前記入力クロックを分周するとともに、残りのｋ−１個の区間においては前記第１の分周値に基づいて前記入力クロックを分周し、前記入力クロックが各々分周された前記ｋ個の区間に対応する時間を１周期とする周波数のクロックを生成するものである。

【0022】

一方、本発明に係る半導体装置は、入力クロックの周波数を目標周波数および所定の整数ｋ（ｋ≧２）で除算し商を求めて第１の分周値を演算するとともに、前記第１の分周値に基づいて第２の分周値を演算する演算部と、前記目標周波数の１周期分の時間をｋ個の区間に分割したうちの１個の区間においては前記第２の分周値に基づいて前記入力クロックを分周するとともに、残りのｋ−１個の区間においては前記第１の分周値に基づいて前記入力クロックを分周する分周部と、前記入力クロックが各々分周された前記ｋ個の区間に対応する時間を１周期とする周波数のクロックを出力する出力部と、を含むものである。

【発明の効果】

【0023】

本発明によれば、目標周波数との偏差や時間的な揺らぎが小さく、さらに低消費電力で安価なクロック生成方法および半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0024】

【図1】実施の形態に係る半導体装置の機能構成の一例を示す機能ブロック図である。

【図2】実施の形態に係るクロック分周回路の機能構成の一例を示す機能ブロック図である。

【図3】実施の形態に係る半導体装置の各部の信号の時間変化を示すタイムチャートである。

【図4】従来技術に係るクロック生成回路の機能構成を示す機能ブロック図である。

【図5】従来技術に係るクロック分周回路の機能構成示す機能ブロック図である。

【図6】従来技術に係るクロック生成回路の各部の信号の時間変化を示すタイムチャートである。

【発明を実施するための形態】

【0025】

以下、図面を参照して、本発明を実施するための形態について詳細に説明するが、まず、本実施の形態の基本的な考え方について説明する。

【0026】

本実施の形態では、本発明のクロック生成方法および半導体装置を、無線通信システムにおけるＦＳＫ（Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）を用いた送信回路に適用した形態を例示して説明する。また、データレートがオーバーサンプリングされている形態を例示して説明する。

【0027】

本実施の形態に係るクロック生成方法および半導体装置では、整数分周値Ｎ１およびＮ２の２つの整数分周値を用いてマスタークロックを分周したデータレートクロックを生成する。整数分周値Ｎ１は従来技術の方法により算出された整数分周値であり、整数分周値Ｎ２は整数分周値Ｎ１に基づく演算により算出された整数分周値である。

【0028】

以下に、整数分周値Ｎ１およびＮ２の算出式を示す。

【数3】

【数4】

ここで、ｆ_０はマスタークロックの周波数、Ｄはデータレート、ｋはオーバーサンプリングレートを示している。

【0029】

本実施の形態では、データレートの１周期に相当する時間をオーバーサンプリングレートｋでｋ区間に分割し、そのうちの１区間については整数分周値Ｎ２によりマスタークロックを分周し、残りのｋ−１区間については、整数分周値Ｎ１によりマスタークロックを分周する。つまり、本実施の形態では、整数分周値Ｎ２を、データレートの調整に用いている。このことにより、整数分周であっても、任意のデータレートに対応したクロックを生成することが可能となっている。

【0030】

さらに、本実施の形態では、整数分周値Ｎ２を適用する区間は、オーバーサンプリングレートのカウント値であるオーバーサンプルカウンタ値（０からｋ−１の値のいずれか）を用いて指定する。オーバーサンプルカウンタ値のいずれの値を用いるかは特に限定されないが、本実施の形態では、後述するように、オーバーサンプルカウンタ値０を用いている。以下では、この指定されたオーバーサンプルカウンタ値（本実施の形態では０）を、
「Ｎ２カウンタ値」という場合がある。さらに、本実施の形態では、このＮ２カウンタ値は、送信回路を構成する送信フィルタ通過後のＰＬＬ周波数設定値の波形において、一次微分した値が最小となる区間に対応させているが、詳細は後述する。

【0031】

以下、図１ないし図３を参照して、さらに詳細に、本実施の形態に係るクロック生成方法および半導体装置について説明する。図１は、本実施の形態に係る半導体装置１００の機能ブロック図であり、図２は、図１に示すブロックのうちのクロック分周回路の詳細を示すブロック図であり、図３は、図１および図２に示す半導体装置１００の各部における信号の時間的な変化を示すタイムチャートである。

【0032】

図１に示すように、半導体装置１００は、クロック分周回路１、データレートクロック生成回路２、送信データ生成回路３、送信フィルタ４、位相同期型発振器であるＰＬＬ５、整数分周値（Ｎ１）格納レジスタ６、および整数分周値（Ｎ２）格納レジスタ７を含んで構成されている。

【0033】

図１に示すクロック分周回路１は、マスタークロックＳ０を入力し、整数分周値Ｎ１、
整数分周値Ｎ２、およびオーバーサンプルカウンタ値Ｓ２２に基づいて、データレートのｋ倍の周波数の分周クロックＳ１を生成する。

【0034】

データレートクロック生成回路２は、分周クロックＳ１を入力してデータレートクロックＳ２を生成する。また、オーバーサンプリングレートｋをカウントし、当該カウント結果をオーバーサンプルカウンタ値Ｓ２２としてクロック分周回路１に出力する。

【0035】

送信データ生成回路３は、データレートクロックＳ２に基づいて、送信データＳ３を生成する。より具体的には、送信するデジタルデータ信号をデータレートクロックＳ２のタイミング（たとえば、立ち上がり）で読み込み、タイミングを揃え、送信データＳ３として出力する。

【0036】

送信フィルタ４は、送信データＳ３および分周クロックＳ１を入力し、送信データＳ３について分周クロックＳ１を動作クロックとするフィルタ処理を行って、後段のＰＬＬ５の周波数を設定するＰＬＬ周波数設定値Ｓ４を出力する。

【0037】

ＰＬＬ５は、入力されるＰＬＬ周波数設定値Ｓ４に基づき、ＦＳＫにおいて使用するＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の周波数を切り替え、送信出力信号Ｓ５として生成する。

【0038】

つぎに、図２を参照し、クロック分周回路１についてより詳細に説明する。図２に示すように、クロック分周回路１は、クロック分周カウンタ１１、比較器１２、ゲート回路１３、セレクタ１４、比較器１５、およびＮ２カウンタ値格納レジスタ１６を含んで構成されている。

【0039】

クロック分周カウンタ１１は、マスタークロックＳ０を動作クロックとしてカウントアップを行い、比較器１２から与えられた信号Ｓ１２で該カウントアップをリセットする。
クロック分周カウンタ１１は、当該カウントアップの結果を、クロック分周カウンタ値Ｓ１１として出力する。

【0040】

セレクタ１４は、整数分周値Ｎ１（Ｓ６）と整数分周値Ｎ２（Ｓ７）とを比較器１５からの信号Ｓ１５に応じて切り替え、切り替えた結果である整数分周値Ｎ１または整数分周値Ｎ２を、整数分周値信号Ｓ１４として比較器１２に出力する。より具体的には、たとえば、比較器１５からの信号Ｓ１５がＬ（Ｌｏｗ）レベルの場合には整数分周値Ｎ１（Ｓ６）を選択し、比較器１５からの信号Ｓ１５がＨ（Ｈｉｇｈ）レベルの場合には整数分周値Ｎ２（Ｓ７）を選択するように構成されている。

【0041】

Ｎ２カウンタ値格納レジスタ１６には、整数分周値Ｎ２を適用するオーバーサンプリングレートｋのカウンタ値であるＮ２カウンタ値が格納されている。

【0042】

比較器１５は、入力されたオーバーサンプルカウンタ値Ｓ２２とＮ２カウンタ値格納レジスタ１６からのＮ２カウンタ値（Ｓ１６）とを比較し、比較した結果を信号Ｓ１５としてセレクタ１４に出力する。より具体的には、たとえば、両者が一致した場合にはＨレベルを出力し、両者が一致しない場合にはＬレベルを出力するように構成されている。

【0043】

比較器１２は、クロック分周カウンタ１１からのクロック分周カウンタ値Ｓ１１とセレクタ１４からの整数分周値信号Ｓ１４とを比較し、両者が一致した場合にはＨレベルを、
両者が一致しない場合にはＬレベルを出力する。つまり、比較器１２は、マスタークロックＳ０のカウント値がＮ１またはＮ２に達するごとに、Ｈレベルを信号Ｓ１２として出力する。また、信号Ｓ１２は、クロック分周カウンタ１１のカウントアップを、整数分周値Ｎ１または整数分周値Ｎ２に基づいてリセットさせるリセット信号となっている。

【0044】

ゲート回路１３は、信号Ｓ１２に基づいて、マスタークロックＳ０のゲーティングを行ってゲーテッドクロックとし、分周クロックＳ１を生成する。つまり、ゲート回路１３は、クロック分周カウンタ１１におけるマスタークロックＳ０のカウントが、整数分周値Ｎ１またはＮ２に達するごとに、マスタークロックＳ０を通過させるように動作する。

【0045】

つぎに、図３を参照して、図１および図２に示す半導体装置の各部信号の時間変化について説明する。

【0046】

図３（ａ）は、クロック分周カウンタ１１の出力であるクロック分周カウンタ値Ｓ１１の信号波形を示している。先述したように、クロック分周カウンタ１１は、マスタークロックＳ０をカウントアップし、信号Ｓ１２に従ってカウントアップが整数分周値Ｎ１またはＮ２に達した時点でリセットする。その結果、クロック分周カウンタ値Ｓ１１の波形は、図３（ａ）に示すように、鋸歯状の波形となる。

【0047】

図３（ｂ）は、分周クロックＳ１の信号波形を示している。先述したように、ゲート回路１３によって、クロック分周カウンタ１１におけるマスタークロックＳ０のカウントが整数分周値Ｎ１またはＮ２に達するごとに、マスタークロックＳ０がゲーティングされるので、整数分周値Ｎ１またはＮ２ごとにマスタークロックの１パルスが出力されている。
同図に示すように、分周クロックＳ１の周波数は、データレートのｋ倍（本実施の形態では１０倍）の周波数となっている。

【0048】

図３（ｃ）は、オーバーサンプリングレートｋを、図３（ｂ）に示す分周クロックＳ１に従ってカウントするオーバーサンプルカウンタのカウント値であるオーバーサンプルカウンタ値Ｓ２２を示している。このオーバーサンプルカウンタは、データレートクロック生成回路２内に設けられている。オーバーサンプルカウンタ値Ｓ２２は０からｋ−１までのカウント値をとり、これらのカウント値が循環している。

【0049】

ここで、本実施の形態では、整数分周値Ｎ１による分周と整数分周値Ｎ２による分周とを、上記オーバーサンプルカウンタ値Ｓ２２に基づいて切り替える。本実施の形態では、
一例として、オーバーサンプルカウンタ値Ｓ２２が０の場合に整数分周値Ｎ２を選択し、
オーバーサンプルカウンタ値Ｓ２２が１から９の場合に整数分周値Ｎ１を選択するように構成されている。

【0050】

データレートクロック生成回路２は、オーバーサンプルカウンタ値Ｓ２２が０から始まり４に達した時点で分周クロックＳ１をＬレベルからＨレベルに変化させ、オーバーサンプルカウンタ値Ｓ２２が９に達した時点で分周クロックＳ１をＨレベルからＬレベルに変化させる。この１周期のレベルの変化により、図３（ｄ）に示すようなデータレートに応じたデータレートクロックＳ２が生成される。

【0051】

図３（ｅ）に示すように、データレートクロックＳ２の立下りに同期して送信データＳ３が生成される。

【0052】

送信データＳ３は、送信フィルタ４によりフィルタ処理されることにより、後段のＰＬＬ５に入力されるＰＬＬ周波数設定値Ｓ４が生成される。

【0053】

図３（ｆ）に示すように、送信データが１（Ｈレベル）の場合には、ＰＬＬ周波数設定値Ｓ４は上に凸の波形となり、この上に凸の波形が分周クロックＳ１の１０クロック分の時間（図３（ｃ）に示すオーバーサンプルカウンタ値Ｓ２２では、カウンタ値６からカウンタ値５の期間）継続することで、１つの送信データ（１ビットの送信データ）が構成されている。また、送信データが０（Ｌレベル）の場合には、ＰＬＬ周波数設定値Ｓ４は下に凸の波形となり、この下に凸の波形が分周クロックＳ１の１０クロック分の時間継続することで、１つの送信データが構成されている。

【0054】

ここで、本実施の形態においては、オーバーサンプルカウンタ値Ｓ２２がＮ２カウンタ値０となるタイミングを、ＰＬＬ周波数設定値Ｓ４の波形における一次微分が最小となるタイミング、すなわち、上に凸なＰＬＬ周波数設定値Ｓ４の波形の頂上付近のタイミング、または、下に凸なＰＬＬ周波数設定値Ｓ４の波形の谷底付近のタイミング（図３（ｆ）においてＰで示されるタイミング）としている。

【0055】

本実施の形態において、ＰＬＬ周波数設定値Ｓ４の波形における一次微分が最小となるタイミングを整数分周値Ｎ２を適用するタイミングとしているのは、オーバーサンプルカウンタ値の周期のうち１回だけ適用される他と異なる整数分周値のタイミングにおいて、
極力周波数変化量を小さくし、また、不要な周波数成分（スプリアス）を発生させないようにするためである。

【0056】

また、先述したように、本実施の形態では、オーバーサンプルカウンタ値Ｓ２２が０となるタイミングでは、整数分周値Ｎ２が選択され、オーバーサンプルカウンタ値Ｓ２２が１から９となるタイミングでは、整数分周値Ｎ１が選択される。

【0057】

すなわち、本実施の形態においては、図３（ａ）に示すように、オーバーサンプルカウンタ値Ｓ２２が０となるタイミング、すなわちＰＬＬ周波数設定値Ｓ４の波形における一次微分が最小となるタイミングにおいてクロック分周カウンタ１１のカウントが整数分周値Ｎ２で満了する。また、オーバーサンプルカウンタ値Ｓ２２が１から９となるタイミングでは、クロック分周カウンタ１１のカウントが整数分周値Ｎ１で満了する。

【0058】

言い換えると、本実施の形態では、オーバーサンプリングレートをｋとした場合、そのうちの１回についてはクロック分周カウンタ１１のカウントを整数分周値Ｎ２で制御し、
残りのｋ−１回についてはクロック分周カウンタ１１のカウントを整数分周値Ｎ１で制御する。この制御を循環して繰り返すことにより、ｋ回に１回クロック分周カウンタ１１のカウントの満了値が変化する。そして、オーバーサンプリングレートｋに対応する時間は、データレートの１ビット分に対応している。つまり、本実施の形態に係るにクロック生成方法および半導体装置１００では、整数分周値Ｎ２をデータレートの調整に用いており、このことにより、整数分周であっても、任意のデータレートに対応したクロックを生成することが可能となっている。

【0059】

つぎに、本実施の形態に係るクロック生成方法および半導体装置の効果について、数値例を用いて説明する。

【0060】

まず、マスタークロックの周波数ｆ_０を、ｆ_０＝２６MHｚ、データレートＤを、Ｄ＝２．４ｋｂｐｓ（データレートクロック周波数ｆ_Ｄ＝２．４ｋＨｚ）、オーバーサンプリングレートｋを、ｋ＝１０とした場合、整数分周値Ｎ１は、式（３）より、Ｎ１＝１０８３となり、整数分周値Ｎ２は、式（４）より、Ｎ２＝１０８６となる。

【0061】

このとき、本実施の形態に係るクロック分周方法を適用後のデータレートである調整後データレートＤ’は、以下に示す式（５）により算出される。

【数5】

【0062】

式（５）に各数値を代入すると、Ｄ’＝２．４０００７３８ｋｂｐｓと算出される。この調整後データレートの値は、データレートＤ＝２．４ｋｂｐｓから約３０ｐｐｍずれたデータレートとなっている。つまりデータレート偏差は３０ｐｐｍである。このデータレート偏差は、同様の条件下で算出した従来技術に係るクロック生成回路２００による整数分周のデータレート偏差３０８ｐｐｍと比較して、約１／１０に抑制されている。

【0063】

したがって、本実施の形態に係るクロック生成方法および半導体装置によれば、従来技術に係るクロック生成方法と比較して、所望のデータレートにより近いデータレートクロックを生成することが可能となる。

【0064】

さらに、本実施の形態に係るクロック生成方法および半導体装置では、整数分周値Ｎ２を適用する区間を、送信回路を構成する送信フィルタ通過後のＰＬＬ周波数設定値の波形において、一次微分した値が最小となる区間に対応させている。このことにより、スプリアスの放射やＰＬＬ周波数設定値の波形の対象性を崩すことなくクロックの分周が可能となる。

【0065】

また本実施の形態に係るクロック生成方法および半導体装置によれば、マスタークロック源として、汎用的なクロック発生デバイス（たとえば、水晶振動子）を用いて構成することができるので、通信システムをより安価に構築できる。また、ＰＬＬやマスキング回路等も用いないので、より消費電力を低減した通信システムを構築することができる。

【0066】

以上のように、本実施の形態によれば、目標周波数との偏差や時間的な揺らぎが小さく、さらに低消費電力で安価なクロック生成方法および半導体装置を提供することが可能となる。

【0067】

なお、本実施の形態では、整数分周値Ｎ２を適用するオーバーサンプルカウンタ値（本実施の形態では、０から９のうちのいずれか）、つまりＮ２カウンタ値を０とした形態を例示して説明したが、これに限定されず、任意のオーバーサンプルカウンタ値を適用した形態としてよい。

【0068】

また、本実施の形態においては、ＰＬＬ周波数設定値Ｓ４の波形における一次微分が最小となるタイミングを整数分周値Ｎ２を適用するタイミングとしているが、これに限定されず、ＰＬＬ周波数設定値Ｓ４の波形におけるいずれのタイミングを適用してもよい。

【0069】

また、本実施の形態では、整数分周値Ｎ２（＝１０８６）が整数分周値Ｎ１（＝１０８３）より大きい形態を例示して説明したが、これに限られず、たとえば整数分周値Ｎ２が整数分周値Ｎ１より小さい形態について適用してもよい。本実施の形態では、式（４）によって整数分周値Ｎ２を算出する際に、四捨五入により小数点以下を切り捨てた場合には整数分周値Ｎ２の方が整数分周値Ｎ１より大きくなり、四捨五入により小数点以下を切り上げた場合には整数分周値Ｎ２の方が整数分周値Ｎ１より小さくなる。

【符号の説明】

【0070】

１、５０ クロック分周回路
２、５１ データレートクロック生成回路
３ 送信データ生成回路
４ 送信フィルタ
５ ＰＬＬ
６ 整数分周値（Ｎ１）格納レジスタ
７ 整数分周値（Ｎ２）格納レジスタ
１１、５３ クロック分周カウンタ
１２、１５、５４ 比較器
１３、５５ ゲート回路
１４ セレクタ
１６ Ｎ２カウンタ値格納レジスタ
５２ 整数分周値（Ｎ）格納レジスタ
１００ 半導体装置
２００ クロック生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】