特許 6323478 信号処理装置、撮像装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6323478

(24)【登録日】2018年4月20日

(45)【発行日】2018年5月16日

(54)【発明の名称】信号処理装置、撮像装置および電子機器

(51)【国際特許分類】

   H04N 5/369 20110101AFI20180507BHJP

   H04N 5/374 20110101ALI20180507BHJP

   H04N 5/378 20110101ALI20180507BHJP

【ＦＩ】

   H04N5/369

   H04N5/374

   H04N5/378

【請求項の数】18

【全頁数】14

(21)【出願番号】特願2016-37218(P2016-37218)

(22)【出願日】2016年2月29日

(62)【分割の表示】特願2013-551471(P2013-551471)の分割

【原出願日】2012年12月27日

(65)【公開番号】特開2016-136751(P2016-136751A)

(43)【公開日】2016年7月28日

【審査請求日】2016年2月29日

(31)【優先権主張番号】特願2011-288160(P2011-288160)

(32)【優先日】2011年12月28日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】100072718

【弁理士】

【氏名又は名称】古谷 史旺

(74)【代理人】

【識別番号】100151002

【弁理士】

【氏名又は名称】大橋 剛之

(74)【代理人】

【識別番号】100201673

【弁理士】

【氏名又は名称】河田 良夫

(72)【発明者】

【氏名】駒場 貴文

【審査官】 粕谷 満成

(56)【参考文献】

【文献】 特開２００８−０５４２４６（ＪＰ，Ａ）

【文献】 特開平０６−１６３７００（ＪＰ，Ａ）

【文献】 特開２０１０−１４１５４３（ＪＰ，Ａ）

【文献】 特開２００７−３１７７１９（ＪＰ，Ａ）

【文献】 特開２００６−１２９２５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３６９

Ｈ０４Ｎ ５／３７８

Ｈ０４Ｎ ５／３７４

(57)【特許請求の範囲】

【請求項1】

半導体基板に形成された信号処理装置であって、
光電変換された電荷により生成された信号を出力するための複数の信号線と、
複数の前記信号線のうち、第１信号線に出力された前記信号の信号処理を行う第１信号処理回路と、複数の前記信号線のうち、第２信号線に出力された前記信号の信号処理を行う第２信号処理回路と、を有する信号処理部と、
電源回路と前記第１信号処理回路及び前記第２信号処理回路とを接続する配線であって前記電源回路からの電源電圧を前記第１信号処理回路及び前記第２信号処理回路に供給するための第１配線と、を備え、
前記第１配線の配線抵抗は、外部に設けられた第２配線の配線抵抗と並列接続され、
前記電源回路は、前記半導体基板に配置され、
前記第１配線において、前記電源回路から前記第１信号処理回路までの配線の長さと前記電源回路から前記第２信号処理回路までの配線の長さとは異なる信号処理装置。

【請求項2】

前記第１配線の両端は、前記第２配線と接続するための端子に接続されている請求項１に記載の信号処理装置。

【請求項3】

前記第１配線の配線抵抗は、前記端子により前記第２配線の配線抵抗と並列接続されている請求項２に記載の信号処理装置。

【請求項4】

前記第１配線の幅は、前記第２配線の幅よりも短い請求項１から請求項３のいずれか一項に記載の信号処理装置。

【請求項5】

前記第１信号処理回路は、前記信号を増幅する第１増幅部を含み、
前記第２信号処理回路は、前記信号を増幅する第２増幅部を含む請求項１から請求項４のいずれか一項に記載の信号処理装置。

【請求項6】

前記第１信号処理回路は、前記信号をデジタル信号に変換するために用いる第１比較器を含み、
前記第２信号処理回路は、前記信号をデジタル信号に変換するために用いる第２比較器を含む請求項１から請求項５のいずれか一項に記載の信号処理装置。

【請求項7】

請求項１から請求項６のいずれか一項に記載の信号処理装置を有する撮像装置。

【請求項8】

半導体基板に形成された電子機器であって、
光電変換された電荷により生成された信号を出力するための複数の信号線と、複数の前記信号線のうち、第１信号線に出力された前記信号の信号処理を行う第１信号処理回路と、複数の前記信号線のうち、第２信号線に出力された前記信号の信号処理を行う第２信号処理回路と、を有する信号処理部と、電源回路と前記第１信号処理回路及び前記第２信号処理回路とを接続する配線であって前記電源回路からの電源電圧を前記第１信号処理回路及び前記第２信号処理回路に供給するための第１配線と、を有する信号処理装置と、
前記信号処理装置が配置され、前記第１配線に接続される第２配線を有する基板と、を備え、
前記第１配線の配線抵抗は、前記第２配線の配線抵抗と並列接続され、
前記電源回路は、前記半導体基板に配置され、
前記第１配線において、前記電源回路から前記第１信号処理回路までの配線の長さと前記電源回路から前記第２信号処理回路までの配線の長さとは異なる電子機器。

【請求項9】

前記信号処理装置は、前記第１配線の両端に前記第２配線と接続するための第１端子が配置され、
前記基板は、前記第２配線の両端に前記第１配線と接続するための第２端子が配置されている請求項８に記載の電子機器。

【請求項10】

前記第１配線の配線抵抗は、前記第１端子及び前記第２端子により前記第２配線の配線抵抗と並列接続されている請求項９に記載の電子機器。

【請求項11】

前記第１配線の幅は、前記第２配線の幅よりも短い請求項８から請求項１０のいずれか一項に記載の電子機器。

【請求項12】

前記第１信号処理回路は、前記信号を増幅する第１増幅部を含み、
前記第２信号処理回路は、前記信号を増幅する第２増幅部を含む請求項８から請求項１１のいずれか一項に記載の電子機器。

【請求項13】

前記第１信号処理回路は、前記信号をデジタル信号に変換するために用いる第１比較器を含み、
前記第２信号処理回路は、前記信号をデジタル信号に変換するために用いる第２比較器を含む請求項８から請求項１２のいずれか一項に記載の電子機器。

【請求項14】

前記基板は、セラミックにより構成されている請求項８から請求項１３のいずれか一項に記載の電子機器。

【請求項15】

前記基板は、樹脂により構成されている請求項８から請求項１３のいずれか一項に記載の電子機器。

【請求項16】

前記基板は、前記第２配線を含む複数の配線が積層されて構成されている請求項８から請求項１５のいずれか一項に記載の電子機器。

【請求項17】

前記基板は、前記電源回路の動作を確認するために用いる第３端子を有する請求項８から請求項１６のいずれか一項に記載の電子機器。

【請求項18】

前記第３端子は、前記基板において、前記信号処理装置が配置される面とは反対側の面に配置されている請求項１７に記載の電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理装置、撮像装置および電子機器に関する。

【背景技術】

【0002】

近年、多くの電子カメラに搭載されているＣＭＯＳセンサは、受光面に行列状に配置された複数の画素を有し、各画素で入射光に応じた電荷が蓄積される。そして、増幅トランジスタで蓄積された電荷量に応じた電気信号に変換され、選択トランジスタを介して垂直信号線に読み出される。各画素から垂直信号線に読み出された信号は、各列毎に配置されたＰＧＡ回路（Ｐｒｏｇｒａｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ：可変ゲインアンプ）やＡＤＣ回路（ＡＤ変換回路）などを介してＣＭＯＳセンサの外部に読み出される（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−２３９６０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところが、列毎に配置される回路にバイアス電源などを供給する電源回路が固体撮像素子内部に構成されている場合、この内部電源回路から列毎に配置される回路に供給する配線は、列方向に長い距離を引き回さなければならない。一方、固体撮像素子の面積には限りがあり、配線の幅や厚みを十分に大きくすることができないため、配線抵抗が大きくなってしまうという問題がある。特にフルサイズのＣＭＯＳセンサは、列方向の配線が長くなるので、配線抵抗による電圧降下が大きくなる。

【0005】

上記課題に鑑み、本発明の目的は、固体撮像素子内部に形成された電源回路から列毎に配置される回路に供給する配線の配線抵抗を小さくすることができる信号処理装置、撮像装置および電子機器を提供することである。

【課題を解決するための手段】

【0006】

本発明に係る信号処理装置は、半導体基板に形成された信号処理装置であって、光電変換された電荷により生成された信号を出力するための複数の信号線と、複数の信号線のうち、第１信号線に出力された信号の信号処理を行う第１信号処理回路と、複数の信号線のうち、第２信号線に出力された信号の信号処理を行う第２信号処理回路と、を有する信号処理部と、電源回路と第１信号処理回路及び第２信号処理回路とを接続する配線であって電源回路からの電源電圧を第１信号処理回路及び第２信号処理回路に供給するための第１配線と、を備え、第１配線の配線抵抗は、外部に設けられた第２配線の配線抵抗と並列接続され、電源回路は、半導体基板に配置され、第１配線において、電源回路から第１信号処理回路までの配線の長さと電源回路から第２信号処理回路までの配線の長さとは異なる。

【0007】

また、第１配線の両端は、第２配線と接続するための端子に接続されている。
また、第１配線の配線抵抗は、端子により第２配線の配線抵抗と並列接続されている。
また、第１配線の幅は、第２配線の幅よりも短い。
また、第１信号処理回路は、信号を増幅する第１増幅部を含み、第２信号処理回路は、信号を増幅する第２増幅部を含む。
第１信号処理回路は、信号をデジタル信号に変換するために用いる第１比較器を含み、第２信号処理回路は、信号をデジタル信号に変換するために用いる第２比較器を含む。
また、本発明に係る撮像装置は、上述の信号処理装置を有する。

【0008】

本発明に係る電子機器は、半導体基板に形成された電子機器であって、光電変換された電荷により生成された信号を出力するための複数の信号線と、複数の信号線のうち、第１信号線に出力された信号の信号処理を行う第１信号処理回路と、複数の信号線のうち、第２信号線に出力された信号の信号処理を行う第２信号処理回路と、を有する信号処理部と、電源回路と第１信号処理回路及び第２信号処理回路とを接続する配線であって電源回路からの電源電圧を第１信号処理回路及び第２信号処理回路に供給するための第１配線と、を有する信号処理装置と、信号処理装置が配置され、第１配線に接続される第２配線を有する基板と、を備え、第１配線の配線抵抗は、第２配線の配線抵抗と並列接続され、電源回路は、半導体基板に配置され、第１配線において、電源回路から第１信号処理回路までの配線の長さと電源回路から第２信号処理回路までの配線の長さとは異なる。

【0009】

また、信号処理装置は、第１配線の両端に第２配線と接続するための第１端子が配置され、基板は、第２配線の両端に第１配線と接続するための第２端子が配置されている。
また、第１配線の配線抵抗は、第１端子及び第２端子により第２配線の配線抵抗と並列接続されている。
また、第１配線の幅は、第２配線の幅よりも短い。

【0010】

また、第１信号処理回路は、信号を増幅する第１増幅部を含み、第２信号処理回路は、信号を増幅する第２増幅部を含む。
また、第１信号処理回路は、信号をデジタル信号に変換するために用いる第１比較器を含み、第２信号処理回路は、信号をデジタル信号に変換するために用いる第２比較器を含む。

【0011】

また、基板は、セラミックにより構成されている。
また、基板は、樹脂により構成されている。

【0012】

また、基板は、第２配線を含む複数の配線が積層されて構成されている。
また、基板は、電源部の動作を確認するために用いる第３端子を有する。
また、第３端子は、信号処理装置を実装する面とは反対側の面に配置されている。

【発明の効果】

【0013】

本発明に係る信号処理装置、撮像装置および電子機器は、電源回路がチップ素子内部に構成されている場合に、この内部電源から列毎に配置される回路に供給する配線の配線抵抗を小さくすることができる。

【図面の簡単な説明】

【0014】

【図1】撮像装置１００の構成例を示す図である。

【図2】固体撮像素子１０１およびパッケージ１０２の断面図である。

【図3】逐次比較型ＡＤ変換器の構成例を示す図である。

【図4】積分型ＡＤ変換器の構成例を示す図である。

【図5】積分型ＡＤ変換器のタイミングチャートである。

【図6】固体撮像素子１０１上の配線抵抗を説明するための図である。

【図7】積分型ＡＤ変換器に供給される電源を示す図である。

【図8】積分型ＡＤ変換器の問題点を説明するための図である。

【図9】配線１１０と配線１６７の配置例を示す図である。

【発明を実施するための形態】

【0015】

以下、本発明に係る信号処理装置、撮像装置および電子機器の実施形態について図面を用いて詳しく説明する。図１は、本発明に係る固体撮像素子１０１および撮像装置１００の構成を示すブロック図である。

【0016】

図１において、撮像装置１００は、半導体基板上に回路が形成された固体撮像素子１０１と、固体撮像素子１０１を格納するパッケージ１０２とで構成される。

【0017】

固体撮像素子１０１は、画素部１０３と、垂直走査回路１０４と、カラム回路１０５と、水平出力回路１０６と、内部電源１０７とを有する。

【0018】

画素部１０３は、行列状（Ｎ行Ｍ列）に配置された複数の画素ｐを有する。また、各画素ｐは、入射光量に応じた電荷を蓄積するフォトダイオード、蓄積された電荷量に応じた電気信号に変換して増幅する増幅トランジスタ、増幅された電気信号を垂直走査回路１０４から与えられるタイミング信号によって垂直信号線ＶＬＩＮＥに読み出す選択トランジスタなどを有する。尚、画素ｐの回路および動作についての詳細な説明は省略する。

【0019】

垂直走査回路１０４は、画素部１０３の各画素ｐから光電変換された電気信号を垂直信号線ＶＬＩＮＥに読み出すタイミングを与える。尚、垂直信号線１０４の動作を制御する信号や基準クロックなどは外部から与えられるが、図１では省略してある。

【0020】

カラム回路１０５は、垂直信号線ＶＬＩＮＥ毎に設けられる全ての回路を含み、本実施形態ではＰＧＡ回路１５１、ＡＤＣ回路１５２などの回路を有するが、ＣＤＳ回路（相関二重サンプリング回路）などを設けてもよい。尚、ＰＧＡ回路１５１およびＡＤＣ１５２については後で詳しく説明する。

【0021】

水平出力回路１０６は、カラム回路１０５から出力される信号を列毎に外部に出力する回路である。例えば画素部１０３から行毎に垂直信号線ＶＬＩＮＥに読み出され、カラム回路１０５を介して出力されるアナログ信号またはＡＤＣ回路１５２でデジタルに変換されたデジタルデータを一行分だけ一時的に保持し、画素単位で順番に外部に出力する。

【0022】

内部電源１０７は、カラム回路１０５に電源を供給するために固体撮像素子１０１内部に配置された電源回路である。例えばＰＧＡ回路１５１の場合は、バイアス電源や基準電圧ＶＲＥＦを与える。また、ＡＤＣ回路１５２の場合は、ＡＤ変換時の低電圧側の基準電圧ＶＲＢを与える。

【0023】

ここで、以降の説明において、Ｎ×Ｍ個の画素ｐのうち特定の画素を指す場合は座標（行番号，列番号）を付加して、例えば画素ｐ（１，１）のように表記し、全ての画素に共通の場合は座標を省略して画素ｐと表記する。また、垂直信号線ＶＬＩＮＥやカラム回路１０５についても同様に、特定の列の垂直信号線ＶＬＩＮＥやカラム回路１０５を指す場合は（列番号）を付加して、例えば垂直信号線ＶＬＩＮＥ（１）やカラム回路１０５（１）のように表記し、全てに共通の場合は列番号を省略して垂直信号線ＶＬＩＮＥやカラム回路１０５と表記する。

【0024】

図１において、固体撮像素子１０１はパッケージ１０２に格納され、固体撮像素子１０１側のパッドとパッケージ１０２側のリードピンとの間がボンディングワイヤで接続される。尚、図１では、本実施形態の説明に関係がある内部電源１０７からカラム回路１０５に電源を供給する配線１１０（固体撮像素子１０１の内部の配線（第１の配線に相当））の左端のパッド１６１および右端のパッド１６３と、パッケージ側のリードピン１６２およびリードピン１６４とがそれぞれボンディングワイヤで接続されている。

【0025】

ここで、撮像装置１００の断面の様子を図２に示す。図２は、固体撮像素子１０１がパッケージ１０２に格納された様子を示す図で、階段状に加工されたパッケージ１０２の中に固体撮像素子１０１が配置されている。そして、固体撮像素子１０１と同じ高さになるように加工されたパッケージ１０２の中段に配置されたリードピン１６２と、固体撮像素子１０１の左端のパッド１６１との間は金のボンディングワイヤ１６５で接続される。同様に、固体撮像素子１０１の右端のパッド１６３と、パッケージ１０２の中段に配置されたリードピン１６４との間は金のボンディングワイヤ１６６で接続される。尚、図１で説明したように、固体撮像素子１０１上の左端のパッド１６１と右端のパッド１６３との間は、固体撮像素子１０１内部の配線１１０により接続され、内部電源１０７からカラム回路１０５に電源が供給される。

【0026】

図２において、リードピン１６２およびリードピン１６３は、パッケージ１０２を貫通して撮像装置１００の外部ピン１６８に出ている。尚、外部ピン１６８は、内部電源１０７の動作を確認するために電圧ＶＲＢをモニタするための端子である。ここで、本実施形態に係る撮像装置１００では、パッケージ１０２を積層型のパッケージで構成しており、層間に配置された配線１６７（固体撮像素子１０１の外部の配線（第２の配線に相当））により、リードピン１６２とリードピン１６３とが接続される。これにより、固体撮像素子１０１の内部の配線１１０と、パッケージ１０２の層間に配置された外部の配線１６７とが並列に配置されるので、配線抵抗を小さくすることができる。例えば配線１１０の抵抗をＲ１、配線１６７の抵抗をＲ２とした場合、固体撮像素子１０１上の左端のパッド１６１と右端のパッド１６３との抵抗Ｒ３は、１／Ｒ３＝１／Ｒ１＋１／Ｒ２の式により求められる。

【0027】

このようにして、カラム回路１０５の左端または右端に配置された内部電源１０７から供給される電源電圧の配線抵抗による電圧降下を少なくすることができる。

【0028】

次に、配線抵抗による電圧降下が大きい場合の問題点について説明する。図３は、カラム回路１０５の一例として、ＰＧＡ回路１５１およびＡＤＣ回路１５２の回路例を示した図である。

【0029】

図３において、ＰＧＡ回路１５１は、オペアンプＯＰ１と、コンデンサＣ１１と、可変コンデンサＣ１２と、スイッチＰＧＡ＿ＡＺとで構成される。画素ｐから垂直信号線ＶＬＩＮＥに読み出された電気信号は、コンデンサＣ１１を通してオペアンプＯＰ１の負入力端子（−）に入力される。ここで、オペアンプＯＰ１の正入力端子（＋）には内部電源１０７から基準電圧ＶＲＥＦが与えられている。そして、負帰還用の可変コンデンサＣ１２と入力側のコンデンサＣ１１との比率で決まるゲインで増幅され、オペアンプＯＰ１から出力される。尚、スイッチＰＧＡ＿ＡＺは、可変コンデンサＣ１２に蓄積された電荷をリセットするためのスイッチで、実際には、リセットしてから露光前の画素ｐの電気信号（ダーク信号）を読み出した後に露光後の画素ｐの電気信号（光信号）を読み出して各画素の回路のばらつきを補正する。

【0030】

ＡＤＣ回路１５２は、ＰＧＡ回路１５１から出力されるアナログ信号をデジタルデータに変換するためのＡＤ変換回路である。ＡＤ変換回路は、様々な方式が知られているが、ここでは、一般的な逐次比較型ＡＤ変換器の例と、積分型ＡＤ変換器の例について説明する。尚、他の方式のＡＤ変換器であっても内部電源１０７により供給される電圧を利用する場合は、同様に適用可能である。
［逐次比較型ＡＤ変換器の例］
図３は、一般的な逐次比較型のＡＤＣ回路１５２の回路例である。逐次比較型のＡＤＣ回路１５２は、サンプルホールド回路１８０と、コンパレータ１８１と、カウンタ１８２と、ＤＡ変換器１８３と、デコーダ１８４とで構成される。ＰＧＡ回路１５１から出力される電気信号は、一旦、サンプルホールド回路１８０に保持され、コンパレータ１８１でＤＡ変換器１８３の出力電圧と比較される。そして、例えばＤＡ変換器１８３の出力電圧がサンプルホールド回路１８０に保持された電圧よりも大きくなった場合にカウンタ１８２のカウントを停止させ、このカウント値をデコーダ１８４でデコードした値がＡＤ変換後のデジタルデータとして出力される。ここで、ＤＡ変換器１８３には、基準電圧ＶＲが与えられるが、この基準電圧ＶＲが配線１１０の抵抗成分によって列間でばらつくと、ＡＤ変換後のデジタルデータも列間でばらついてしまうという問題が生じる。尚、基準電圧ＶＲではなく、固体撮像素子１０１内の内部電源１０７からコンパレータ１８１のバイアス電源を供給する場合でも同様の問題が生じる。

【0031】

また、画面の一部に強烈な光が入射した時に、同じ行の画素が黒または白になる現象（スミア）が発生する場合もある。これは、固体撮像素子１０１の片側に配置された内部電源１０７から基準電圧ＶＲを供給する場合、配線１１０は共通配線なので、強烈な光が入射すると流れる電流が大きくなり、他の列のＡＤＣ回路１５２に影響を与えるためである。
［積分型ＡＤ変換器の例］
次に、ＡＤＣ回路１５２が積分型ＡＤ変換回路の場合の例について説明する。図４は、ＡＤＣ回路１５２として積分型ＡＤ変換器を用いる場合の回路例を示している。また、図５は、図４のＡＤＣ回路１５２の主要部のタイミングチャートである。

【0032】

図４において、垂直信号線ＶＬＩＮＥに読み出される信号は、ＰＧＡ回路１５１で増幅後、ＡＤＣ回路１５２の前段のスイッチＳＰＬ１およびスイッチＳＰＬ２により、コンデンサＣ１からＣ８にサンプルホールドされた後、デジタルデータに変換される。尚、ＡＤＣ回路１５２には、内部電源１０７から配線１１０を介して電圧ＶＲＢが与えられる。電圧ＶＲＢは、ＡＤ変換の低電圧側の基準電圧で、ここでは１Ｖとする。また、電圧ＶＲＴは、ＡＤ変換の高電圧側の基準電圧で、ここでは２Ｖとする。さらに、ランプ電圧ＶＲＡＭＰは、ランプ出力波形の電圧が与えられる。

【0033】

先ず、図５のタイミングＴ１において、ＡＤＣ回路１５２の前段に配置された２つのスイッチＳＰＬ１，ＳＰＬ２と、スイッチＰＧＡ＿ＡＺと、スイッチＡＤＣ＿ＡＺとがオンになり、タイミングＴ２までの期間にダーク信号（未露光時の画素の信号）をコンデンサＣ１０に取り込む。続いて、タイミングＴ３でスイッチＳＰＬ１およびスイッチＳＰＬ２がオンになり、シグナル信号（露光時の画素の信号）の取り込みが開始され、タイミングＴ４でスイッチＳＰＬ１およびスイッチＳＰＬ２がオフになった時点で、シグナル信号がコンデンサＣ１からＣ８の電圧Ｖｃｍとして取り込まれる。尚、この期間、スイッチＳＷ１１からＳＷ１８はオンされた状態になっており、コンデンサＣ１からＣ８の対極は、電圧ＶＲＴに接続されている。ここで、電圧ＶＲＴに接続されるスイッチＳＷ１２からＳＷ１８と、電圧ＶＲＢに接続されるスイッチＳＷ２からＳＷ８とは、互いに排他的に動作し、例えばスイッチＳＷ２がオンしている場合は、スイッチＳＷ１２はオフとなり、逆にスイッチＳＷ２がオフしている場合は、スイッチＳＷ１２はオンとなる。尚、スイッチＳＷ１とＳＷ１１は、コース変換では排他的に動作するが、ファイン変換ではスイッチＳＷ１とＳＷ１１とが共にオフになり、スイッチＳＷ２１がオンになる。

【0034】

次のタイミングＴ５からＴ６の期間でコース変換（粗いＡＤ変換）が行われる。図５の例では、コース変換で上位３ビットのデジタル値が決定される。先ず、タイミングＴ５でコンデンサＣ１に接続されているスイッチＳＷ１をオンにする（排他的にスイッチＳＷ１１はオフになる）と、コンデンサＣ１の片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられ、（ＶＲＴ−ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは降下する。続いて、コンデンサＣ２に接続されているスイッチＳＷ２をオンにする（排他的にスイッチＳＷ１２はオフになる）と、コンデンサＣ２の片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられ、さらに（ＶＲＴ−ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは降下する。以下、同様に、スイッチＳＷ３からＳＷ８までを繰り返す毎に（ＶＲＴ−ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは段階的に降下していく。そして、コンパレータＣＰ１の出力が反転した時点でスイッチＳＷ１からＳＷ８までの切り替えを停止し、その時のスイッチＳＷ１からＳＷ８までのオンオフ状態を３ビットのデジタル値に変換する。図５の例では、スイッチＳＷ８までオンした時点でコンパレータＣＰ１が反転するので、ＡＤ変換後の上位３ビットの値は”１１１”となる。

【0035】

次のタイミングＴ６からＴ７の期間でファイン変換（細かいＡＤ変換）が行われる。ＡＤＣ回路１５２が８ビットのＡＤ変換器を構成する場合は、コース変換で上位３ビットのデジタル値が決定され、ファイン変換で下位５ビットのデジタル値が決められる。先ず、タイミングＴ６でスイッチＳＷ２１がオンになり（スイッチＳＷ１とＳＷ１１は共にオフ）、ランプ電圧ＶＲＡＭＰが与えられ、タイミングＴ６からＴ７の期間で電圧ＶＲＴから電圧ＶＲＢまで変化する。そして、再び、コンパレータＣＰ１が反転した時のタイミングｔ１とタイミングＴ６の時間を計測して、時間比率により下位５ビットを求める。例えば、タイミングＴ６とＴ７の期間を５ビット（１０進数：３２）の量子化幅で等分して、タイミングＴ６からタイミングｔ１の時間に応じて下位５ビットが求まる。例えばタイミングＴ６とＴ７の中間にタイミングｔ１がある場合、下位５ビットは”１００００（１０進数：１６）”となる。尚、ここでは、８ビットのＡＤ変換を行う場合について説明したが、１２ビットのＡＤ変換であっても構わない。またサブレンジを上位３ビット、下位５ビットに分けたが、他のビット数の組み合わせでも構わない。

【0036】

ここで、図４において、ＡＤＣ回路１５２の全てのスイッチは制御部ＣＴＬ１によりオンオフ制御される。また、制御部ＣＴＬ１は、コンパレータＣＰ１の出力に応じて、コース変換とファイン変換とを制御する。例えばコース変換では、図５で説明したように、コンパレータＣＰ１の出力が反転するまでスイッチＳＷ１からＳＷ８までを順番にオン（ＳＷ１１からＳＷ１８は排他的にオフ）して行き、コンパレータＣＰ１の出力が反転した時点で上位３ビットが決まる。さらに、ファイン変換ではスイッチＳＷ２１をオン（ＳＷ１とＳＷ１１はオフ）してランプ電圧ＶＲＡＭＰをコンデンサＣ１に与え、タイミングＴ６から再びコンパレータＣＰ１の出力が反転するタイミングｔ１までの時間を計測して、時間比率により下位５ビットを求める。そして、制御部ＣＴＬ１は、コース変換で求まった上位３ビットと、ファイン変換で求まった下位５ビットとを併せて、最終的な８ビットのＡＤ変換値として出力する。このようにして、積分型のＡＤ変換が行われる。

【0037】

次に、内部電源１０７から電圧ＶＲＢが供給される場合の積分型ＡＤ変換器の問題点について、図６を用いて説明する。図６は、撮像装置１００の固体撮像素子１０１の平面図である。尚、図６において、図１と同符号のものは同じものを示す。図６において、固体撮像素子１０１内に設けられた内部電源１０７は、画素部１０３の左側に配置され、内部電源１０７の出力Ｖｏｕｔは、固体撮像素子１０１内の配線１１０によって各列のカラム回路１０５に与えられる。ところが、配線１１０は、固体撮像素子１０１の左端から右端まで長い距離を配線されるので、分布抵抗Ｒ１ａが積算されて配線抵抗Ｒ１を有している（Ｒ１ａ＜Ｒ１）。この配線抵抗により、内部電源１０７から与えられる電源の電圧降下が大きくなるという問題が生じる。特にＡＤＣ回路１５２が積分型ＡＤ変換回路である場合、図７に示すように、ＡＤ変換の量子化レンジを与える基準電圧として、高電圧側の電圧ＶＲＴと、低電圧側の電圧ＶＲＢとが与えられる。尚、内部電源１０７の出力Ｖｏｕｔは電圧ＶＲＢを与え、電圧ＶＲＴは撮像装置１００の外部から与えられるものとする。また、ランプ電圧ＶＲＡＭＰは、固体撮像素子１０１内部で電圧ＶＲＴから電圧ＶＲＢまで変化させる回路により得られる。

【0038】

ここで、外部から供給される電圧ＶＲＴの場合は、外部ピンにより供給されるので左端や右端に偏ることなく供給することができ、一般にパッケージ配線などが用いられるので、内部電源１０７のように固体撮像素子１０１内だけで配線される場合に比べて電圧降下の影響を少なくすることができる。これに対して、図６のように、固体撮像素子１０１に配置された内部電源１０７から電源を供給する場合は、固体撮像素子１０１内で配線されるが、例えばフルサイズのＣＭＯＳセンサでは素子の微細化によって配線１１０の線幅や厚さを十分に確保できないため、配線抵抗が大きくなり、これによる電圧降下が大きくなってしまう。また、レイアウトの制約から固体撮像素子１０１内に左端または右端に偏って内部電源１０７が配置されるため、配線長が長くなって電圧降下の影響が大きくなる。

【0039】

図４に示す積分型ＡＤ変換器の場合も、他のＡＤ変換器の場合と同様に、内部電源１０７から供給される電圧ＶＲＢの電圧降下が大きくなると、先に説明したスミア現象（横方向）が発生し易くなる。これは、先のＡＤ変換器の例と同様に、固体撮像素子１０１の片側に配置された内部電源１０７から電圧ＶＲＢを供給する場合、配線１１０は共通配線なので、強烈な光が入射すると流れる電流が大きくなって配線１１０の電圧が振られるため、他の列のＡＤＣ回路１５２に影響を与え、スミアが発生する。

【0040】

また、積分型ＡＤ変換器の場合、このＡＤ変換器特有のサブレンジ接続段差の問題も生じる。サブレンジ接続段差は、ＡＤ変換のフルレンジの信号を容量切り替えによって信号レベルを判定するので、電圧ＶＲＢの変動によって容量切り替え時の信号レベルが不連続になり、正確なレベル判定ができないという問題である。例えば図４および図５の場合、コンデンサＣ１からＣ８の各コンデンサの片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられる毎に、（ＶＲＴ−ＶＲＢ）／８の電圧だけシグナル信号の電圧Ｖｃｍは段階的に降下しなければならないが、配線抵抗による電圧降下が大きい場合、電圧ＶＲＢが電圧ＶＲＢ’に変動するため、（ＶＲＴ−ＶＲＢ）の電位差を正確に１／８した電圧にならない。このため、入射光量とＡＤ変換出力の特性が不連続になってしまうという問題が生じ、画質が劣化する。図８（ａ）および図８（ｂ）は、横軸に入射光量、縦軸にＡＤ変換出力の特性を示す図である。図８（ａ）は、コンデンサへ与える電圧を電圧ＶＲＴから電圧ＶＲＢに切り替える毎に１／８ずつ重なり、電圧が連続して変化する理想的な特性を示している。尚、図８（ａ）では、切替前後の特性の重なり部分がわかり易いように、切替前後の特性を少し上下にずらして誇張して描いてある。一方、図８（ｂ）は配線抵抗による電圧降下がある場合の特性を示しており、切り替え時に入射光量とＡＤ変換出力の特性が不連続になり、帯が発生してしまう。図８（ｂ）のような不連続な特性が生じると、例えば徐々に明るさが変化するグラデーション画像の場合、特定の明るさの部分に帯が現れるなどの影響が出てしまう。

【0041】

そこで、本実施形態に係る撮像装置１００では、図９（ａ）に示すように、固体撮像素子１０１の配線１１０の両端は、固体撮像素子１０１側のパッド１６１，１６３にそれぞれ接続され、さらにボンディングワイヤ１６５，１６６によって、パッケージ１０２側のリードピン１６２，１６４にそれぞれ接続されている。そして、図９（ｂ）に示すように、パッケージ１０２側のリードピン１６２とリードピン１６４との間には、パッケージ１０２内に設けられたＡｕ（金）またはＣｕ（銅）などの配線１６７によって接続されている。尚、パッケージ１０２は、セラミックや樹脂による積層型パッケージ（例えば８層など）で構成されるので、層間に配線１６７を形成することができる。
このようにして、本実施形態に係る撮像装置１００は、固体撮像素子１０１内部に形成された内部電源１０７から電源を供給する場合に、固体撮像素子１０１内の配線１１０と、パッケージ１０２側に設けた配線１６７とを並列に接続することにより、内部電源１０７から供給される電源の配線抵抗を小さくすることができる。これにより、配線抵抗による電圧降下が小さくなり、スミアの抑制や積分型ＡＤ変換器特有のサブレンジ接続段差などの問題を解消することができる。
［ＰＧＡ回路１５１への適用例］
上記の実施例では、内部電源１０７から列毎に設けられたＡＤ変換回路に電源を供給する場合について説明したが、ＡＤ変換回路である必要はなく、固体撮像素子１０１内の内部電源１０７から列毎に設けられたカラム回路１０５に内部配線によって電源を供給していた従来の回路全てに適用可能であり、配線抵抗を下げることができる。

【0042】

例えば図４で説明したＰＧＡ回路１５１に、固体撮像素子１０１内に設けられた内部電源１０７からバイアス電源やリファレンス電源（外部から供給されるものを除く）などを供給する場合でも同様に適用可能である。例えばバイアス電源を内部電源１０７から供給する場合、同じ行の画素に強烈な光が入射すると、配線抵抗が高いのでバイアス電源が振られてスミアが発生したり、バイアス電圧がずれることによって出力のレベルずれが生じるという問題が発生する。

【0043】

このような場合でもあっても、本実施形態に係る撮像装置１００では、図２に示したように、パッケージ１０２に配線１６７を設けて固体撮像素子１０１内の配線１１０と並列に接続することにより、内部電源１０７から供給される電源の配線抵抗を小さくすることができるので、ＰＧＡ回路１５１におけるスミアの発生などによる画質劣化を防止することができる。

【0044】

尚、上記の実施例では、ＰＧＡ回路１５１やＡＤＣ回路１５２の場合について説明したが、固体撮像素子１０１内に設けられた内部電源１０７から列毎に設けられた回路（カラム回路１０５や画素部１０２など）に電源を供給する場合でも同様に適用可能であり、内部電源１０７から供給される電源の配線抵抗を小さくすることができるという効果が得られる。

【0045】

以上、本発明に係る信号処理装置、撮像装置および電子機器について、各実施形態で例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。

【符号の説明】

【0046】

１００・・・撮像装置；１０１・・・固体撮像素子；１０２・・・パッケージ；１０３・・・画素部；１０４・・・垂直走査回路；１０５・・・カラム回路；１０６・・・水平出力回路；１０７・・・内部電源；１１０・・・配線；１５１・・・ＰＧＡ回路；１５２・・・ＡＤＣ回路；１６１，１６３・・・パッド；１６２，１６４・・・リードピン；１６５，１６６・・・ボンディングワイヤ；１６７・・・配線；１６８・・・外部ピン；１８０・・・サンプルホールド回路；１８１・・・コンパレータ；１８２・・・カウンタ；１８３・・・ＤＡ変換器；１８４・・・デコーダ；ｐ・・・画素；ＶＬＩＮＥ・・・垂直信号線；ＳＰＬ１，ＳＰＬ２・・・スイッチ；Ｃ１からＣ８，Ｃ１０，Ｃ１１・・・コンデンサ；Ｃ１２・・・可変コンデンサ；ＰＧＡ＿ＡＺ，ＡＤＣ＿ＡＺ・・・スイッチ；ＴＳＷ，ＳＰＬ１，ＳＰＬ２・・・スイッチ；ＳＷ１からＳＷ８、ＳＷ１１からＳＷ１８、ＳＷ２１・・・スイッチ；ＣＰ１・・・コンパレータ；ＯＰ１・・・オペアンプ；ＣＴＬ１・・・制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】