特許 6346207 ゲート駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6346207

(24)【登録日】2018年6月1日

(45)【発行日】2018年6月20日

(54)【発明の名称】ゲート駆動装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20180611BHJP

   H03K 17/56 20060101ALI20180611BHJP

【ＦＩ】

   H03K17/16 F

   H03K17/56 Z

【請求項の数】8

【全頁数】18

(21)【出願番号】特願2016-14404(P2016-14404)

(22)【出願日】2016年1月28日

(65)【公開番号】特開2017-135589(P2017-135589A)

(43)【公開日】2017年8月3日

【審査請求日】2017年11月24日

【早期審査対象出願】

(73)【特許権者】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】110000017

【氏名又は名称】特許業務法人アイテック国際特許事務所

(72)【発明者】

【氏名】宮崎 耕太郎

(72)【発明者】

【氏名】高宮 真

(72)【発明者】

【氏名】櫻井 貴康

【審査官】 齋藤 正貴

(56)【参考文献】

【文献】 特開２０１０−２８８４４４（ＪＰ，Ａ）

【文献】 特開平０４−２２７３２１（ＪＰ，Ａ）

【文献】 特開平０６−２２４７３１（ＪＰ，Ａ）

【文献】 特表平１１−５０９３９１（ＪＰ，Ａ）

【文献】 特開２０１３−０８５１２２（ＪＰ，Ａ）

【文献】 特開２０１２−２４４２２２（ＪＰ，Ａ）

【文献】 特開２０１０−０１１１３１（ＪＰ，Ａ）

【文献】 特開２００９−２９６３９０（ＪＰ，Ａ）

【文献】 特開平６−１７７７４０（ＪＰ，Ａ）

【文献】 特開平５−２６８０５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／１６

Ｈ０３Ｋ １７／５６

ＪＳＴＰｌｕｓ／ＪＭＥＤＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

第１の電源と接地との間に負荷と共に直列に接続されるパワートランジスタのゲートを駆動するゲート駆動装置であって、
第２の電源と前記パワートランジスタのゲートとの間に並列に接続されるｎ個のＰ型トランジスタを有するプルアップ回路と、
前記パワートランジスタのゲートと接地との間に並列に接続される少なくとも１つのＮ型トランジスタを有するプルダウン回路と、
を備えるゲート駆動装置において、
前記ｎ個のＰ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち上がり時間でｍ回に亘って変化させるために前記ｎ個のＰ型トランジスタの各ゲートに入力するｍ個の信号パターンであるゲート信号セットを調製する信号調製回路と、
前記立ち上がり時間でｍ回に亘って立ち上がるクロック信号と前記ゲート信号セットとを入力し、前記クロック信号に同期させて前記Ｎ型トランジスタのゲートに該ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記ゲート信号セットを前記信号パターン毎に順次前記ｎ個のＰ型トランジスタの各ゲートに出力する同期出力回路と、
前記パワートランジスタに流れるトランジスタ電流を検出する電流センサと、
前記負荷と前記パワートランジスタとの接続点の電圧を検出する電圧センサと、
を備え、
前記信号調製回路は、前記トランジスタ電流と前記接続点の電圧とを用いて前記立ち上がり時間における前記パワートランジスタの電力損失と前記立ち上がり時間における前記トランジスタ電流のオーバーシュート量とを演算し、前記電力損失と前記オーバーシュート量との積が所定量以下となるように前記ゲート信号セットを調製する、
ゲート駆動装置。

【請求項2】

請求項１記載のゲート駆動装置であって、
前記所定量は、前記電力損失と前記オーバーシュート量との積の最小値である、
ゲート駆動装置。

【請求項3】

請求項１または２記載のゲート駆動装置であって、
前記プルダウン回路は、
ｋ個のＮ型トランジスタ、を有し、
前記信号調製回路は、
前記パワートランジスタをオンするときには、前記ゲート信号セットを第１ゲート信号セットとして調製し、前記パワートランジスタをオフするときには、前記ｋ個のＮ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるために前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンである第２ゲート信号セットを調製し、
前記同期出力回路は、
前記パワートランジスタをオンするときには、前記クロック信号と前記第１ゲート信号セットとを入力し、前記クロック信号に同期させて前記ｋ個のＮ型トランジスタのゲートに各ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記第１ゲート信号セットを前記信号パターン毎に順次前記ｎ個のＰ型トランジスタの各ゲートに出力し、前記パワートランジスタをオフするときには、前記クロック信号と前記第２ゲート信号セットとを入力し、前記クロック信号に同期させて前記ｎ個のＰ型トランジスタのゲートに各ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記第２ゲート信号セットを前記信号パターン毎に順次前記ｋ個のＮ型トランジスタの各ゲートに出力する、
ゲート駆動装置。

【請求項4】

請求項３記載のゲート駆動装置であって、
前記パワートランジスタに流れるトランジスタ電流を検出する電流センサと、
前記負荷と前記パワートランジスタとの接続点の電圧を検出する電圧センサと、
を有し、
前記信号調製回路は、
前記トランジスタ電流と前記接続点の電圧とを用いて前記立ち下がり時間における前記パワートランジスタの電力損失と前記立ち下がり時間における前記接続点の電圧のオーバーシュート量とを演算し、前記電力損失と前記接続点の電圧のオーバーシュート量との積が第２所定量以下となるように前記第２ゲート信号セットを調製する、
ゲート駆動装置。

【請求項5】

請求項４記載のゲート駆動装置であって、
前記第２所定量は、前記電力損失と前記接続点の電圧のオーバーシュート量との積の最小値である、
ゲート駆動装置。

【請求項6】

請求項３ないし５のいずれか１つの請求項に記載のゲート駆動装置であって、
前記信号調製回路は、
前記ｎ個のＰ型トランジスタの各ゲートに入力するｍ個の信号パターン毎に、該信号パターンを示すＬビットのバイナリ信号をｎビットのサーモメータコードに変換して、前記ｍ個の信号パターン毎に変換されたサーモメータコードを前記第１ゲート信号セットとして調製する第１信号変換調製部と、
前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターン毎に、該信号パターンを示すＪビットのバイナリ信号をｋビットのサーモメータコードに変換して、前記ｍ個の信号パターン毎に変換されたサーモメータコードを前記第２ゲート信号セットとして調製する第２信号変換調製部と、
を有し、
前記ｎおよび前記Ｌは、次式（１）を満たし、
前記ｋおよび前記Ｊは、次式（２）を満たす、
ゲート駆動装置。
ｎ＝２L−１・・・（１）
ｋ＝２J−１・・・（２）

【請求項7】

請求項１ないし６のいずれか１つの請求項に記載のゲート駆動装置であって、
前記ｍは、４以上の整数である、
ゲート駆動装置。

【請求項8】

第１の電源と接地との間に負荷と共に直列に接続されるパワートランジスタのゲートを駆動するゲート駆動装置であって、
第２の電源と前記パワートランジスタのゲートとの間に並列に接続される少なくとも１つのＰ型トランジスタを有するプルアップ回路と、
前記パワートランジスタのゲートと接地との間に並列に接続されるｋ個のＮ型トランジスタを有するプルダウン回路と、
を備えるゲート駆動装置において、
前記ｋ個のＮ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるために前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンであるゲート信号セットを調製する信号調製回路と、
前記立ち下がり時間でｍ回に亘って立ち上がるクロック信号と前記ゲート信号セットとを入力し、前記クロック信号に同期させて前記Ｐ型トランジスタのゲートに該ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記ゲート信号セットを前記信号パターン毎に順次前記ｋ個のＮ型トランジスタの各ゲートに出力する同期出力回路と、
前記パワートランジスタに流れるトランジスタ電流を検出する電流センサと、
前記負荷と前記パワートランジスタとの接続点の電圧を検出する電圧センサと、
を備え、
前記信号調製回路は、
前記トランジスタ電流と前記接続点の電圧とを用いて前記立ち下がり時間における前記パワートランジスタの電力損失と前記立ち下がり時間における前記接続点の電圧のオーバーシュート量とを演算し、前記電力損失と前記接続点の電圧のオーバーシュート量との積が所定量以下となるように前記ゲート信号セットを調製する、
ゲート駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲート駆動装置に関し、詳しくは、第１の電源と接地との間に負荷と共に直列に接続されるパワートランジスタのゲートを駆動するゲート駆動装置に関する。

【背景技術】

【0002】

従来、この種のゲート駆動装置としては、電源と接地との間に直列に接続された２つのＩＧＢＴ（Insulated Gate Bipolar Transistor)の各々のゲートを駆動するものが提案されている（例えば、非特許文献１参照）。このゲート駆動装置では、ＩＧＢＴのゲートに接続された抵抗値の異なる９つのセグメントを有しており、ＩＧＢＴのゲートが立ち上がるタイミングではゲートの抵抗値が小さくなり、ＩＧＢＴに電流が流れ始めてコレクタ−エミッタ電圧が下がり始めたタイミングでゲートの抵抗値が大きくなり、コレクタ−エミッタ電圧が十分に下がったときにゲートの抵抗値が小さくなるように、セグメントを切り替える。これにより、ＩＧＢＴに電流が流れ始めたときにおけるゲート電圧の時間変化を小さくすることができ、ＩＧＢＴに流れる電流のオーバーシュートの抑制とＩＧＢＴの電力損失の抑制との両立を図っている。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】A.Shorten、外１名、"A Segmented Gate Driver IC for the Reduction of IGBT Collector Current Over-Shoot at Turn-on"、２０１３年５月２６日、Proceedings of The 25th International Symposium on Power Semiconductor Devices & ICs, p.73-76

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述のゲート駆動装置では、ゲートに接続されているセグメントを切り替えるタイミングは、ＩＧＢＴのゲートが立ち上がるタイミングとＩＧＢＴのコレクタ−エミッタ電圧が下がり始めたタイミングと、コレクタ−エミッタ電圧が十分に下がったタイミングとの３つのタイミングのみである。そのため、ＩＧＢＴをオンする際に、ＩＧＢＴに流れる電流のオーバーシュートや電力損失を十分に抑制できず、損失を低減できない場合がある。また、ＩＧＢＴをオフする際のコレクタ−エミッタ間電圧のオーバーシュートには対処することができず、損失を低減できない場合がある。したがって、こうしたスイッチングの損失の低減が望まれている。

【0005】

本発明のゲート駆動装置は、パワートランジスタのスイッチング損失を抑制することを主目的とする。

【課題を解決するための手段】

【0006】

本発明のゲート駆動装置は、上述の主目的を達成するために以下の手段を採った。

【0007】

本発明の第１のゲート駆動装置は、
第１の電源と接地との間に負荷と共に直列に接続されるパワートランジスタのゲートを駆動するゲート駆動装置であって、
第２の電源と前記パワートランジスタのゲートとの間に並列に接続されるｎ個のＰ型トランジスタを有するプルアップ回路と、
前記パワートランジスタのゲートと接地との間に並列に接続されるＮ型トランジスタを有するプルダウン回路と、
を備えるゲート駆動装置において、
前記ｎ個のＰ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち上がり時間でｍ回に亘って変化させるために前記ｎ個のＰ型トランジスタの各ゲートに入力するｍ個の信号パターンであるゲート信号セットを調製する信号調製回路と、
前記立ち上がり時間でｍ回に亘って立ち上がるクロック信号と前記ゲート信号セットとを入力し、前記クロック信号に同期させて前記Ｎ型トランジスタのゲートに該ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記ゲート信号セットを前記信号パターン毎に順次前記ｎ個のＰ型トランジスタの各ゲートに出力する同期出力回路と、
を備えることを要旨とする。

【0008】

この本発明の第１のゲート駆動装置では、信号調製回路は、ｎ個のＰ型トランジスタのオンオフの状態をパワートランジスタのゲート電圧の立ち上がり時間でｍ回に亘って変化させるためにｎ個のＰ型トランジスタの各ゲートに入力するｍ個の信号パターンであるゲート信号セットを調製する。調製されたゲート信号セットは、立ち上がり時間でｍ回に亘って立ち上がるクロック信号と共に同期出力回路に入力され、同期出力回路は、クロック信号に同期させてＮ型トランジスタのゲートにゲートをオフするオフ信号を出力すると共にクロック信号に同期させてゲート信号セットを信号パターン毎に順次ｎ個のＰ型トランジスタの各ゲートに出力する。オフ信号をゲートに入力されたＮ型トランジスタは、クロック信号に同期してオフし、ゲート信号セットをゲートに入力されたｎ個のＰ型トランジスタは、クロック信号に同期して信号パターンに応じて順次オンオフする。これにより、パワートランジスタのゲート電圧を立ち上がり時間でｍ回に亘って変化させながら立ち上げることができる。ゲート電圧の変化は、クロック信号の周波数やゲート信号セットの信号パターンを変更することで変更できるから、より細やかにゲート電圧を変化させることができ、より適正なゲート波形でパワートランジスタをオンすることができる。このとき、信号調製回路で、パワートランジスタの電力損失が所定損失以下となり、かつ、立ち上がり時間におけるトランジスタ電流のオーバーシュート量が所定量以下となるように、ゲート信号セットを調製することにより、パワートランジスタをオンするときのスイッチング損失を抑制できる。

【0009】

こうした本発明の第１のゲート駆動装置において、前記パワートランジスタに流れるトランジスタ電流を検出する電流センサと、前記負荷と前記パワートランジスタとの接続点の電圧を検出する電圧センサと、を有し、前記トランジスタ電流と前記接続点の電圧とを用いて前記立ち上がり時間における前記パワートランジスタの電力損失と前記立ち上がり時間における前記トランジスタ電流のオーバーシュート量とを演算し、前記電力損失と前記オーバーシュート量との積が所定量以下となるように前記ゲート信号セットを調製してもよい。こうすれば、より適正に、パワートランジスタの電力損失の抑制とトランジスタ電流のオーバーシュート量の抑制とを両立させることができる。この場合において、前記所定量は、前記電力損失と前記オーバーシュート量との積の最小値としてもよい。

【0010】

また、本発明の第１のゲート駆動装置において、前記プルダウン回路は、ｋ個のＮ型トランジスタ、を有し、前記信号調製回路は、前記パワートランジスタをオンするときには、前記ゲート信号セットを第１ゲート信号セットとして調製し、前記パワートランジスタをオフするときには、前記ｋ個のＮ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるために前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンである第２ゲート信号セットを調製し、前記同期出力回路は、前記パワートランジスタをオンするときには、前記クロック信号と前記第１ゲート信号セットとを入力し、前記クロック信号に同期させて前記ｋ個のＮ型トランジスタのゲートに各ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記第１ゲート信号セットを前記信号パターン毎に順次前記ｎ個のＰ型トランジスタの各ゲートに出力し、前記パワートランジスタをオフするときには、前記クロック信号と前記第２ゲート信号セットとを入力し、前記クロック信号に同期させて前記ｎ個のＰ型トランジスタのゲートに各ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記第２ゲート信号セットを前記信号パターン毎に順次前記ｋ個のＮ型トランジスタの各ゲートに出力する、ものとしてもよい。信号調製回路は、パワートランジスタをオンするときには、ゲート信号セットを第１ゲート信号セットとして調製する。調製された第１ゲート信号セットは、立ち上がり時間でｍ回に亘って立ち上がるクロック信号と共に同期出力回路に入力され、同期出力回路は、クロック信号に同期させてｋ個のＮ型トランジスタのゲートに各ゲートをオフするオフ信号を出力すると共にクロック信号に同期させて第１ゲート信号セットを信号パターン毎に順次ｎ個のＰ型トランジスタの各ゲートに出力する。オフ信号をゲートに入力されたｋ個のＮ型トランジスタは、クロック信号に同期してオフし、第１ゲート信号セットをゲートに入力されたｎ個のＰ型トランジスタは、クロック信号に同期して信号パターンに応じて順次オンオフする。これにより、パワートランジスタのゲート電圧を立ち上がり時間でｍ回に亘って変化させながら立ち上げることができる。信号調製回路は、パワートランジスタをオフするときには、ｋ個のＮ型トランジスタのオンオフの状態をパワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるためにｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンである第２ゲート信号セットを調製する。調製された第２ゲート信号セットは、クロック信号と共に同期出力回路に入力され、同期出力回路は、クロック信号に同期させてｎ個のＰ型トランジスタのゲートに各ゲートをオフするオフ信号を出力すると共にクロック信号に同期させて第２ゲート信号セットを信号パターン毎に順次ｋ個のＮ型トランジスタの各ゲートに出力する。オフ信号をゲートに入力されたｎ個のＰ型トランジスタは、クロック信号に同期してオフし、第２ゲート信号セットをゲートに入力されたｋ個のＮ型トランジスタは、クロック信号に同期して信号パターンに応じて順次オンオフする。これにより、パワートランジスタのゲート電圧をｍ回に亘って変化させながら立ち下げることができる。ゲート電圧の変化は、クロック信号の周波数や第１ゲート信号セットの信号パターンや第２ゲート信号セットの信号パターンを変更することで変更できるから、より細やかにゲート電圧を変化させることができ、より適正なゲート波形でパワートランジスタをスイッチングさせることができる。このとき、信号調製回路で、パワートランジスタの電力損失が所定損失以下となり、かつ、立ち上がり時間におけるトランジスタ電流のオーバーシュート量が所定量以下となるように、第１ゲート信号セットを調製したり、パワートランジスタの電力損失と立ち下がり時間における接続点の電圧のオーバーシュート量とを演算し、電力損失と接続点の電圧のオーバーシュート量との積が第２所定量以下となるように第２ゲート信号セットを調製することにより、パワートランジスタのスイッチング損失を抑制できる。

【0011】

プルダウン回路がｋ個のＮ型トランジスタ、を有する態様の本発明の第１のゲート駆動装置において、前記パワートランジスタに流れるトランジスタ電流を検出する電流センサと、前記負荷と前記パワートランジスタとの接続点の電圧を検出する電圧センサと、を有し、前記信号調製回路は、前記トランジスタ電流と前記接続点の電圧とを用いて前記立ち下がり時間における前記パワートランジスタの電力損失と前記立ち下がり時間における前記接続点の電圧のオーバーシュート量とを演算し、前記電力損失と前記接続点の電圧のオーバーシュート量との積が第２所定量以下となるように前記第２ゲート信号セットを調製してもよい。こうすれば、より適正に、パワートランジスタの電力損失の抑制と接続点の電圧のオーバーシュート量の抑制とを両立させることができる。この場合において、前記第２所定量は、前記電力損失と前記接続点の電圧のオーバーシュート量との積の最小値としてもよい。

【0012】

プルダウン回路がｋ個のＮ型トランジスタ、を有する態様の本発明の第１のゲート駆動装置において、前記信号調製回路は、前記ｎ個のＰ型トランジスタの各ゲートに入力するｍ個の信号パターン毎に、該信号パターンを示すＬビットのバイナリ信号をｎビットのサーモメータコードに変換して、前記ｍ個の信号パターン毎に変換されたサーモメータコードを前記第１ゲート信号セットとして調製する第１信号変換調製部と、前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターン毎に、該信号パターンを示すＪビットのバイナリ信号をｋビットのサーモメータコードに変換して、前記ｍ個の信号パターン毎に変換されたサーモメータコードを前記第２ゲート信号セットとして調製する第２信号変換調製部と、を有し、前記ｎおよび前記Ｌは、次式（１）を満たし、前記ｋおよび前記Ｊは、次式（２）を満たす、ものとしてもよい。サーモメータコードを第１ゲート信号セット，第２ゲート信号セットとして調製するから、パワートランジスタのゲート電圧を立ち上げたり立ち下げたりする際のグリッチの発生を抑制することができる。

【0013】

ｎ＝２^L−１・・・（１）
ｋ＝２^J−１・・・（２）

【0014】

プルダウン回路がｋ個のＮ型トランジスタ、を有する態様の本発明の第１のゲート駆動装置において、前記ｍは、４以上の整数としてもよく、好ましくは、６以上の整数、例えば、９などとするのがよい。こうすれば、より細やかにゲート電圧を変化させて、より適正なゲート波形でパワートランジスタをスイッチングさせることができる。

【0015】

本発明の第２のゲート駆動装置は、
第１の電源と接地との間に負荷と共に直列に接続されるパワートランジスタのゲートを駆動するゲート駆動装置であって、
第２の電源と前記パワートランジスタのゲートとの間に並列に接続される少なくとも１つのＰ型トランジスタを有するプルアップ回路と、
前記パワートランジスタのゲートと接地との間に並列に接続されるｋ個のＮ型トランジスタを有するプルダウン回路と、
を備えるゲート駆動装置において、
前記ｋ個のＮ型トランジスタのオンオフの状態を前記パワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるために前記ｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンであるゲート信号セットを調製する信号調製回路と、
前記立ち下がり時間でｍ回に亘って立ち上がるクロック信号と前記ゲート信号セットとを入力し、前記クロック信号に同期させて前記Ｐ型トランジスタのゲートに該ゲートをオフする信号を出力すると共に前記クロック信号に同期させて前記ゲート信号セットを前記信号パターン毎に順次前記ｋ個のＮ型トランジスタの各ゲートに出力する同期出力回路と、
を備えることを要旨とする。

【0016】

この本発明の第２のゲート駆動装置では、信号調製回路は、ｋ個のＮ型トランジスタのオンオフの状態をパワートランジスタのゲート電圧の立ち下がり時間でｍ回に亘って変化させるためにｋ個のＮ型トランジスタの各ゲートに入力するｍ個の信号パターンである第２ゲート信号セットを調製する。調製されたゲート信号セットは、立ち下がり時間でｍ回に亘って立ち上がるクロック信号と共に同期出力回路に入力され、同期出力回路は、クロック信号に同期させてｎ個のＰ型トランジスタのゲートに各ゲートをオフするオフ信号を出力すると共にクロック信号に同期させてゲート信号セットを信号パターン毎に順次ｋ個のＮ型トランジスタの各ゲートに出力する。オフ信号をゲートに入力されたｎ個のＰ型トランジスタは、クロック信号に同期してオフし、ゲート信号セットをゲートに入力されたｋ個のＮ型トランジスタは、クロック信号に同期して信号パターンに応じて順次オンオフする。これにより、パワートランジスタのゲート電圧を立ち下がり時間でｍ回に亘って変化させながら立ち下げることができる。ゲート電圧の変化は、クロック信号の周波数やゲート信号セットの信号パターンを変更することで変更できるから、より細やかにゲート電圧を変化させることができ、より適正なゲート波形でパワートランジスタをオフすることができる。このとき、信号調製回路で、パワートランジスタの電力損失が所定損失以下となり、かつ、立ち下がり時間における負荷とパワートランジスタとの接続点の電圧のオーバーシュート量が所定量以下となるように、ゲート信号セットを調製することにより、パワートランジスタをオフするときのスイッチング損失を抑制できる。

【図面の簡単な説明】

【0017】

【図1】本発明の一実施例としてのゲート駆動装置２０の構成の概略を示す構成図である。

【図2】デコーダ３８の構成の一例を示す回路図である。

【図3】クロック信号ＣＫと、バイナリ信号ＢＰＭＯＳと、ゲート信号ＮＰＭＯＳと、オンするＰＭＯＳトランジスタの個数ＮＰＭＯＳと、ＩＧＢＴのゲート電圧Ｖｇと、の時間変化の一例を示すタイミングチャートである。

【図4】予め記憶しているバイナリ信号ＢＰＭＯのセットをゲート信号生成部３４に出力したときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｐｏｎの時間変化の一例を示す説明図である。

【図5】ＩＧＢＴ１２がオンするときの電流Ｉｃと、負荷１０に流れる負荷電流ＩＬと，電圧Ｖｃの時間変化の一例を示す説明図である。

【図6】評価関数ｆｐｏｂｊがより小さいバイナリ信号ＢＰＭＯＳを探索している様子を模式的に示す説明図である。

【図7】評価関数ｆｐｏｂｊが最小値となるようバイナリ信号ＢＰＭＯＳのセットを入力したときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｐｏｎの時間変化の一例を示す説明図である。

【図8】ＩＧＢＴ１２をオフする際のクロック信号ＣＫと、バイナリ信号ＢＮＭＯＳと、ゲート信号ＮＮＭＯＳと、オンするＮＭＯＳトランジスタの個数Ｎｎｏｎと、ＩＧＢＴのゲート電圧Ｖｇと、の時間変化の一例を示すタイミングチャートである。

【図9】予め記憶しているバイナリ信号ＢＮＭＯＳのセットをゲート信号生成部３４に出力したときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｎｏｎの時間変化の一例を示す。

【図10】ＩＧＢＴ１２がオフするときの電流Ｉｃと、負荷１０に流れる負荷電流ＩＬと，電圧Ｖｃの時間変化の一例を示す説明図である。

【図11】評価関数ｆｎｏｂｊがより小さいバイナリ信号ＢＮＭＯＳのパターンを探索している様子を模式的に示す説明図である。

【図12】低損失バイナリ信号パターンＮｌｏｗをバイナリ信号ＢＮＭＯＳのパターンとしたときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｎｏｎの時間変化の一例を示す。

【発明を実施するための形態】

【0018】

次に、本発明を実施するための形態を実施例を用いて説明する。

【実施例】

【0019】

図１は、本発明の一実施例としてのゲート駆動装置２０の構成の概略を示す構成図である。ゲート駆動装置２０は、電源ＶＤＣと接地との間に負荷１０と共に直列に接続される絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor，以下「ＩＧＢＴ」という)１２のゲートＧを駆動する装置として構成されている。ゲート駆動装置２０は、プルアップ回路２２と、プルダウン回路２４と、信号調製回路３０と、同期出力回路４２，４４と、ＩＧＢＴ１２のコレクタ−エミッタ間の電流Ｉｃを検出する電流センサ７０と、ＩＧＢＴ１２のコレクタ−エミッタ（接地）間の電圧Ｖｃを検出する電圧センサ７２と、を備えている。なお、負荷１０は、リアクトルＬと、炭化ケイ素（ＳｉＣ）により形成されリアクトルＬに並列に接続されダイオードＤ１と、を備えている。負荷１０と接地との間には、ダイオードＤ２がＩＧＢＴ１２に対して並列に接続されている。

【0020】

プルアップ回路２２は、電源ＶＤＲＩＶＥとＩＧＢＴ１２のゲートＧとの間に並列に接続されるＰチャネル金属酸化膜半導体（P-Channel Metal-Oxide Semiconductor、以下「ＰＭＯＳ」という）トランジスタＰ１〜Ｐ６３を備えている。実施例では、電源ＶＤＲＩＶＥには、１０Ｖから１８Ｖの電圧、好ましくは、１５Ｖの電圧が供給されている。

【0021】

プルダウン回路２４は、ＩＧＢＴ１２のゲートＧと接地との間に並列に接続されるＮチャネル金属酸化膜半導体（N-Channel Metal-Oxide Semiconductor、以下「ＮＭＯＳ」という）トランジスタＮ１〜Ｎ６３を備えている。

【0022】

信号調製回路３０は、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタを特定するための６ビットのバイナリ信号ＢＰＭＯＳとＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタを特定するための６ビットのバイナリ信号ＢＮＭＯＳとを生成するバイナリ信号生成部３２と、バイナリ信号ＢＰＭＯＳで特定されたトランジスタがオンするようにＰＭＯＳトランジスタＰ１〜Ｐ６３の各ゲートに出力するための６３ビットのゲート信号ＮＰＭＯＳを生成すると共にバイナリ信号ＢＮＭＯＳで特定されたトランジスタがオンするようにＮＭＯＳトランジスタＮ１〜Ｎ６３の各ゲートに出力するための６３ビットのゲート信号ＮＰＭＯＳを生成するゲート信号生成部３４と、を備えている。

【0023】

バイナリ信号生成部３２は、クロック信号ＣＫが入力されており、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数を予め定められた回数に亘って変化させるためにクロック信号ＣＫの周期で変化するバイナリ信号ＢＰＭＯＳ，ＢＮＭＯＳ信号を１セットとしてゲート信号生成部３４に出力している。なお、バイナリ信号生成部３２には、電源として電源ＶＤＲＩＶＥより低い電圧Ｖ（例えば、５Ｖなど）が供給されており、例えば５Ｖなどが供給されている。したがって、バイナリ信号ＢＰＭＯＳ，ＢＮＭＯＳの振幅は５Ｖ程度になっている。

【0024】

ゲート信号生成部３４は、バイナリ信号ＢＰＭＯＳ，ＢＮＭＯＳおよびクロック信号ＣＫの振幅を電源電圧ＶＤＲＩＶまで大きくするレベルシフタ３６と、レベルシフタ３６からのバイナリ信号ＢＰＭＯＳをサーモメータコードに変換（デコード）してゲート信号ＮＰＭＯＳとして出力するデコーダ３８と、レベルシフタ３６からのバイナリ信号ＢＮＭＯＳをサーモメータコードに変換（デコード）してゲート信号ＮＮＭＯＳとして出力するデコーダ３９と、を備えている。

【0025】

図２は、デコーダ３８の構成の一例を示す回路図である。デコーダ３８は、６ビットのバイナリ信号を６３ビットのサーモ−メータコードに変換するよう構成されており、図示するように、６ビットのバイナリ信号ＢＰＭＯＳの各ビット（図中ＢＸ１〜ＢＸ６）がそのままもしくは反転して入力される６３個のＡＮＤ回路Ａ１〜Ａ６３と、６２個のＯＲ回路ＯＲ１〜ＯＲ６２と、を備える。ＯＲ回路ＯＲ１〜ＯＲ６１には、対応するＡＮＤ回路Ａ１〜Ａ６１の出力と対応する隣のＯＲ回路ＯＲ２〜ＯＲ６２の出力ＮＸ２〜ＮＸ６３がそれぞれ入力されている。ＯＲ回路ＯＲ６２には、ＡＮＤ回路Ａ６２，Ａ６３の出力が入力されている。デコーダ３８は、ＯＲ回路ＯＲ１〜ＯＲ６２の出力ＮＸ１〜ＮＸ６２とＡＮＤ回路Ａ６３の出力ＮＸ６３を、ゲート信号ＮＰＭＯＳとして出力する。こうした構成により、ゲート信号ＮＰＭＯＳは、サーモメータコード（例えば、図示するようにＮＸ１，ＮＸ２が値１でＮＸ３〜ＮＸ６３が全て値０となる出力）として生成される。デコーダ３９は、デコーダ３８と同様の構成であり、出力ＮＸ１〜ＮＸ６３をゲート信号ＮＮＭＯＳとして出力する。こうした構成により、ゲート信号ＮＮＭＯＳは、サーモメータコードとして生成される。

【0026】

同期出力回路４２は、６３ビットのゲート信号ＮＰＭＯＳとクロック信号ＣＫとを入力しクロック信号ＣＫに同期した信号を出力するフリップフロップ５０と、フリップフロップ５０からの信号を増幅してＰＭＯＳトランジスタＰ１〜Ｐ６３の各ゲートにクロック信号ＣＫと同期する６３ビットのゲート信号ＧＰＭＯＳを出力するプレドライバ５２と、を備えている。プレドライバ５２は、電源ＶＤＲＩＶＥと、電源ＶＤＩＶＥより電圧Ｖｄ（例えば、１．２Ｖから５Ｖ、実施例では１．８Ｖ）だけ低い電圧が供給される電源ＶＰＤ＿ＰＭＯＳと、の間に接続されている。これは、ＰＭＯＳトランジスタＰ１〜Ｐ６３の全てがオンしたときにプルアップ回路２２に流れる電流が大きくなりすぎないよう調整するためである。こうして出力されるゲート信号ＧＰＭＯＳは、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちバイナリ信号ＢＰＭＯＳで特定されたトランジスタをオンしその他のトランジスタをオフする信号パターンとして生成されている。

【0027】

同期出力回路４４は、同期出力回路４２と同様の構成であり、ゲート信号ＮＮＭＯＳとクロック信号ＣＫとが入力されるフリップフロップ５４と、フリップフロップ５４からの信号を増幅してＮＭＯＳトランジスタＮ１〜Ｎ６３の各ゲートにクロック信号ＣＫと同期する６３ビットのゲート信号ＧＮＭＯＳを出力するプレドライバ５６と、を備えている。プレドライバ５６は、電圧Ｖｄが供給される電源ＶＰＤ＿ＮＭＯＳと接地との間に接続されており、ＮＭＯＳトランジスタＮ１〜Ｎ６３の全てがオンしたときにプルダウン回路２４に流れる電流が大きくなりすぎないように調整している。こうして出力されるゲート信号ＧＮＭＯＳは、ＮＭＯＳトランジスタＮ１〜Ｎ６３のうちバイナリ信号ＢＮＭＯＳで特定されたトランジスタをオンしその他のトランジスタをオフする信号パターンとして生成されている。

【0028】

こうして構成されたゲート駆動装置２０では、プルアップ回路２２のＰＭＯＳトランジスタＰ１〜Ｐ６３は、６３ビットのゲート信号ＧＰＭＯＳで個別にオンまたはオフにされる。プルアップ回路２２は、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数に応じたゲート電流をＩＧＢＴ１２のゲートに供給する。プルダウン回路２４のＮＭＯＳトランジスタＮ１〜Ｎ６３は、６３ビットのゲート信号ＧＮＭＯＳで個別にオンまたはオフされる。プルダウン回路２４は、ＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタの個数に応じたゲート電流をＩＧＢＴ１２のゲートに供給する。したがって、プルダウン回路２４のＮＭＯＳトランジスタＮ１〜Ｎ６３全てがオフとなりプルアップ回路２２のＰＭＯＳトランジスタＰ１〜Ｐ６３の少なくとも１つがオンとなるように調製したバイナリ信号ＢＰＮＭＯＳ，ＢＮＭＯＳをゲート信号生成部３４に入力することにより、プルアップ回路２２でＩＧＢＴ１２のゲート電圧を引き上げて（プルアップして）、ＩＧＢＴ１２をオンすることができる。プルアップ回路２２のＰＭＯＳトランジスタＰ１〜Ｐ６３全てがオフとなりプルダウン回路２４のＮＭＯＳトランジスタＮ１〜Ｎ６３の少なくとも１つオンとなるように調製したバイナリ信号ＢＰＮＭＯＳ，ＢＮＭＯＳをゲート信号生成部３４に入力することにより、プルダウン回路２４でＩＧＢＴ１２のゲート電圧を引き下げて（プルダウンして）、ＩＧＢＴ１２のオフすることができる。

【0029】

次に、こうして構成されたゲート駆動装置２０の動作、特に、ＩＧＢＴ１２をスイッチングする際の動作について説明する。最初に、ＩＧＢＴ１２をオンする際の動作について説明し、次に、ＩＧＢＴ１２をオフする際の動作について説明する。図３は、ＩＧＢＴ１２をオンする際のクロック信号ＣＫと、バイナリ信号ＢＰＭＯＳと、ゲート信号ＮＰＭＯＳと、オンするＰＭＯＳトランジスタの個数Ｎｐｏｎと、ＩＧＢＴのゲート電圧Ｖｇと、の時間変化の一例を示すタイミングチャートである。ここでは、説明のため、クロック信号ＣＫは、ＩＧＢＴ１２の立ち上がる時間として予め定めた立ち上がり時間Ｔｒで４回立ち上がる周波数、例えば、２０ＭＨｚ，２５ＭＨｚ，３０ＭＨｚの信号としているが、時間Ｔｒで６回以上立ち上る周波数でもよく、９回立ち上がる周波数とするのが好ましい。立ち上がり時間Ｔｒは、ＩＧＢＴ１２の特性に基づいて、ゲート電圧Ｖｇを立ち上げ始めてから電流Ｉｃが負荷１０に流れる負荷電流ＩＬに落ち着くまでの時間として予め定められたものでよく、例えば、時間ｔ１〜ｔ５の時間としてもよい。ここで、バイナリ信号生成部３２から出力されるバイナリ信号ＢＰＭＯＳは、立ち上がり時間Ｔｒの間に、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数を６３個，２０個，４０個，６３個と示すように４回に亘って信号のパターンが変化するものとしている。なお、ＩＧＢＴ１２をオンする際には、バイナリ信号ＢＮＭＯＳは、ＮＭＯＳトランジスタＮ１〜Ｎ６３が全てオフとなるように調製されている。

【0030】

ゲート信号生成部３４にバイナリ信号ＢＰＭＯＳが入力されると、ゲート信号生成部３４は、変化するバイナリ信号ＢＰＭＯＳを１回の変化毎に順次ゲート信号ＮＰＭＯＳに変換して同期出力回路４２に出力する。同期出力回路４２は、クロック信号ＣＫに同期させてゲート信号ＮＰＭＯＳを順次増幅してゲート信号ＧＰＭＯＳとして順次プルアップ回路２２のＰＭＯＳトランジスタＰ１〜Ｐ６３のゲートに出力し、ＰＭＯＳトランジスタＰ１〜Ｐ６３を個別にオンまたはオフにする。これにより、図３に示すように、オンするＰＭＯＳトランジスタＰ１〜Ｐ６３の個数Ｎｐｏｎは、クロック信号ＣＫに同期して６３個，２０個，４０個のパターンで変化し、ＩＧＢＴ１２のゲート電圧Ｖｇが立ち上がる。ＩＧＢＴ１２のゲート電圧Ｖｇの波形は、ＩＧＢＴ１２のゲート電圧Ｖｇが立ち上がる間にオンするＰＭＯＳトランジスタの個数の変化のパターンやクロック信号ＣＫの周波数を変更することにより変更できる。このように、実施例のゲート駆動装置２０では、バイナリ信号ＢＰＭＯＳやクロック信号ＣＫを変更することにより、ＩＧＢＴ１２をオンする際のゲート電圧Ｖｇの波形を細やかに制御することができる。

【0031】

ここで、ＰＭＯＳトランジスタＰ１〜Ｐ６３のオンオフの状態を立ち上がり時間Ｔｒで９回に亘って変化させる際のバイナリ信号ＢＰＭＯＳの生成について説明する。バイナリ信号生成部３２は、最初に、予め記憶しているバイナリ信号ＢＰＭＯＳのセットをゲート信号生成部３４に出力する。図４に、予め記憶しているバイナリ信号ＢＰＭＯＳのセットをゲート信号生成部３４に出力したときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｐｏｎの時間変化の一例を示す。バイナリ信号ＢＰＭＯＳは、立ち上がり時間ＴｒでＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数が３０個、５０個、２０個、２５個、６０個、１０個、３０個、５０個、６３個と変化するように立ち上がり時間Ｔｒで９回に亘って変化するように予め設定されている。バイナリ信号ＢＰＭＯＳを入力されたゲート信号生成部３４は、バイナリ信号ＢＰＭＯＳをゲート信号ＮＰＭＯＳに変換して同期出力回路４２に出力する。同期出力回路４２は、クロック信号ＣＫに同期して順次ＮＭＯＳ信号をＰＭＯＳトランジスタＰ１〜Ｐ６３の各ゲートに出力し、図示するように、立ち上がり時間Ｔｒで回に亘ってＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数Ｎｐｏｎを変化させる。これにより、ＩＧＢＴ１２のゲート電圧Ｖｇがバイナリ信号ＢＰＭＯＳのパターンに応じた波形で立ち上がる。

【0032】

バイナリ信号生成部３２は、バイナリ信号ＢＰＭＯＳのセットをゲート信号生成部３４に出力している間に電流センサ７０により検出された電流Ｉｃと電圧センサ７２により検出された電圧Ｖｃとに基づいて、電流Ｉｃのオーバーシュート量Ｉｎと、ＩＧＢＴ１２がオンするときの電力損失Ｅｌｏｓｓとを演算する。図５は、ＩＧＢＴ１２がオンするときの電流Ｉｃと、負荷１０に流れる負荷電流ＩＬと，電圧Ｖｃの時間変化の一例を示す説明図である。オーバーシュート量Ｉｎは、図示するように、電流Ｉｃの最大値から負荷１０に流れる負荷電流ＩＬを減じた値である。電力損失Ｅｌｏｓｓは、立ち上がり時間Ｔｒにおける電流Ｉｃと電圧Ｖｃとの積の時間積分値である。そして、オーバーシュート量Ｉｎと電力損失Ｅｌｏｓｓとを用いて次式（３）により評価関数ｆｐｏｂｊを演算する。式（３）中、「ａ」は、重み付け定数であり、実施例では、０．６に設定される。

【0033】

【数1】

【0034】

続いて、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数Ｎｐｏｎを変化させるパターンが変更されるようにバイナリ信号ＢＰＭＯＳを変更して、ゲート信号生成部３４に出力する。これにより、ＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数を変化させるパターンが変更され、ゲート電圧Ｖｇの波形が変化する。このとき、上述した評価関数ｆｐｏｂｊを演算し、先に演算した評価関数ｆｐｏｂｊと比較する。そして、評価関数ｆｐｏｂｊが小さいほうのバイナリ信号ＢＰＭＯＳのパターンを低損失バイナリ信号パターンＰｌｏｗとして記憶する。こうして、評価関数ｆｐｏｂｊがより小さいバイナリ信号ＢＰＭＯＳのパターンを探索する。図６は、評価関数ｆｐｏｂｊがより小さいバイナリ信号ＢＰＭＯＳのパターンを探索している様子を模式的に示す説明図である。図示するように、評価関数ｆｐｏｂｊの値は、探索を進める毎に点ＰＦ１から点ＰＦ２，点ＰＦ３と移動していく。そして、評価関数ｆｐｏｂｊが最小となったときに探索を終了し、そのときの低損失バイナリ信号パターンＰｌｏｗをバイナリ信号ＢＰＭＯＳのパターンとする。図７は、低損失バイナリ信号パターンＰｌｏｗをバイナリ信号ＢＰＭＯＳのパターンとしたときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｐｏｎの時間変化の一例を示す。バイナリ信号生成部３２は、こうして生成するパターンのバイナリ信号ＢＰＭＯＳを順次出力する。こうしてバイナリ信号ＢＰＭＯＳを生成することにより、ＩＧＢＴ１２の電力損失Ｅｌｏｓｓの抑制とオーバーシュート量Ｉｎの抑制とを両立させることができる。これにより、ＩＧＢＴ１２をオンする際のスイッチング損失の増加を抑制することができる。

【0035】

次に、ＩＧＢＴ１２をオフする際の動作について説明する。図８は、ＩＧＢＴ１２をオフする際のクロック信号ＣＫと、バイナリ信号ＢＮＭＯＳと、ゲート信号ＮＮＭＯＳと、オンするＮＭＯＳトランジスタの個数Ｎｎｏｎと、ＩＧＢＴのゲート電圧Ｖｇと、の時間変化の一例を示すタイミングチャートである。ここでは、説明のため、クロック信号ＣＫは、ＩＧＢＴ１２の立ち下がる時間として予め定めた立ち下がり時間Ｔｆで４回立ち上がる周波数、例えば、２０ＭＨｚ，２５ＭＨｚ，３０ＭＨｚの信号としているが、立ち下がり時間Ｔｆで５回以上立ち上る周波数でもよく、９回立ち上がる周波数とするのが好ましい。立ち上がり時間Ｔｆは、ＩＧＢＴ１２の特性に基づいて、ゲート電圧Ｖｇを立ち上げ始めてからＩＧＢＴ１２のコレクタ−エミッタ間の電圧Ｖｃ（ＩＧＢＴ１２と負荷１０との接続点の電圧）が落ち着くまでの時間として予め定められたものでよく、例えば、時間ｔ１〜ｔ５の時間としてもよい。ここで、バイナリ信号生成部３２から出力されるバイナリ信号ＢＮＭＯＳは、立ち下がり時間Ｔｆの間に、ＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタの個数を６３個，２０個，４０個，６３個と示すように４回に亘って信号のパターンが変化するものとしている。なお、ＩＧＢＴ１２をオフする際には、バイナリ信号ＢＮＭＯＳは、ＰＭＯＳトランジスタＰ１〜Ｐ６３が全てオフとなるように調製されている。なお、クロック信号ＣＫは、ＩＧＢＴ１２の立ち下がり時間Ｔｆでの立ち下がり回数に拘わらず、ＩＧＢＴ１２をオンする際に用いたものをそのまま用いてもよい。この場合、予め立ち下がり時間Ｔｆの間でクロック信号ＣＫが立ち上がる回数を記憶しておき、この回数で信号のパターンを変化させればよい

【0036】

ゲート信号生成部３４にバイナリ信号ＢＮＭＯＳが入力されると、ゲート信号生成部３４，同期出力回路４４は、ＩＧＢＴ１２をオンするときの動作と同様に、クロック信号ＣＫに同期させてゲート信号ＮＮＭＯＳを順次増幅してゲート信号ＧＮＭＯＳとして順次プルダウン回路２４のＮＭＯＳトランジスタＮ１〜Ｎ６３のゲートに出力し、ＮＭＯＳトランジスタＮ１〜Ｎ６３を個別にオンまたはオフにする。これにより、図８に示すように、オンするＮＭＯＳトランジスタＮ１〜Ｎ６３の個数Ｎｎｏｎは、クロック信号ＣＫに同期して６３個，２０個，４０個のパターンで変化し、ＩＧＢＴ１２のゲート電圧Ｖｇが立ち下がる。ＩＧＢＴ１２のゲート電圧Ｖｇの波形は、ＩＧＢＴ１２のゲート電圧Ｖｇが立ち下がる間にオンするＰＭＯＳトランジスタの個数の変化のパターンやクロック信号ＣＫの周波数を変更することにより変更できる。このように、実施例のゲート駆動装置２０では、バイナリ信号ＢＮＭＯＳやクロック信号ＣＫを変更することにより、ＩＧＢＴ１２をオンする際のゲート電圧Ｖｇの波形を細やかに制御することができる。

【0037】

ここで、ＮＭＯＳトランジスタＮ１〜Ｎ６３のオンオフの状態を立ち上がり時間Ｔｒで５回に亘って変化させる際のバイナリ信号ＢＮＭＯＳの生成について説明する。バイナリ信号生成部３２は、最初に、予め記憶しているバイナリ信号ＢＮＭＯＳのセットをゲート信号生成部３４に出力する。図９に、予め記憶しているバイナリ信号ＢＮＭＯＳのセットをゲート信号生成部３４に出力したときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｎｏｎの時間変化の一例を示す。バイナリ信号ＢＮＭＯＳは、立ち下がり時間ＴｒでＰＭＯＳトランジスタＰ１〜Ｐ６３のうちオンするトランジスタの個数が６３個、６３個、６３個、６３個、６３個と変化するように、立ち下がり時間Ｔｆで５回に亘って変化するように（６３個で一定となるように）予め設定されている。バイナリ信号ＢＮＭＯＳを入力されたゲート信号生成部３４は、バイナリ信号ＢＮＭＯＳをゲート信号ＮＮＭＯＳに変換して同期出力回路４４に出力する。同期出力回路４４は、クロック信号ＣＫに同期して順次ＮＮＯＳ信号をＮＭＯＳトランジスタＮ１〜Ｎ６３の各ゲートに出力し、図示するように、立ち下がり時間ＴｆでＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタの個数Ｎｐｏｎを変化させる（実施例では、個数Ｎｐｏｎを一定にしている）。これにより、ＩＧＢＴ１２のゲート電圧Ｖｇがバイナリ信号ＢＮＭＯＳのパターンに応じた波形で立ち上がる。

【0038】

バイナリ信号生成部３２は、バイナリ信号ＢＮＭＯＳのセットをゲート信号生成部３４に出力している間に電流センサ７０により検出された電流Ｉｃと電圧センサ７２により検出された電圧Ｖｃとに基づいて、電圧Ｖｃのオーバーシュート量Ｖｎと、ＩＧＢＴ１２がオフするときの電力損失Ｅ’ｌｏｓｓとを演算する。図１０は、ＩＧＢＴ１２がオフするときの電流Ｉｃと、負荷１０に流れる負荷電流ＩＬと，電圧Ｖｃの時間変化の一例を示す説明図である。オーバーシュート量ＩＶは、図示するように、電圧Ｖｃの最大値から電圧Ｖｃが落ち着いたときの値ＶＬを減じた値である。電力損失Ｅ’ｌｏｓｓは、立ち下がり時間Ｔｆにおける電流Ｉｃと電圧Ｖｃとの積の時間積分値である。そして、オーバーシュート量Ｖｎと電力損失Ｅ’ｌｏｓｓとを用いて次式（４）により評価関数ｆｎｏｂｊを演算する。式（４）中、V'nとE'lossは評価演算のために規格化した値であり、V'n=(Vn-Vn,min)/(Vn,max-Vn,min)、E'loss=(Eloss-Eloss,min)/(Eloss,max-Eloss,min)である。実施例ではVn,min=50、Vn,max=166、Eloss,min=0.003021、Eloss,max=0.0149に設定される。

【0039】

【数2】

【0040】

続いて、ＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタの個数Ｎｎｏｎを変化させるパターンが変更されるようにバイナリ信号ＢＮＭＯＳを変更して、ゲート信号生成部３４に出力する。これにより、ＮＭＯＳトランジスタＮ１〜Ｎ６３のうちオンするトランジスタの個数を変化させるパターンが変更され、ゲート電圧Ｖｇの波形が変化する。このとき、上述した評価関数ｆｎｏｂｊを演算し、先に演算した評価関数ｆｎｏｂｊと比較する。そして、上述した評価関数ｆｐｏｂｊの探索と同様な方法で、評価関数ｆｎｏｂｊを探索する。図１１は、評価関数ｆｎｏｂｊがより小さいバイナリ信号ＢＮＭＯＳのパターンを探索している様子を模式的に示す説明図である。なお、実線は、個数Ｎｏｎを一定値とした場合の評価関数ｆｎｏｂｊの変化を示している。評価関数ｆｎｏｂｊの値は、探索を進める毎に点ＮＦ１から点ＮＦ２，点ＮＦ３と移動していく。図１２は、低損失バイナリ信号パターンＮｌｏｗをバイナリ信号ＢＮＭＯＳのパターンとしたときのＩＧＢＴ１２のゲート電圧Ｖｇ，コレクタ−エミッタ間の電流Ｉｃ，ゲート電圧Ｖｇ，コレクタ−エミッタ間の電圧Ｖｃ，個数Ｎｎｏｎの時間変化の一例を示す。バイナリ信号生成部３２は、こうして生成するパターンのバイナリ信号ＢＮＭＯＳを順次出力する。こうしてバイナリ信号ＢＮＭＯＳを生成することにより、ＩＧＢＴ１２の電力損失Ｅ’ｌｏｓｓの抑制とオーバーシュート量Ｖｎの抑制とを両立させることができる。これにより、ＩＧＢＴ１２をオフする際のスイッチング損失の増加を抑制することができる。

【0041】

以上説明した実施例のゲート駆動装置２０では、ＩＧＢＴ１２をオンするときには、信号調製回路３０は、プルアップ回路２２のＰＭＯＳトランジスタＰ１〜Ｐ６３のオンオフ状態を立ち上がり時間Ｔｒで複数回に亘って変化させるためのゲート信号ＮＰＭＯＳを生成し、同期出力回路４２に入力する。生成したゲート信号ＮＰＭＯＳ信号とクロック信号ＣＫとを入力された同期出力回路４２は、クロック信号ＣＫに同期させてゲート信号ＮＰＭＯＳを順次増幅してＰＭＯＳトランジスタＰ１〜Ｐ６３の各ゲートに出力し、クロック信号ＣＫに同期してＰＭＯＳトランジスタＰ１〜Ｐ６３を順次オンオフする。そして、ＩＧＢＴ１２をオフするときには、信号調製回路３０は、プルダウン回路２４のＮＭＯＳトランジスタＮ１〜Ｎ６３のオンオフ状態を立ち下がり時間Ｔｆで複数回に亘って変化させるためのゲート信号ＮＮＭＯＳを生成し、同期出力回路４４に入力する。生成したゲート信号ＮＮＭＯＳ信号とクロック信号ＣＫとを入力された同期出力回路４４は、クロック信号ＣＫに同期させてゲート信号ＮＮＭＯＳを順次増幅してＮＭＯＳトランジスタＮ１〜Ｎ６３の各ゲートに出力し、クロック信号ＣＫに同期してＮＭＯＳトランジスタＮ１〜Ｎ６３を順次オンオフする。信号調製回路３０は、ＩＧＢＴ１２の電力損失と立ち上がり時間Ｔｒにおけるオーバーシュート量Ｉｎ，立ち下がり時間Ｔｆにオーバーシュート量Ｖｎが小さくなるように、ゲート信号ＮＰＭＯＳ，ＮＮＭＯＳを調製しているから、ＩＧＢＴ１２のスイッチング損失を抑制できる。

【0042】

実施例のゲート駆動装置２０では、バイナリ信号生成部３２は、評価関数ｆｐｏｂｊが最小となるようにバイナリ信号ＢＰＭＯＳを生成しているが、電力損失Ｅｌｏｓｓを所定損失以下とし、オーバーシュート量Ｉｎを所定量以下となるようにバイナリ信号ＢＰＭＯＳを生成してもよく、好ましくは、電力損失Ｅｌｏｓｓを最小値とし、オーバーシュート量Ｉｎを最小値となるようにバイナリ信号ＢＰＭＯＳを生成すればよい。

【0043】

実施例のゲート駆動装置２０では、バイナリ信号生成部３２は、評価関数ｆｎｏｂｊが最小となるようにバイナリ信号ＢＮＭＯＳを生成しているが、電力損失Ｅ’ｌｏｓｓを所定損失以下とし、オーバーシュート量Ｖｎを所定量以下となるようにバイナリ信号ＢＮＭＯＳを生成してもよく、好ましくは、電力損失Ｅ’ｌｏｓｓを最小値とし、オーバーシュート量Ｖｎを最小値となるようにバイナリ信号ＢＮＭＯＳを生成すればよい。

【0044】

実施例のゲート駆動装置２０では、バイナリ信号生成部３２で６ビットのバイナリ信号ＢＰＭＯＳを生成し、ゲート信号生成部３４で６ビットのバイナリ信号ＢＰＭＯＳを６３ビットのゲート信号ＮＰＭＯＳに変換しているが、バイナリ信号生成部３２で生成するバイナリ信号ＢＰＭＯＳは６ビットに限定されるものではなく、例えば、バイナリ信号ＢＰＭＯＳをＬビット（Ｌは、値１以上の整数）としてもよい。この場合、ゲート信号生成部３４は、Ｌビットのバイナリ信号ＢＰＭＯＳを（２^L−１）ビットのゲート信号ＮＰＭＯＳに変換して出力するよう構成すればよい。また、バイナリ信号ＢＰＭＯＳと同様に、バイナリ信号生成部３２で生成するバイナリ信号ＢＮＭＯＳは６ビットに限定されるものではなく、例えば、バイナリ信号ＢＮＭＯＳをＪビット（Ｊは、値１以上の整数）としてもよい。この場合、ゲート信号生成部３４は、Ｊビットのバイナリ信号ＢＮＭＯＳを（２^j−１）ビットのゲート信号ＮＮＭＯＳに変換して出力するよう構成すればよい。

【0045】

実施例のゲート駆動装置２０では、信号調製回路３０はバイナリ信号生成部３２を備えているが、バイナリ信号生成部３２を備えていないものとしてもよい。この場合、外部の信号生成器で生成されたバイナリ信号ＢＰＭＯＳ，ＢＮＭＯＳをレベルシフタ３６に入力すればよい。また、信号調製回路３０自体を備えていないものとしてもよい。この場合、外部の信号生成器で生成されゲート信号ＮＰＭＯＳ，ＮＮＭＯＳとクロック信号ＣＫとを同期出力回路４２，４４に入力すればよい。

【0046】

実施例のゲート駆動装置２０では、プルアップ回路２２は６３個のＰＭＯＳトランジスタＰ１〜Ｐ６３を備え、プルダウン回路２４は６３個のＮＭＯＳトランジスタＮ１〜Ｎ６３を備えるものとしたが、プルアップ回路２２，プルダウン回路２４のそれぞれが備えるＰＭＯＳトランジスタ，ＮＭＯＳトランジスタの個数は適宜変更してもよく、プルアップ回路２２のＰＭＯＳトランジスタの個数とプルダウン回路２４のＮＭＯＳトランジスタの個数とは互いに異なる個数としてもよい。この場合、バイナリ信号ＢＰＭＯＳ，ＢＮＭＯＳ，ゲート信号ＮＰＭＯＳ，ＮＮＭＯＳ，ＧＰＭＯＳ，ＧＮＭＯＳのビット数はプルアップ回路２２，プルダウン回路２４のそれぞれが備えるＰＭＯＳトランジスタ、ＮＳＭＯトランジスタの個数に応じて適宜設定すればよい。

【0047】

実施例のゲート駆動装置２０では、プルアップ回路２２は６３個のＰＭＯＳトランジスタＰ１〜Ｐ６３を備え、プルダウン回路２４は６３個のＮＭＯＳトランジスタＮ１〜Ｎ６３を備えるものとしている。プルダウン回路２４を１個のＮＭＯＳトランジスタを備えるものとして、ＩＧＢＴ１２をオフするときに、ゲート電圧Ｖｇの電圧波形を立ち下がり時間Ｔｆにおいて複数回変化させないものとしてもよいし、プルアップ回路２２を１個のＰＭＯＳトランジスタを備えるものとして、ＩＧＢＴ１２をオンするときに、ゲート電圧Ｖｇの電圧波形を立ち上がり時間Ｔｒにおいて複数回変化させないものとしてもよい。

【0048】

実施例では、ゲート駆動装置２０でＩＧＢＴ１２のゲートＧを駆動しているが、駆動する対象としてはＩＧＢＴ１２とは異なるパワートランジスタ、例えば、パワーＭＯＳＦＥＴなどとしても構わない。

【0049】

以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。

【産業上の利用可能性】

【0050】

本発明は、ゲート駆動装置の製造産業などに利用可能である。

【符号の説明】

【0051】

１０ 負荷、１２ 絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、２０ ゲート駆動装置、２２ プルアップ回路、２４ プルダウン回路、３０ 信号調製回路、３２ バイナリ信号生成部、３４ ゲート信号生成部、３６ レベルシフタ、３８，３９ デコーダ、４２，４４ 同期出力回路、５０，５４ フリップフロップ、５２，５６ プレドライバ、７０ 電流センサ、７２ 電圧センサ、Ａ１〜Ａ６３ ＡＮＤ回路、Ｄ１，Ｄ２ ダイオード、Ｇ ゲート、Ｌ リアクトル、Ｎ１〜Ｎ６３ Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ、ＯＲ１〜ＯＲ６２ ＯＲ回路、Ｐ１〜Ｐ６３ Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】