特許 6355666 物理的半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6355666

(24)【登録日】2018年6月22日

(45)【発行日】2018年7月11日

(54)【発明の名称】物理的半導体構造

(51)【国際特許分類】

   H01L 21/82 20060101AFI20180702BHJP

   H01L 21/822 20060101ALI20180702BHJP

   H01L 27/04 20060101ALI20180702BHJP

   H01L 21/8238 20060101ALI20180702BHJP

   H01L 27/092 20060101ALI20180702BHJP

【ＦＩ】

   H01L21/82 B

   H01L21/82 C

   H01L27/04 A

   H01L27/092 A

   H01L27/092 C

【請求項の数】7

【全頁数】13

(21)【出願番号】特願2016-46827(P2016-46827)

(22)【出願日】2016年3月10日

(62)【分割の表示】特願2014-93876(P2014-93876)の分割

【原出願日】2014年4月30日

(65)【公開番号】特開2016-106430(P2016-106430A)

(43)【公開日】2016年6月16日

【審査請求日】2016年3月10日

(31)【優先権主張番号】61/818,694

(32)【優先日】2013年5月2日

(33)【優先権主張国】US

(31)【優先権主張番号】14/015,924

(32)【優先日】2013年8月30日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

(74)【代理人】

【識別番号】100123434

【弁理士】

【氏名又は名称】田澤 英昭

(74)【代理人】

【識別番号】100101133

【弁理士】

【氏名又は名称】濱田 初音

(74)【代理人】

【識別番号】100199749

【弁理士】

【氏名又は名称】中島 成

(74)【代理人】

【識別番号】100188880

【弁理士】

【氏名又は名称】坂元 辰哉

(74)【代理人】

【識別番号】100197767

【弁理士】

【氏名又は名称】辻岡 将昭

(74)【代理人】

【識別番号】100201743

【弁理士】

【氏名又は名称】井上 和真

(72)【発明者】

【氏名】謝 尚志

(72)【発明者】

【氏名】莊 恵中

(72)【発明者】

【氏名】江 庭▲い▼

(72)【発明者】

【氏名】陳 俊甫

(72)【発明者】

【氏名】曾 祥仁

【審査官】 高橋 宣博

(56)【参考文献】

【文献】 特開平０７−１３０９５１（ＪＰ，Ａ）

【文献】 特開２０１１−１９２７４４（ＪＰ，Ａ）

【文献】 特開２００１−１２７１６９（ＪＰ，Ａ）

【文献】 特開平０９−２８９２５１（ＪＰ，Ａ）

【文献】 国際公開第２００５／０３６６５１（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０９２

(57)【特許請求の範囲】

【請求項1】

第一アクティブ領域構造であって、前記第一アクティブ領域構造の第一部分はフィン構造を有する、第一アクティブ領域構造と、
前記第一アクティブ領域構造を囲む分離構造と、
前記第一アクティブ領域構造上の第一ポリシリコン構造と、
前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造であって、この第一金属構造は、前記第一ポリシリコン構造の第一側の第一部分、および、前記第一ポリシリコン構造の第一側と反対側の前記第一ポリシリコン構造の第二側の第二部分を含む第一金属構造と、
前記第一ポリシリコン構造の部分の真上にあると共に接触し、前記第一金属構造の前記第一部分の側壁と接触し、且つ、前記第一金属構造の前記第二部分の側壁と接触する第二金属構造と、
を含む物理的半導体構造。

【請求項2】

前記第二金属構造はさらに、前記第一アクティブ領域構造の第二部分、および、前記分離構造の部分の真上にあることを特徴とする請求項１に記載の物理的半導体構造。

【請求項3】

前記第二金属構造は、前記第一アクティブ領域構造のチャネル幅方向に沿って前記第一アクティブ領域構造を超えて伸長することを特徴とする請求項２に記載の物理的半導体構造。

【請求項4】

前記第二金属構造は、前記第一アクティブ領域構造のチャネル長方向に沿って前記第一アクティブ領域構造を超えて伸長することを特徴とする請求項２に記載の物理的半導体構造。

【請求項5】

さらに、前記第一アクティブ領域構造上の第二ポリシリコン構造と、
前記第二ポリシリコン構造の真上にあると共に接触する第三金属構造とを含み、前記第二金属構造および前記第三金属構造は一定の距離だけ離れていることを特徴とする請求項２に記載の物理的半導体構造。

【請求項6】

さらに、前記分離構造により囲われた第二アクティブ領域構造を含み、前記第一アクティブ領域構造はＰ型トランジスタの部分を構成し、前記第二アクティブ領域構造はＮ型トランジスタの部分を構成し、前記第一ポリシリコン構造は、前記第二アクティブ領域構造上にあることを特徴とする請求項１に記載の物理的半導体構造。

【請求項7】

さらに、前記第一ポリシリコン構造の真上にあると共に接触し、前記第二アクティブ領域構造上にある第三金属構造を含むことを特徴とする請求項６に記載の物理的半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ポリシリコン構造の真上の標準セル金属構造物に関し、特に、物理的半導体構造に関する。

【背景技術】

【0002】

集積回路の設計において、所定の機能を有する標準セルが用いられる。標準セルの予設計レイアウトは、セルライブラリ中に保存される。集積回路の設計時、標準セルの予設計レイアウトは、セルライブラリから検索され、集積回路レイアウト上の１つ以上の所望の位置に配置される。次に、金属トラックを用いて、ルーティング（配線）が実行され、互いに、標準セルを接続する。その後、集積回路レイアウトが用いられて、所定の半導体製造プロセスを用いて集積回路を製造する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、ポリシリコン構造の真上の標準セル金属構造物を含む物理的半導体構造を提供することを目的とする。

【課題を解決するための手段】

【0004】

本発明の態様によれば、物理的半導体構造は、第一アクティブ領域構造であって、前記第一アクティブ領域構造の第一部分はフィン構造を有する、第一アクティブ領域構造と、この第一アクティブ領域構造を囲む分離構造と、第一アクティブ領域構造上の第一ポリシリコン構造と、第一アクティブ領域構造の第一部分の真上にあり、第一ポリシリコン構造の第一側の第一部分、および、第一ポリシリコン構造の第一側と反対側の第一ポリシリコン構造の第二側の第二部分を含む第一金属構造と、第一ポリシリコン構造の部分の真上にあると共に接触し、第一金属構造の第一部分の側壁と接触し、且つ、第一金属構造の第二部分の側壁と接触する第二金属構造とを含む。
本発明の態様によれば、第二金属構造はさらに、第一アクティブ領域構造の第二部分、および、分離構造の部分の真上にあることを特徴とする。
本発明の態様によれば、第二金属構造は、第一アクティブ領域構造のチャネル幅方向に沿って第一アクティブ領域構造を超えて伸長することを特徴とする。
本発明の態様によれば、第二金属構造は、第一アクティブ領域構造のチャネル長方向に沿って第一アクティブ領域構造を超えて伸長することを特徴とする。
本発明の態様によれば、さらに、第一アクティブ領域構造上の第二ポリシリコン構造と、第二ポリシリコン構造の真上にあると共に接触する第三金属構造を含み、第二金属構造および第三金属構造は一定の距離だけ離れていることを特徴とする。
本発明の態様によれば、第一アクティブ領域構造は、フィン構造を含むことを特徴とする。
本発明の態様によれば、さらに、分離構造により囲われた第二アクティブ領域構造を含み、第一アクティブ領域構造はＰ型トランジスタの部分を構成し、第二アクティブ領域構造はＮ型トランジスタの部分を構成し、第一ポリシリコン構造は、第二アクティブ領域構造上にあることを特徴とする。
本発明の態様によれば、さらに、第一ポリシリコン構造の真上にあると共に接触し、第二アクティブ領域構造上にある第三金属構造を含む。

【発明の効果】

【0005】

本発明によれば、ポリシリコン構造の真上の標準セル金属構造を含む物理的半導体構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。

【図面の簡単な説明】

【0006】

添付の図面は、本発明の実施の形態を説明しており、同様の番号は同様の構成要素を示している。

【0007】

【図1】本発明の実施例による標準セルのレイアウト概略図である。

【図2A】図１に示された本発明の実施例によるレイアウトに従って製造された半導体構造のＡ−Ａ線に沿う断面図である。

【図2B】図１に示された本発明の実施例によるレイアウトに従って製造された半導体構造のＢ−Ｂ線に沿う断面図である。

【図3】本発明の他の実施例による標準セルの別のレイアウト概略図である。

【図4】本発明の他の実施例による標準セルのさらに別のレイアウト概略図である。

【図5】本発明の実施例による集積回路設計システムの機能ブロック図である。

【図6】本発明の他の実施例によるレイアウト設計を生成する方法のフローチャートである。

【発明を実施するための形態】

【0008】

以下、本発明の実施例について説明する。以下に示す実施例は、一般的な説明と、以下に述べる素子と配置に係る詳細な説明であるが、例示だけを目的としており、図面の各種特徴は、必ずしも一定の比率の縮尺で描かれてはいない。

【0009】

さらに、空間的用語、たとえば、“下方”“上方”“水平”“垂直”“上部”“下部”“上”“下”“頂部”“下部”“左”“右”等は、とそれらの派生語（たとえば、“水平に”“下方に”“上方に”等）が用いられて、本発明の一特徴と別の特徴との関係を容易にする。空間的用語は、特徴を含む装置の異なる方向性をカバーすることを目的とする。

【0010】

図１は、本発明の一実施例による標準セル１００のレイアウト概略図である。標準セル１００の全てのレイアウトパターンが図１に示されているのではない。また、当業者ならわかるように、レイアウトパターンは、集積回路に標準セルを製造するため順番に利用可能な一組のマスクを作成するのに用いられる。

【0011】

標準セル１００のレイアウトは、第一アクティブ領域レイアウトパターン１０２、第二アクティブ領域レイアウトパターン１０４、ポリシリコンレイアウトパターン１１２、１１４、１１６、および１１８、第一タイプの金属レイアウトパターン１２１、１２２、１２３、１２６、１２７、および１２８、および、第二タイプの金属レイアウトパターン１３２と１３４を備えている。アクティブ領域レイアウトパターン１０２と１０４は、標準セル１００のアクティブ領域構造の形成に関連する。分離領域１４２は、少なくともアクティブ領域レイアウトパターン１０２と１０４の外側である。幾つかの実施例において、アクティブ領域１０２と１０４、および、分離領域１４２は、幾何学的に相互排他的であるので、アクティブ領域は、時に、酸化物定義（ＯＤ）領域と称される。幾つかの実施例において、アクティブ領域レイアウトパターン１０２は、Ｐ型トランジスタ領域を定義し、アクティブレイアウトパターン１０４は、Ｎ型トランジスタ領域を定義する。

【0012】

ポリシリコンレイアウトパターン１１２、１１４、１１６、および１１８は、標準セル１００の対応するポリシリコン構造の形成に関連する。金属レイアウトパターン１２１、１２２、１２３、１２６、１２７、および１２８は、対応する第一タイプの金属構造の形成に関連する。幾つかの応用において、第一タイプの金属構造は、酸化物定義領域上の金属ゼロ層（“Ｍ0ＯＤ”や“ＭＤ”）構造とも称される。金属レイアウトパターン１２１、１２２、１２３、１２６、１２７、および１２８は、アクティブ領域レイアウトパターン１０２と１０４と重なる（ｏｖｅｒｌａｐ）。幾つかの応用において、得られたＭ0ＯＤ金属構造（金属レイアウトパターン１２１、１２２、１２３、１２６、１２７、および１２８に基づく）は、標準セル１００の１つ以上のトランジスタのソース／ドレイン電極として利用可能である。金属レイアウトパターン１３２と１３４は、対応する第二タイプの金属構造の形成に関連する。幾つかの応用において、第二タイプの金属構造は、ポリシリコン上の金属ゼロ層（“Ｍ0ＰＯ”または“ＭＰ”）構造とも称される。

【0013】

図１に示されるように、ポリシリコンレイアウトパターン１１２、１１４、１１６、および１１８は、アクティブ領域レイアウトパターン１０２と１０４と重なるように設置される。幾つかの実施例において、ポリシリコンレイアウトパターン１１２と１１４は、標準セル１００のゲート電極の形成に関連し、ポリシリコンレイアウトパターン１１６と１１８は、アクティブ領域レイアウトパターン１０２と１０４に対応するアクティブ領域構造の辺縁に沿った、ポリシリコン構造の形成に関連する。幾つかの応用において、ポリシリコンレイアウトパターン１１６と１１８に基づいて得られたポリシリコン構造は、酸化物定義端（“ＰＯＤＥ”）構造でのポリシリコンとも称される。幾つかの実施例において、ＰＯＤＥ構造は、標準セル１００の１つ以上のトランジスタのいかなる機能的特色も構成しない。

【0014】

金属レイアウトパターン１３２に対応するＭ0ＰＯ構造は、ポリシリコンレイアウトパターン１１２により生じるポリシリコン構造を、Ｍ0ＰＯ構造（金属レイアウトパターン１３２に基づく）上のビアプラグに電気的に接続するのに使用可能である。金属レイアウトパターン１３４は、ポリシリコンレイアウトパターン１１４、および、金属レイアウトパターン１２２と１２３と重なるように設置される。よって、金属レイアウトパターン１３４に対応するＭ0ＰＯ構造は、Ｍ0ＯＤ構造（金属レイアウトパターン１２２と１２３に基づく）とポリシリコンレイアウトパターン１１４により生じるポリシリコン構造を電気的に接続するのに使用可能である。幾つかの実施例において、金属レイアウトパターン１３４は、金属パターン１２２と１２３の１つだけと重なる。幾つかの具体例において、金属レイアウトパターン１３４は、金属パターン１２１、１２２、および１２３、ポリシリコンレイアウトパターン１１２、１１４、１１６、および１１８の１つ以上と重なる。

【0015】

図１に示される実施例において、金属レイアウトパターン１３４は、アクティブ領域レイアウトパターン１０２と分離領域１４２と重なる。また、図１に示されるように、金属レイアウトパターン１３４は、アクティブ領域レイアウトパターン１０２のチャネル幅方向Ｗに沿って、アクティブ領域レイアウトパターン１０２を越えて、水平に延伸する。幾つかの実施例において、金属レイアウトパターン１３４は、アクティブ領域レイアウトパターン１０２のチャネル長さ方向Ｌに沿って、アクティブ領域レイアウトパターン１０２を越えて、水平に延伸する。

【0016】

幾つかの具体例において、レイアウトパターン１３２と１３４は、標準セル１００のＭ0ＰＯ構造を製造するのに用いられる。レイアウトパターン１３２と１３４間の距離Ｄ、および／または、Ｍ0ＰＯ構造を製作するためのレイアウトパターンの総面積、またはパターン面積密度は、標準セルの製造に用いられる所定の製造プロセスに関連する一組の所定の設計ルールにより左右される。幾つかの実施例において、一組の所定の設計ルールは、アクティブ領域レイアウトパターン１０２または１０４と分離領域１４２間の境界上で交差するＭ0ＰＯ構造のレイアウトパターン１３４の配置に逆らうルールは有しない。

【0017】

図１に示される配置図を考慮すると、図１のレイアウトパターンに基づいて製造される標準セル１００は、アクティブ領域構造（レイアウトパターン１０２と１０４に基づく）、アクティブ領域構造を囲む分離構造、アクティブ領域構造上のポリシリコン構造（レイアウトパターン１１２、１１４、１１６、および１１８に基づく）、アクティブ領域構造（レイアウトパターン１０２に基づく）の部分の真上のＭ0ＯＤ金属構造（レイアウトパターン１２２または１２３に基づく）、および、ポリシリコン構造（レイアウトパターン１１４に基づく）の部分の真上にあり、且つ、この部分と接触し、および、Ｍ0ＯＤ金属構造と接触するＭ0ＰＯ金属構造を含む。幾つかの実施例において、Ｍ0ＰＯ金属構造は、Ｍ0ＯＤ金属構造ほど高くなく、よって、Ｍ0ＯＤ金属構造は、対応するＭ0ＰＯ金属構造の側壁とも接触する。たとえば、レイアウトパターン１３４に基づいたＭ0ＰＯ金属構造は、基準線１３４ａに対応する位置で、レイアウトパターン１２２に基づいたＭ0ＯＤ金属構造の側壁と接触し、レイアウトパターン１３４に基づいたＭ0ＰＯ金属構造は、基準線１３４ｂに対応する位置で、レイアウトパターン１２３に基づいたＭ0ＯＤ金属構造の側壁と接触する。

【0018】

得られた標準セルの物理構造は、さらに、図２Ａと図２Ｂにより説明される。
図２Ａは、１つ以上の実施例による図１に示されるレイアウト１００に従って製造された半導体構造１５０の基準線Ａに沿った断面図である。半導体構造１５０は、基板１６０、基板上のアクティブ領域構造１６２、アクティブ領域構造を囲む分離構造１６４、および、アクティブ領域構造と分離構造の真上のＭ0ＯＤ金属構造１６６を含む。

【0019】

幾つかの実施例において、基板１６０は、元素半導体、化合物半導体、合金半導体、またはそれらの組み合わせを含む。元素半導体の例は、これに限定されないが、シリコンとゲルマニウムを含む。化合物半導体の例は、これに限定されないが、炭化ケイ素、ガリウム砒素、ガリウムリン、りん化インジウム、砒化インジウム、およびアンチモン化インジウムを含む。合金半導体の例は、これに限定されないが、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、およびGaInAsPを含む。幾つかの実施例において、第ＩＩＩ族、第ＩＶ族、および第Ｖ族元素を含む別の半導体材料が用いられる。１つ以上の具体例において、基板１６０は、半導体オンインシュレータ（ＳＯＩ）、ドープエピタキシャル層、勾配半導体層、および／または、異なるタイプの別の半導体層（たとえば、Ｇｅ）を覆う一半導体層（たとえば、Ｓｉ）を有するスタック半導体構造を含む。幾つかの実施例において、基板１６０は、Ｐ型ドープ基板を含む。Ｐドープ基板中のＰ型ドーパントの例は、これに限定されないが、ボロン、ガリウム、およびインジウムを含む。

【0020】

図１と図２Ａに示されるように、レイアウトパターン１０２に対応するアクティブ領域構造１６２は複数のフィン構造を有し、たとえば、図２Ａ中では、３個のフィンがある。図２Ａに示される実施例において、アクティブ領域構造１６２は、フィン１６２ａ、１６２ｂ、および１６２ｃ、および分離領域１６２ｄと１６２ｅを含む。幾つかの実施例において、フィン１６２ａ、１６２ｂ、および１６２ｃは、基板１６０と実質上同じ材質でなる。幾つかの実施例において、Ｐ型トランジスタを形成するため、フィン１６２ａ、１６２ｂ、および１６２ｃは順にＮ型ドープされる。幾つかの具体例において、Ｎ型トランジスタを形成するため、フィン１６２ａ、１６２ｂ、および１６２ｃは順にＰ型ドープされる。幾つかの実施例において、各種レイアウトパターンを有する１つ以上の追加マスクは、レイアウトパターン１０２を有する１つ以上のマスクとも連結して用いられ、アクティブ領域構造１６２を作り上げる。

【0021】

Ｍ0ＯＤ金属構造１６６は、レイアウトパターン１２２に対応する。幾つかの実施例において、Ｍ0ＯＤ金属構造１６６は、二段階アプローチを用いて製造される。まず、下部Ｍ0ＯＤ金属構造１６６ａを形成し、その後、上部Ｍ0ＯＤ金属構造１６６ｂを形成する。幾つかの実施例において、Ｍ0ＯＤ金属構造１６６は、一段階アプローチを用いて製造される。１つ以上の追加金属構造、たとえば、金属１層ビアプラグ１７２と金属１層導電線１７４が、Ｍ0ＯＤ金属構造１６６上に形成される。幾つかの実施例において、Ｍ0ＯＤ金属構造１６６は、タングステン、複合銅、または複合タングステンを含む材料を有する。

【0022】

図２Ｂは、１つ以上の実施例による図１に示されるレイアウト１００に従って製造された半導体構造１５０の基準線Ｂに沿った断面図である。図２Ａと２Ｂに示されるように、ポリシリコン構造１８２は、アクティブ領域構造１６２の真上にある。ポリシリコン構造１８２は、レイアウトパターン１１４に対応する。Ｍ0ＰＯ金属構造１８４は、ポリシリコン構造１８２の真上にあり、且つ、ポリシリコン構造１８２と接触する。Ｍ0ＰＯ金属構造１８４は、アクティブ領域構造１６２と分離構造１６４両方の真上にある。幾つかの実施例において、Ｍ0ＰＯ金属構造１８４とアクティブ領域構造１６２は、誘電体層、および／または、ゲート構造(図示しない)の１つ以上の層により隔てられる。Ｍ0ＰＯ金属構造１８４は、レイアウトパターン１３４に対応する。ある実施例において、Ｍ0ＰＯ金属構造１８４は、タングステン、複合銅、または複合タングステンを含む材料を含む。

【0023】

このような空間関係は類似し、対応するレイアウトパターンから明確に得られるので、標準セル１００の各種特徴間の別の空間関係のさらに詳細な記述は省略される。

【0024】

幾つかの実施例において、Ｍ0ＰＯ金属構造を用いて、標準セル内で、各種構成要素、たとえば、Ｍ0ＰＤ構造、またはポリシリコン構造を接続するのは、標準セル自身により占有される金属0層、または別の相互接続層の面積の最小化を助ける。したがって、さらに多くの相互接続ルーティング（配線）リソースが、配置とルーティングツールにより実行されるルーティング処理に使用可能である。

【0025】

図３は、１つ以上の実施例による標準セル３００の別の配置図である。標準セル３００のレイアウトは、第一アクティブ領域レイアウトパターン３０２、第二アクティブ領域レイアウトパターン３０４、ポリシリコンレイアウトパターン３１２、３１４、３１６、３１８ａ、および３１８ｂ、第一タイプの金属レイアウトパターン３２１、３２２、３２６、および３２７、および第二タイプの金属レイアウトパターン３３２、３３４、３３６、および３３８を含む。アクティブ領域レイアウトパターン３０２と３０４は、標準セル３００のアクティブ領域構造の形成に関連する。分離領域３４２は、少なくともアクティブ領域レイアウトパターン３０２と３０４の外側にある。ポリシリコンレイアウトパターン３１２、３１４、３１６、３１８ａ、および３１８ｂは、標準セル３００の対応するポリシリコン構造の形成に関連する。金属レイアウトパターン３２１、３２２、３２６、および３２７は、対応するＭ0ＯＤ金属構造の形成に関連する。金属レイアウトパターン３３２、３３４、３３６、および３３８は、対応するＭ0ＰＯ金属構造の形成に関連する。

【0026】

図３に示される実施例において、金属レイアウトパターン３３６と３３８を用いて、ポリシリコン構造（レイアウトパターン３１６に基づく）とＭ0ＯＤ金属構造（レイアウトパターン３２２と３２７に基づく）を電気的に接続するＭ0ＰＯ金属構造を形成する。所定の設計ルールに符合させるため、レイアウトパターン３３４の位置とサイズ決定後、レイアウトパターン３３６は、第一アクティブ領域レイアウトパターンのチャネル幅方向Ｗとチャネル長さ方向Ｌに沿って、第一アクティブ領域レイアウトパターン３０２を越えて、水平に延伸する。また、レイアウトパターン３３８は、第二アクティブ領域レイアウトパターンのチャネル幅方向Ｗとチャネル長さ方向Ｌに沿って、第二アクティブ領域レイアウトパターン３０４を越えて、水平に延伸する。

【0027】

図４は、１つ以上の実施例による標準セル４００のさらに別の配置図である。標準セル４００のレイアウトは、第一アクティブ領域レイアウトパターン４０２、第二アクティブ領域レイアウトパターン４０４、ポリシリコンレイアウトパターン４１２、４１４、４１６、４１８ａ、および４１８ｂ、第一タイプの金属レイアウトパターン４２１、４２２、４２６、および４２７、および第二タイプの金属レイアウトパターン４３２、４３４、４３６、および４３８を含む。アクティブ領域レイアウトパターン４０２と４０４は、標準セル４００のアクティブ領域構造の形成に関連する。分離領域４４２は、少なくともアクティブ領域レイアウトパターン４０２と４０４の外側にある。ポリシリコンレイアウトパターン４１２、４１４、４１６、４１８ａ、および４１８ｂは、標準セル４００の対応するポリシリコン構造の形成に関連する。金属レイアウトパターン４２１、４２２、４２６、および４２７は、対応するＭ0ＯＤ金属構造の形成に関連する。金属レイアウトパターン４３２、４３４、４３６、および４３８は、対応するＭ0ＰＯ金属構造の形成に関連する。

【0028】

図４に示される実施例において、図３に示される具体例と同様に、金属レイアウトパターン４３６と４３８を用いて、ポリシリコン構造（レイアウトパターン４１６に基づく）とＭ0ＯＤ金属構造（レイアウトパターン４２２と４２７に基づく）を電気的に接続するＭ0ＰＯ金属構造を形成する。図４に示される実施例において、アクティブ領域パターン４０２と４０４の尺寸は、十分に大きく、レイアウトパターン４３６と４３８が、チャネル幅方向Ｗに沿って、アクティブ領域レイアウトパターンを越えて、水平に延伸しない。しかし、所定の設計ルールに符合させるため、レイアウトパターン４３４の位置とサイズ決定後、レイアウトパターン４３６と４３８は、さらに、チャネル長さ方向Ｌに沿って、対応するアクティブ領域レイアウトパターンを越えて、水平に延伸する。

【0029】

図５は、１つ以上の実施例による集積回路設計システム５００の機能ブロック図である。集積回路設計システム５００は、第一コンピュータシステム５１０、第二コンピュータシステム５２０、ネットワークストレージデバイス５３０、および第一コンピュータシステム５１０、第二コンピュータシステム５２０、およびネットワークストレージデバイス５３０に接続されるネットワーク５４０を含む。幾つかの実施例において、第二コンピュータシステム５２０、ストレージデバイス５３０、およびネットワーク５４０のうちの１つ以上が省略される。

【0030】

第一コンピュータシステム５１０は、非一時的コンピュータ可読ストレージ媒体５１４に通信可能に結合されるハードウェアプロセッサ５１２を含み、コンピュータ可読ストレージ媒体５１４は、生成された集積レイアウト５１４ａ、回路設計５１４ｂ、コンピュータプログラムコード５１４ｃ、すなわち、一組の実行可能命令、および、図１、図３、図４と併せて記述されるレイアウトパターンを有する標準セルライブラリ５１４ｄで符号化し、すなわちこれらを格納する。プロセッサ５１２は、電気的、且つ、通信可能に、コンピュータ可読ストレージ媒体５１４に結合される。コンピュータ５１０を、標準セルライブラリ５１４ｄに基づいて、レイアウト設計を生成する配置とルーティングツールとして利用可能にするために、プロセッサ５１２が設定されて、コンピュータ可読ストレージ媒体５１４中で符号化される一組の命令５１４ｃを実行する。

【0031】

幾つかの実施例において、標準セルライブラリ５１４ｄは、ストレージ媒体５１４以外の非一時的ストレージ媒体に保存される。幾つかの実施例において、標準セルライブラリ５１４ｄは、ネットワークストレージデバイス５３０、または、第二コンピュータシステム５２０中の非一時的ストレージ媒体に保存される。このような場合、標準セルライブラリ５１４ｄは、ネットワークを通してプロセッサ５１２によってアクセス可能である。

【0032】

幾つかの実施例において、プロセッサ５１２は、中央処理装置（ＣＰＵ）、マルチプロセッサ、分散処理システム、特定用途向け集積回路（ＡＳＩＣ）、および／または、適当な処理ユニットである。

【0033】

幾つかの実施例において、コンピュータ可読ストレージ媒体５１４は、電子、磁気、光学、電磁気、赤外線、および／または、半導体システム（または、装置若しくはデバイス）である。たとえば、コンピュータ可読ストレージ媒体５１４は、半導体、または固体メモリ、磁気テープ、リムーバブルフロッピー（登録商標）ディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、剛体磁気ディスク、および/または、光ディスクを含む。光ディスクを用いた幾つかの具体例において、コンピュータ可読ストレージ媒体５１４は、コンパクトディスクリードンリメモリ（ＣＤ−ＲＯＭ）、コンパクトディスク読出し／書込み（ＣＤ−Ｒ/Ｗ）、および／または、デジタルビデオディスク（ＤＶＤ）を含む。

【0034】

少なくとも幾つかの実施例において、コンピュータシステム５１０は、入力／出力インターフェース５１６、および、ディスプレイユニット５１７を含む。入力／出力インターフェース５１６は、コントローラー５１２に結合されて、回路設計者が、第一コンピュータシステム５１０を操作できるようにする。少なくとも幾つかの実施例において、ディスプレイユニット５１７は、配置とルーティングツール５１４ａを実行する状態を即時に表示し、好ましくは、グラフィカルユーザーインターフェース（ＧＵＩ）を提供する。少なくとも幾つかの実施例において、入力／出力インターフェース５１６とディスプレイ５１７は、オペレータが、双方向的な方式で、コンピュータシステム５１０を操作できるようにする。

【0035】

図６は、１つ以上の実施例によるレイアウト設計を生成する方法６００のフローチャートである。理解できることは、追加操作が、図６に示される方法６００の前、最中、および／または、後に実行され、幾つかの別のプロセスは、ここで、簡潔に記述されることである。幾つかの実施例において、方法６００は、ハードウェアコンピュータ（たとえば、図５中のコンピュータシステム５１０）を操作することにより実行される。

【0036】

操作６１０において、標準セルのレイアウトパターン、たとえば、図１に示されるレイアウトパターンが生成される。生成されたレイアウトパターンは、Ｍ0ＰＯ構造を形成する１つ以上のレイアウトパターンを含む。幾つかの実施例において、Ｍ0ＰＯ構造を形成する１つ以上のレイアウトパターンは、標準セルの対応するアクティブレイアウトパターンと対応する分離領域のうちの少なくとも１つ（必ずしも両方ではない）と重なる。幾つかの実施例において、Ｍ0ＰＯ構造の１つ以上のレイアウトパターンは、対応するアクティブレイアウトパターンおよび対応する分離領域と重なるように生成される。

【0037】

たとえば、操作６１０は、標準セルのアクティブ領域の形成に関連するアクティブ領域レイアウトパターンを生成する工程を含み、分離領域は、少なくともアクティブ領域レイアウトパターンの外側である（操作６１２）。操作６１０は、さらに、標準セルのポリシリコン構造の形成に関連するポリシリコンレイアウトパターンを生成する工程を含み、ポリシリコンレイアウトパターンは、アクティブ領域レイアウトパターンと重なるように設置される（操作６１４）。操作６１０は、さらに、標準セルの第一金属構造、たとえば、第一Ｍ0ＰＯ構造の形成に関連する第一金属レイアウトパターンを生成する工程を含む（操作６１６）。第一金属レイアウトパターンは、アクティブ領域レイアウトパターンと重なるように設置される。操作６１０は、さらに、標準セルの第二金属構造、たとえば、第二Ｍ0ＰＯ構造の形成に関連する第二金属レイアウトパターンを生成する工程を含む（操作６１８）。第二金属レイアウトパターンは、ポリシリコンレイアウトパターンおよび第一金属レイアウトパターンと重なるように設置される。

【0038】

操作６２０において、設計ルールチェック（ＤＲＣ）が実行されて、金属構造、たとえば、Ｍ0ＰＯ構造を形成するレイアウトパターンに関連する設計ルール違反が存在するかどうか判断する。さらに、操作６３０において、操作６２０中に、設計ルール違反が存在すると判断する場合、設計ルール違反は、金属構造の１つ以上のレイアウトパターンを移す、または、さらに、対応する分離領域に移すことにより解決される。

【0039】

一実施例によると、標準セルの製造に利用可能なレイアウト設計は、第一アクティブ領域レイアウトパターン、第一ポリシリコンレイアウトパターン、第一金属レイアウトパターン、および、第二金属レイアウトパターンを含む。第一アクティブ領域レイアウトパターンは、標準セルの第一アクティブ領域の形成に関連し、分離領域は、少なくとも第一アクティブ領域レイアウトパターンの外側である。第一ポリシリコンレイアウトパターンは、標準セルの第一ポリシリコン構造の形成に関連し、第一ポリシリコンレイアウトパターンは、第一アクティブ領域レイアウトパターンと重なるように設置される。第一金属レイアウトパターンは、標準セルの第一金属構造の形成に関連し、第一金属レイアウトパターンは、第一アクティブ領域レイアウトパターンと重なるように設置される。第二金属レイアウトパターンは、標準セルの第二金属構造の形成に関連し、第二金属レイアウトパターンは、第一ポリシリコンレイアウトパターンおよび第一金属レイアウトパターンと重なるように設置される。

【0040】

別の実施例によると、半導体構造は、第一アクティブ領域構造、第一アクティブ領域構造を囲む分離構造、第一ポリシリコン構造、第一金属構造、および第二金属構造を含む。第一ポリシリコン構造は、第一アクティブ領域構造上にある。第一金属構造は、第一アクティブ領域構造の第一部分の真上にある。第二金属構造は、第一ポリシリコン構造の部分の真上にあり、且つ、第一ポリシリコン構造の部分と接触し、および第一金属構造と接触する。

【0041】

別の実施例によると、集積回路設計システムは、非一時的ストレージ媒体、および、通信可能に、非一時的ストレージ媒体と結合されるハードウェアプロセッサを含む。非一時的ストレージ媒体は、標準セルのレイアウト設計で符号化される。レイアウト設計は、標準セルの第一アクティブ領域の形成に関連する第一アクティブ領域レイアウトパターン、標準セルの第一ポリシリコン構造の形成に関連する第一ポリシリコンレイアウトパターン、標準セルの第一金属構造の形成に関連する第一金属レイアウトパターン、および標準セルの第二金属構造の形成に関連する第二金属レイアウトパターンを含む。分離領域は、少なくとも第一アクティブ領域レイアウトパターンの外側である。第一ポリシリコンレイアウトパターンは、第一アクティブ領域レイアウトパターンと重なるように設置される。第一金属レイアウトパターンは、第一アクティブ領域レイアウトパターンと重なるように設置される。第二金属レイアウトパターンは、第一ポリシリコンレイアウトパターンおよび第一金属レイアウトパターンと重なるように設置される。ハードウェアプロセッサが設定されて、一組の命令を実行し、標準セルのオリジナルの回路設計とレイアウト設計に基づいて、集積回路レイアウトを生成する。

【0042】

別の実施例によると、標準セルの製造に利用可能なレイアウト設計の生成方法は、標準セルのアクティブ領域の形成と関連するアクティブ領域レイアウトパターンの生成工程を含む。分離領域は、少なくともアクティブ領域レイアウトパターンの外側である。標準セルのポリシリコン構造の形成と関連するポリシリコンレイアウトパターンが生成される。ポリシリコンレイアウトパターンは、アクティブ領域レイアウトパターンと重なるように設置される。標準セルの第一金属構造の形成と関連する第一金属レイアウトパターンが生成される。第一金属レイアウトパターンは、アクティブ領域レイアウトパターンと重なるように設置される。標準セルの第二金属構造の形成と関連する第二金属レイアウトパターンが生成される。第二金属レイアウトパターンは、ポリシリコンレイアウトパターンと第一金属レイアウトパターンと重なるように設置される。

【0043】

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

【符号の説明】

【0044】

１００ 標準セル
１０２ 第一アクティブ領域レイアウトパターン
１０４ 第二アクティブ領域レイアウトパターン
１１２、１１４、１１６、１１８ ポリシリコンレイアウトパターン
１２１、１２２、１２３、１２６、１２７、１２８ 第一タイプの金属レイアウトパターン
１３２と１３４ 第二タイプの金属レイアウトパターン
１３４ａ、１３４ｂ 基準線
１４２ 分離領域
１５０ 半導体構造
１６０ 基板
１６２ 基板上のアクティブ領域構造
１６２ａ、１６２ｂ、１６２ｃ フィン
１６２ｄと１６２ｅ 分離領域
１６４ アクティブ領域構造を囲む分離構造
１６６ Ｍ0ＯＤ金属構造
１６６ａ 下部Ｍ0ＯＤ金属構造
１６６ｂ 上部Ｍ0ＯＤ金属構造
１７２ 金属１層ビアプラグ
１７４ 金属１層導電線
１８２ ポリシリコン構造
１８４ Ｍ0ＰＯ金属構造
３００ 標準セル
３０２ 第一アクティブ領域レイアウトパターン
３０４ 第二アクティブ領域レイアウトパターン
３１２、３１４、３１６、３１８ａ、３１８ｂ ポリシリコンレイアウトパターン
３２１、３２２、３２６、３２７ 第一タイプの金属レイアウトパターン
３３２、３３４、３３６、３３８ 第二タイプの金属レイアウトパターン
３４２ 分離領域
４００ 標準セル
４０２ 第一アクティブ領域レイアウトパターン
４０４ 第二アクティブ領域レイアウトパターン
４１２、４１４、４１６、４１８ａ、４１８ｂ ポリシリコンレイアウトパターン
４２１、４２２、４２６、４２７ 第一タイプの金属レイアウトパターン
４３２、４３４、４３６、４３８ 第二タイプの金属レイアウトパターン
４４２ 分離領域
５００ 集積回路設計システム
５１０ 第一コンピュータシステム
５１４ 非一時的コンピュータ可読ストレージ媒体
５１２ ハードウェアプロセッサ
５１４ａ 集積レイアウト
５１４ｂ 回路設計
５１４ｃ コンピュータプログラムコード
５１４ｄ 標準セルライブラリ
５１６ 入力／出力インターフェース
５１７ ディスプレイユニット
５２０ 第二コンピュータシステム
５３０ ネットワークストレージデバイス
５４０ ネットワーク

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】