特許 6367566 表示デバイスのドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6367566

(24)【登録日】2018年7月13日

(45)【発行日】2018年8月1日

(54)【発明の名称】表示デバイスのドライバ

(51)【国際特許分類】

   G09G 3/36 20060101AFI20180723BHJP

   G09G 3/20 20060101ALI20180723BHJP

   G02F 1/133 20060101ALI20180723BHJP

   G11C 19/00 20060101ALI20180723BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 623G

   G09G3/20 623D

   G09G3/20 623H

   G09G3/20 611C

   G02F1/133 505

   G11C19/00 C

   G11C19/00 J

【請求項の数】3

【全頁数】18

(21)【出願番号】特願2014-17236(P2014-17236)

(22)【出願日】2014年1月31日

(65)【公開番号】特開2015-143780(P2015-143780A)

(43)【公開日】2015年8月6日

【審査請求日】2017年1月6日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】石井 宏明

【審査官】 小野 健二

(56)【参考文献】

【文献】 特開平０２−２０３３８８（ＪＰ，Ａ）

【文献】 特開昭６２−２４５２８９（ＪＰ，Ａ）

【文献】 特開２００７−１７１５９７（ＪＰ，Ａ）

【文献】 特開平０８−２８６６４３（ＪＰ，Ａ）

【文献】 特開２０１２−２０３０６２（ＪＰ，Ａ）

【文献】 特開２００３−１６２２６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００５８８３８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００−３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

映像信号によって示される画素毎の輝度レベルに対応した画素駆動電圧を表示デバイスのＮ個（Ｎは２以上の自然数）のデータラインに夫々印加する前記表示デバイスのドライバであって、
画素毎の前記輝度レベルを示すＮ個の画素データ片を、夫々異なるエッジタイミングを有する第１〜第Ｎの取込クロック信号に同期して取り込んで出力する第１〜第Ｎのラッチと、
前記映像信号中の水平同期信号に同期したロード信号を、外部供給された基準タイミング信号に同期させて順次、次段にシフトしつつ取り込むＮ段のシフトレジスタと、を有し、
前記Ｎ段のシフトレジスタは、直列に接続され、出力を前記第１〜第Ｎの取込クロック信号として前記第１〜第Ｎのラッチに夫々供給する第１〜第Ｎのフリップフロップと、
自身が前記ロード信号を外部から受け取った時点から前記画素データをロードする実際の開始時点までの期間をロード遅延時間として特定するためのロード遅延時間情報と、遅延モードを特定するための遅延モード情報とを含む初期設定信号を前記外部から受信し、前記ロード信号を前記外部から受け取った後、その受信初期設定信号の前記ロード遅延時間情報によって特定される前記ロード遅延時間が経過したとき前記ロード信号を出力する遅延設定部と、
前記受信初期設定信号の前記遅延モード情報によって特定される遅延モードに応じて前記第１〜第Ｎのフリップフロップにおける前記ロード信号のシフト順番を切替えかつ前記遅延設定部から出力された前記ロード信号を前記第１〜第Ｎのフリップフロップのうちの前記シフト順番の第１番目のフリップフロップに供給するシフト方向切替部と、を含むことを特徴とするドライバ。

【請求項2】

前記遅延モードは、
前記第１〜第Ｎのフリップフロップの順に前記ロード信号を次段のフリップフロップにシフトさせる第１シフトモード、
前記第Ｎ〜第１のフリップフロップの順に前記ロード信号を次段のフリップフロップにシフトさせる第２シフトモード、及び
前記第１〜第ｆ（ｆはＮ未満の自然数）のフリップフロップの順に前記ロード信号を次段のフリップフロップにシフトさせつつ前記第Ｎ〜第（ｆ＋１）のフリップフロップの順に前記ロード信号を次段のフリップフロップにシフトさせる第３シフトモードのうちの１であることを特徴とする請求項１記載のドライバ。

【請求項3】

前記シフトレジスタは、前記基準タイミング信号の１／２の周波数を有する第１基準タイミング信号に同期させて前記ロード信号を順次、次段にシフトしつつ取り込む第１シフトレジスタと、
前記第１基準タイミング信号と同一周波数を有し且つ前記第１基準タイミング信号とは位相が異なる第２基準タイミング信号に同期させて前記ロード信号を順次、次段にシフトしつつ取り込む第２シフトレジスタと、からなり、
前記第１シフトレジスタは、直列に接続されたフリップフロップ各々の出力を前記第１〜第Ｎの取込クロック信号のうちの奇数番目の取込クロック信号として前記第１〜第Ｎのラッチのうちの奇数番目のラッチ各々に供給し、
前記第２シフトレジスタは、直列に接続されたフリップフロップ各々の出力を前記第１〜第Ｎの取込クロック信号のうちの偶数番目の取込クロック信号として前記第１〜第Ｎのラッチのうちの偶数番目のラッチ各々に供給することを特徴とする請求項１又は２記載のドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバに関する。

【背景技術】

【0002】

表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調表示電圧をソースラインの各々に印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている。尚、このようなソースドライバとして、１水平同期期間分の複数の表示データを複数のラッチ各々に個別に取り込み、各ラッチに取り込まれた表示データに対応した階調表示電圧を各ソースラインに印加するようにしたものが提案されている（例えば特許文献１参照）。かかるソースドライバでは、上記したラッチ各々による表示データの取り込みタイミングをインバータ素子の素子遅延を利用した遅延回路によってずらすことにより、各ソースラインに流れ込む電流の急峻な変化が同時に起こる状態を回避し、このような状態で発生するノイズを防止するようにしている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００４−３０１９４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記したような遅延回路は予めその遅延量が固定されており、且つその遅延量自体も製造上のバラツキ、並びに環境温度等によって変動する為、各種の表示デバイスの仕様に適合させることが困難であった。

【0005】

そこで、本発明は、上記したノイズの発生を抑制しつつも各種の表示デバイスの仕様に適合させることが可能な表示デバイスのドライバを提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る表示デバイスのドライバは、映像信号によって示される画素毎の輝度レベルに対応した画素駆動電圧を表示デバイスのＮ個（Ｎは２以上の自然数）のデータラインに夫々印加する前記表示デバイスのドライバであって、画素毎の前記輝度レベルを示すＮ個の画素データ片を、夫々異なるエッジタイミングを有する第１〜第Ｎの取込クロック信号に同期して取り込んで出力する第１〜第Ｎのラッチと、前記映像信号中の水平同期信号に同期したロード信号を、外部供給された基準タイミング信号に同期させて順次、次段にシフトしつつ取り込むＮ段のシフトレジスタと、を有し、前記Ｎ段のシフトレジスタは、直列に接続され、出力を前記第１〜第Ｎの取込クロック信号として前記第１〜第Ｎのラッチに夫々供給する第１〜第Ｎのフリップフロップと、自身が前記ロード信号を外部から受け取った時点から前記画素データをロードする実際の開始時点までの期間をロード遅延時間として特定するためのロード遅延時間情報と、遅延モードを特定するための遅延モード情報とを含む初期設定信号を前記外部から受信し、前記ロード信号を前記外部から受け取った後、その受信初期設定信号の前記ロード遅延時間情報によって特定される前記ロード遅延時間が経過したとき前記ロード信号を出力する遅延設定部と、前記受信初期設定信号の前記遅延モード情報によって特定される遅延モードに応じて前記第１〜第Ｎのフリップフロップにおける前記ロード信号のシフト順番を切替えかつ前記遅延設定部から出力された前記ロード信号を前記第１〜第Ｎのフリップフロップのうちの前記シフト順番の第１番目のフリップフロップに供給するシフト方向切替部と、を含むことを特徴とする。

【発明の効果】

【0007】

本発明によれば、製造上のバラツキ及び環境温度等の影響を受けにくく且つ各種の表示デバイスの仕様に適合可能な汎用性の高い表示デバイスのドライバを提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】本発明に係る表示デバイスのドライバを含む表示装置を示すブロック図である。

【図2】ドライバＩＣ３ａの内部構成の一例を示すブロック図である。

【図3】遅延制御回路１３４及び第２データラッチ部１３２の内部構成の一例を示す回路図である。

【図4】Ｌシフトモード時でのシフト方向切替スイッチ３１₁〜３１_Kのスイッチ状態を示す図である。

【図5】Ｌシフトモード時における遅延制御回路１３４の内部動作を示すタイムチャートである。

【図6】Ｒシフトモード時でのシフト方向切替スイッチ３１₁〜３１_Kのスイッチ状態を示す図である。

【図7】Ｒシフトモード時における遅延制御回路１３４の内部動作を示すタイムチャートである。

【図8】Ｖシフトモード時でのシフト方向切替スイッチ３１₁〜３１_Kのスイッチ状態を示す図である。

【図9】Ｖシフトモード時における遅延制御回路１３４の内部動作を示すタイムチャートである。

【図10】遅延モード毎に、各データラインに印加する画素駆動電圧Ｇの遅延形態を示す図である。

【図11】データラインＤ₁〜Ｄ_nに印加される画素駆動電圧Ｇの遅延形態と、水平走査ラインＳ上の各位置における水平走査パルスの遅延形態と、を示す図である。

【図12】画面左（又は右）端領域に属するＤ₁（又はＤ_n）、及び画面中央領域に属するデータラインＤ_n/2（又はＤ_(n/2)+1）に同時に画素駆動電圧を印加した場合における画素駆動電圧及び水平走査パルスの波形を示す図である。

【図13】画面左（又は右）端領域に属するＤ₁（又はＤ_n）に対して、画面中央領域に属するデータラインＤ_n/2（又はＤ_(n/2)+1）に印加する画素駆動電圧を遅延させた場合における画素駆動電圧及び水平走査パルスの波形を示す図である。

【図14】遅延制御回路１３４の内部構成の他の一例を示す回路図である。

【図15】図１４に示す遅延制御回路１３４をＶシフトモードで動作させた際の内部動作を示すタイムチャートである。

【図16】ドライバＩＣ３ａ〜３ｅ各々の内部構成の他の一例を示すブロック図である。

【図17】ドライバＩＣ３ａ〜３ｅ各々の内部構成の他の一例を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【0010】

図１は、本発明に係る表示デバイスのドライバを含む表示装置の概略構成を示す図である。図１に示すように、かかる表示装置は、駆動制御部１、走査ドライバ２Ａ及び２Ｂ、データドライバ３及び表示デバイス２０を含む。

【0011】

表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ₁〜Ｄ_nとが形成されている。水平走査ライン及びデータラインの各交叉部には、画素を担う表示セルが形成されている。

【0012】

駆動制御部１は、映像信号中から水平同期信号を抽出しこれを水平同期信号ＨＳとして走査ドライバ２Ａ及び２Ｂに供給すると共に、この水平同期信号に同期して、画素データの取り込み開始タイミングを示すロード信号ＬＤを生成しこれをデータドライバ３に供給する。また、駆動制御部１は、かかる映像信号に基づき、各画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成し、これにクロック信号のタイミングを表す基準タイミング信号ＲＳを重畳した画素データ信号ＰＤＳをデータドライバ３に供給する。更に、駆動制御部１は、データドライバ３内に形成されているドライバＩＣ（後述する）各々の初期設定を行う為の初期設定信号ＩＳＳをデータドライバ３に供給する。尚、初期設定信号ＩＳＳは、例えば、上記したロード信号ＬＤが供給されてから実際に画素データのロードを開始するまでのロード遅延時間に対応した情報を指定するロード遅延時間情報ＬＩ、及び遅延モード（後述する）を指定する遅延モード情報ＤＭを示す。

【0013】

走査ドライバ２Ａは水平走査ラインＳ₁〜Ｓ_m各々の一端に接続されており、走査ドライバ２Ｂは水平走査ラインＳ₁〜Ｓ_m各々の他端に接続されている。走査ドライバ２Ａ及び２Ｂは、上記した水平同期信号ＨＳに同期させて水平走査パルスＳＰを生成し、これを表示デバイス２０の水平走査ラインＳ₁〜Ｓ_m各々に順次印加する。

【0014】

データドライバ３は、上記した初期設定信号ＩＳＳに基づいて設定された動作モード（後述する）に従って、画素データ信号ＰＤＳ中の画素データＰＤの系列をロード信号ＬＤに応じて取り込む。そして、１水平走査ライン分、つまりデータラインの総数であるｎ個の画素データＰＤの取り込みが為される度に、データドライバ３は、取り込んだｎ個の画素データＰＤを、夫々が示す輝度レベルに対応した電圧値を有する画素駆動電圧に変換して表示デバイス２０のデータラインＤ₁〜Ｄ_nに印加する。

【0015】

尚、データドライバ３は、夫々が同一回路構成を有する複数の半導体ＩＣ（Integrated Circuit）チップ、例えば図１に示す実施例では、５つのドライバＩＣ３ａ〜３ｅによって形成されている。この際、ドライバＩＣ３ａは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第１列〜第Ｋ列（Ｋは２以上の自然数）に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ₁〜Ｇ_Kを表示デバイス２０のデータラインＤ₁〜Ｄ_Kに印加する。ドライバＩＣ３ｂは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第（Ｋ＋１）列〜第Ｌ列（Ｌは２・Ｋ）に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ_K+1〜Ｇ_Lを表示デバイス２０のデータラインＤ_K+1〜Ｄ_Lに印加する。ドライバＩＣ３ｃは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第（Ｌ＋１）列〜第Ｙ列（Ｙは３・Ｋ）に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ_L+1〜Ｇ_Yを表示デバイス２０のデータラインＤ_L+1〜Ｄ_Yに印加する。ドライバＩＣ３ｄは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第（Ｙ＋１）列〜第Ｑ列（Ｑは４・Ｋ）に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ_Y+1〜Ｇ_Qを表示デバイス２０のデータラインＤ_Y+1〜Ｄ_Qに印加する。ドライバＩＣ３ｅは、１水平走査ライン分のｎ個の画素データＰＤのうちから表示デバイス２０の第（Ｑ＋１）列〜第ｎ列に対応したＫ個の画素データＰＤを取り込み、夫々が示す輝度レベルに対応した画素駆動電圧Ｇ_Q+1〜Ｇ_nを表示デバイス２０のデータラインＤ_Q+1〜Ｄ_nに印加する。

【0016】

すなわち、表示デバイス２０の画面左領域の駆動を担うドライバＩＣ３ａ及び３ｂ、画面中央領域の駆動を担うドライバＩＣ３ｃ、画面右領域の駆動を担うドライバＩＣ３ｄ及び３ｅが、図１に示すように、表示デバイス２０の一辺に沿って配置されているのである。

【0017】

尚、各ドライバＩＣ３ａ〜３ｅ内に形成されている回路は同一であるので、以下に、ドライバＩＣ３ａを抜粋して各ドライバＩＣに形成されている構成について説明する。

【0018】

図２は、ドライバＩＣ３ａ内に形成されている回路を示すブロック図である。図２に示すように、各ドライバＩＣには、受信回路１３１、第１データラッチ部１３２、第２データラッチ部１３３、遅延制御回路１３４、階調電圧変換回路１３５、及び出力アンプ回路１３６が形成されている。

【0019】

受信回路１３１は、駆動制御部１から供給された画素データ信号ＰＤＳ中から画素データＰＤの系列を取り込み、１水平走査ライン分（ｎ個）の画素データＰＤを画素データＰ₁〜Ｐ_Kとして第１データラッチ部１３２に供給する。更に、受信回路１３１は、画素データ信号ＰＤＳ中から基準タイミング信号ＲＳを抽出し、当該基準タイミング信号ＲＳに位相同期した基準クロック信号ＣＫを再生して遅延制御回路１３４に供給する。

【0020】

第１データラッチ部１３２は、受信回路１３１から供給された画素データＰ₁〜Ｐ_Kの各々を供給された順に取り込み、夫々を画素データＲ₁〜Ｒ_Kとして次段の第２データラッチ部１３３に供給する。

【0021】

遅延制御回路１３４は、駆動制御部１から供給された初期設定信号ＩＳＳに応じて初期設定を行う。そして、遅延制御回路１３４は、その初期設定に基づく動作モードにて、上記したロード信号ＬＤに応じて、基準クロック信号ＣＫに同期した、夫々エッジタイミングが異なる遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成し、これらを第２データラッチ部１３３に供給する。

【0022】

図３は、第２データラッチ部１３３及び遅延制御回路１３４各々の内部構成の一例を示す回路図である。遅延制御回路１３４は、遅延設定部３０、Ｋ個のシフト方向切替スイッチ３１₁〜３１_K、及びＫ個のＤフリップフロップ（以下、ＤＦＦと称する）３２₁〜３２_Kを含む。

【0023】

図３において、遅延設定部３０は、先ず、駆動制御部１から供給された初期設定信号ＩＳＳにて示されるロード遅延時間情報ＬＩ及び遅延モード情報ＤＭを内蔵レジスタ（図示せぬ）に記憶する。遅延設定部３０は、上記遅延モード情報ＤＭにて指定された遅延モードがＬシフトモード（第１シフトモード）である場合には、論理レベル０の切替信号Ｃ１をシフト方向切替スイッチ３１₁〜３１_(K/2)に供給すると共に論理レベル０の切替信号Ｃ２をシフト方向切替スイッチ３１_(1+K/2)〜３１_Kに供給する。また、この遅延モード情報ＤＭにて指定された遅延モードがＲシフトモード（第２シフトモード）である場合には、遅延設定部３０は、論理レベル１の切替信号Ｃ１をシフト方向切替スイッチ３１₁〜３１_(K/2)に供給すると共に論理レベル１の切替信号Ｃ２をシフト方向切替スイッチ３１_(1+K/2)〜３１_Kに供給する。また、この遅延モード情報ＤＭにて指定された遅延モードがＶシフトモード（第３シフトモード）である場合には、遅延設定部３０は、論理レベル０の切替信号Ｃ１をシフト方向切替スイッチ３１₁〜３１_(K/2)に供給すると共に論理レベル１の切替信号Ｃ２をシフト方向切替スイッチ３１_(1+K/2)〜３１_Kに供給する。

【0024】

更に、遅延設定部３０は、駆動制御部１からロード信号ＬＤが供給された場合には、このロード信号ＬＤを受け取ってから、ロード遅延時間情報ＬＩにて示されるロード遅延時間が経過した時点で単一パルスのロード信号ＬＰを生成し、これを方向切替スイッチ３１₁及び３１_Kに供給する。

【0025】

ＤＦＦ３２₁〜３２_Kは、夫々のクロック入力端子に基準クロック信号ＣＫが共通に供給されており、且つ図３に示すように、夫々の前段に設けたシフト方向切替スイッチ３１を介して直列に接続されている。すなわち、シフト方向切替スイッチ３１₁〜３１_K及びＤＦＦ３２₁〜３２_Kは、ロード信号ＬＰを基準クロック信号ＣＫに応じて順次、次段のＤＦＦ３２にシフトさせて行くシフトレジスタとして動作し、ＤＦＦ３２₁〜３２_K各々の出力が遅延取込クロック信号ＣＬ₁〜ＣＬ_Kとして第２データラッチ部１３３に供給される。ここで、シフト方向切替スイッチ３１_W（Ｗは、２〜［Ｋ−１］の自然数）は、ＤＦＦ３２_W-1から出力された遅延取込クロック信号ＣＬ_W-1及びＤＦＦ３２_W+1から出力された遅延取込クロック信号ＣＬ_W+1のうちの一方を切替信号Ｃ１又はＣ２に応じて選択し、これをＤＦＦ３２_Wに供給する。シフト方向切替スイッチ３１₁は、上記したロード信号ＬＰ及びＤＦＦ３２₂から出力された遅延取込クロック信号ＣＬ₂のうちの一方を切替信号Ｃ１に応じて選択し、これをＤＦＦ３２₁に供給する。シフト方向切替スイッチ３１_Kは、上記したロード信号ＬＰ及びＤＦＦ３２_K-1から出力された遅延取込クロック信号ＣＬ_K-1のうちの一方を切替信号Ｃ２に応じて選択し、これをＤＦＦ３２_Kに供給する。

【0026】

かかる構成により、遅延モード情報ＤＭにて指定された遅延モードがＬシフトモードである場合には、論理レベル０の切替信号Ｃ１又はＣ２に応じて、シフト方向切替スイッチ３１_S（Ｓは、２〜Ｋの自然数）は、図４に示すように、ＤＦＦ３２_S-1から出力された遅延取込クロック信号ＣＬ_S-1を選択しこれをＤＦＦ３２_Sに供給する。更に、かかるＬシフトモード時には、シフト方向切替スイッチ３１₁は、ロード信号ＬＰを選択してこれをＤＦＦ３２₁に供給する。これにより、Ｌシフトモード時には、ロード信号ＬＰが基準クロック信号ＣＫに同期して先ず、ＤＦＦ３２₁に取り込まれ、引き続き基準クロック信号ＣＫに同期してＤＦＦ３２₂、３２₃、・・・、３２_K-1、３２_Kの順に次段のＤＦＦにシフトしつつ取り込まれる。これにより、ＤＦＦ３２₁〜３２_Kは、図５に示すように、ＣＬ₁、ＣＬ₂、ＣＬ₃、・・・、ＣＬ_K-1、ＣＬ_Kの順に夫々のエッジタイミングが基準クロック信号ＣＫの１周期分ずつ遅延した遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成し、これらを第２ラッチ部１３３に供給する。

【0027】

また、遅延モード情報ＤＭにて指定された遅延モードがＲシフトモードである場合には、論理レベル１の切替信号Ｃ１又はＣ２に応じて、シフト方向切替スイッチ３１_J（Ｊは１〜Ｋ−１の自然数）は、図６に示すように、ＤＦＦ３２_J+1から出力された遅延取込クロック信号ＣＬ_J+1を選択しこれをＤＦＦ３２_Jに供給する。更に、かかるＲシフトモード時には、シフト方向切替スイッチ３１_Kは、ロード信号ＬＰを選択してこれをＤＦＦ３２_K-1に供給する。これにより、Ｒシフトモード時には、ロード信号ＬＰが、先ず、基準クロック信号ＣＫに同期してＤＦＦ３２_Kに取り込まれ、引き続き基準クロック信号ＣＫに同期して３２_K-1、３２_K-2、・・・、３２₃、３２₂、３２₁の順に次段のＤＦＦにシフトしつつ取り込まれる。これにより、ＤＦＦ３２₁〜３２_Kは、図７に示すように、ＣＬ_K、ＣＬ_K-1、・・・、ＣＬ₃、ＣＬ₂、ＣＬ₁の順に、夫々のエッジタイミングが基準クロック信号ＣＫの１周期分ずつ遅延した遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成し、これらを第２ラッチ部１３３に供給する。

【0028】

また、遅延モード情報ＤＭにて指定された遅延モードがＶシフトモードである場合には、図８に示すように、シフト方向切替スイッチ３１₁〜３１_Kのうちの左領域ＬＡに属するシフト方向切替スイッチ３１_T（Ｔは２〜Ｋ／２の自然数）は、ＤＦＦ３２_T-1から出力された遅延取込クロック信号ＣＬ_T-1を選択しこれをＤＦＦ３２_Tに供給する。更に、かかるＶシフトモード時には、左領域ＬＡに属するシフト方向切替スイッチ３１₁は、ロード信号ＬＰを選択してこれをＤＦＦ３２₁に供給する。また、Ｖシフトモード時には、シフト方向切替スイッチ３１₁〜３１_Kのうちの右領域ＲＡに属するシフト方向切替スイッチ３１_H（Ｈは１＋Ｋ/２〜Ｋ−１の自然数）は、ＤＦＦ３２_H+1から出力された遅延取込クロック信号ＣＬ_H+1を選択しこれをＤＦＦ３２_Hに供給する。更に、かかるＶシフトモード時には、右領域ＲＡに属するシフト方向切替スイッチ３１_Kは、ロード信号ＬＰを選択してこれをＤＦＦ３２_Kに供給する。これにより、Ｖシフトモード時には、ロード信号ＬＰが基準クロック信号ＣＫに同期して先ず、ＤＦＦ３２₁及び３２_Kの各々に取り込まれ、引き続き基準クロック信号ＣＫに同期して、以下のように左領域ＬＡ及び右領域ＲＡ各々に属する各ＤＦＦ３２に取り込まれる。すなわち、左領域ＬＡでは、ロード信号ＬＰが、ＤＦＦ３２₂、３２₃、・・・、３２_(K/2)-1、３２_K/2の順に次段のＤＦＦにシフトしつつ取り込まれ、右領域ＲＡでは、ロード信号ＬＰがＤＦＦ３２_K-1、３２_K-2、３２_K-3、・・・、３２_(K/2)+1の順に次段のＤＦＦにシフトしつつ取り込まれる。これにより、左領域ＬＡに属するＤＦＦ３２₁〜３２_K/2は、図９に示すように、ＣＬ₁、ＣＬ₂、ＣＬ₃、・・・、ＣＬ_K/2の順に夫々のエッジタイミングが基準クロック信号ＣＫの１周期分ずつ遅延した遅延取込クロック信号ＣＬ₁〜ＣＬ_K/2を生成し、これらを第２ラッチ部１３３に供給する。一方、右領域ＲＡに属するＤＦＦ３２_(K/2)+1、３２_(K/2)+2、・・・、３２_K-1、３２_Kは、図９に示すように、ＣＬ_K、ＣＬ_K-1、ＣＬ_K-2、・・・、ＣＬ_(K/2)+1の順に夫々のエッジタイミングが基準クロック信号ＣＫの１周期分ずつ遅延した遅延取込クロック信号ＣＬ_(K/2)+1〜ＣＬ_Kを生成し、これらを第２ラッチ部１３３に供給する。

【0029】

第２データラッチ部１３３は、第１データラッチ部１３２から供給された画素データＲ₁〜Ｒ_Kを、上記した遅延取込クロック信号ＣＬ₁〜ＣＬ_Kに同期して個別に取り込み、夫々を画素データＹ₁〜Ｙ_Kとして階調電圧変換回路１３５に供給するＫ個のラッチ３３₁〜３３_Kを有する。

【0030】

階調電圧変換回路１３５は、上記画素データＹ₁〜Ｙ_Kを、夫々の輝度レベルに対応した電圧値を有する画素駆動電圧Ｖ₁〜Ｖ_Kに変換して出力アンプ回路１３６に供給する。出力アンプ回路１３６は、画素駆動電圧Ｖ₁〜Ｖ_Kの各々を所望に増幅したものを画素駆動電圧Ｇ₁〜Ｇ_Kとして表示デバイス２０のデータラインＤ₁〜Ｄ_Kに夫々印加する。

【0031】

以上の構成により、ドライバＩＣ３ａ〜３ｅの各々は、上記した画素駆動電圧Ｇ₁〜Ｇ_Kを、ロード信号ＬＤを受けてからロード遅延時間情報ＬＩにて示されるロード遅延時間が経過した時点から、更に、遅延モード情報ＤＭで指定された遅延モードに基づく遅延を経て表示デバイス２０の各データラインＤに印加する。例えば、遅延モード情報ＤＭで指定された遅延モードがＬシフトモードである場合には、ドライバＩＣ３ａ〜３ｅの各々は、図１０（ａ）に示すように、画素駆動電圧Ｇ₁、Ｇ₂、Ｇ₃、・・・、Ｇ_Kの順にその印加タイミングを遅らせて各画素駆動電圧ＧをデータラインＤに印加する。また、かかる遅延モードがＲシフトモードである場合には、ドライバＩＣ３ａ〜３ｅの各々は、図１０（ｂ）に示すように、画素駆動電圧Ｇ_K、Ｇ_K-1、Ｇ_K-2、・・・Ｇ₂、Ｇ₁の順にその印加タイミングを遅らせて各画素駆動電圧ＧをデータラインＤに印加する。また、かかる遅延モードがＶシフトモードである場合には、ドライバＩＣ３ａ〜３ｅの各々は、図１０（ｃ）に示すように、画素駆動電圧（Ｇ₁、Ｇ_K）、（Ｇ₂、Ｇ_K-1）、（Ｇ₃、Ｇ_K-2）、・・・、（Ｇ_K/2、Ｇ_(K/2)+1）の順にその印加タイミングを遅らせて各画素駆動電圧ＧをデータラインＤに印加する。

【0032】

次に、上記した駆動制御部１及びドライバＩＣ３ａ〜３ｅによる動作について説明する。

【0033】

先ず、駆動制御部１は、データドライバ３のドライバＩＣ３ａ〜３ｅの各々に対して、初期設定を行うべき初期設定信号ＩＳＳをデータドライバ３に供給する。

【0034】

つまり、駆動制御部１は、表示デバイス２０の画面左領域の駆動を担うドライバＩＣ３ａ及び３ｂに対しては、Ｌシフトモードを指定する遅延モード情報ＤＭを含む初期設定信号ＩＳＳを供給する。この際、最も左端に配置されているドライバＩＣ３ａに対しては、駆動制御部１は、ロード遅延時間としてゼロ、つまり遅延時間無しを示すロード遅延時間情報ＬＩを更に含ませた初期設定信号ＩＳＳを供給する。また、左端から２番目に配置されているドライバＩＣ３ｂに対しては、駆動制御部１は、ロード遅延時間Ｔ１を示すロード遅延時間情報ＬＩを更に含ませた初期設定信号ＩＳＳを供給する。尚、ロード遅延時間Ｔ１は、例えば遅延ロード信号ＬＤが供給されてから、左側に隣接するドライバＩＣ３ａにおいて最も遅く印加される画素駆動電圧Ｇの印加開始時点までの時間である。

【0035】

また、駆動制御部１は、表示デバイス２０の画面中央領域の駆動を担うドライバＩＣ３ｃに対しては、Ｖシフトモードを指定する遅延モード情報ＤＭ、並びにロード遅延時間Ｔ２を示すロード遅延時間情報ＬＩを含ませた初期設定信号ＩＳＳを供給する。尚、ロード遅延時間Ｔ２は、例えば遅延ロード信号ＬＤが供給されてから、左側に隣接するドライバＩＣ３ｂにおいて最も遅く印加される画素駆動電圧Ｇの印加開始時点までの時間である。

【0036】

また、駆動制御部１は、表示デバイス２０の画面右領域の駆動を担うドライバＩＣ３ｄ及び３ｅに対しては、Ｒシフトモードを指定する遅延モード情報ＤＭを含む初期設定信号ＩＳＳを供給する。この際、最も右端に配置されているドライバＩＣ３ｅに対しては、駆動制御部１は、ロード遅延時間としてゼロ、つまり遅延時間無しを示すロード遅延時間情報ＬＩを更に含ませた初期設定信号ＩＳＳを供給する。また、右端から２番目に配置されているドライバＩＣ３ｄに対しては、駆動制御部１は、ロード遅延時間Ｔ２を示すロード遅延時間情報ＬＩを更に含ませた初期設定信号ＩＳＳを供給する。尚、ロード遅延時間Ｔ２は、例えば遅延ロード信号ＬＤが供給されてから、右側に隣接するドライバＩＣ３ｅにおいて最も遅く印加される画素駆動電圧Ｇの印加開始時点までの時間である。

【0037】

上記した初期設定信号ＩＳＳに基づく初期設定が為されると、ドライバＩＣ３ａ〜３ｅは、図１１に示すように、各ドライバＩＣに接続されているデータラインＤの各々に対して、ロード遅延時間情報ＬＩ及び遅延モード情報ＤＭに従った遅延形態をもって画素駆動電圧Ｇを印加する。

【0038】

すなわち、駆動制御部１から供給されたロード信号ＬＤに応じて、先ず、ドライバＩＣ３ａ〜３ｅのうちの３ａ及び３ｅが、各データラインＤに対して画素駆動電圧Ｇの印加を開始する。すなわち、ドライバＩＣ３ａは、図１０（ａ）に示すＬシフトモードに従ってＧ₁、Ｇ₂、Ｇ₃、・・・、Ｇ_Kの順にその印加タイミングを遅らせた画素駆動電圧Ｇ₁〜Ｇ_Kを、図１１に示すように、表示デバイス２０のデータラインＤ₁、Ｄ₂、Ｄ₃、・・・Ｄ_Kに順次印加して行く。一方、ドライバＩＣ３ｅは、図１０（ｂ）に示すＲシフトモードに従ってＧ_K、Ｇ_K-1、Ｇ_K-2、・・・Ｇ₂、Ｇ₁の順にその印加タイミングを遅らせた画素駆動電圧Ｇ₁〜Ｇ_Kを、図１１に示すように、データラインＤ_n、Ｄ_n-1、Ｄ_n-2、・・・、Ｄ_Q+1に順次印加して行く。

【0039】

ここで、ロード信号ＬＤの供給時点から、ロード遅延時間情報ＬＩにて示されるロード遅延時間Ｔ１が経過すると、ドライバＩＣ３ｂ及び３ｄが、各データラインＤに対して画素駆動電圧Ｇの印加を開始する。すなわち、ドライバＩＣ３ｂは、図１０（ａ）に示すＬシフトモードに従ってＧ₁、Ｇ₂、Ｇ₃、・・・、Ｇ_Kの順にその印加タイミングを遅らせた画素駆動電圧Ｇ₁〜Ｇ_Kを、図１１に示すように、表示デバイス２０のデータラインＤ_K+1、Ｄ_K+2、Ｄ_K+3、・・・、Ｄ_Lに順次印加して行く。一方、ドライバＩＣ３ｄは、図１０（ｂ）に示すＲシフトモードに従ってＧ_K、Ｇ_K-1、Ｇ_K-2、・・・Ｇ₂、Ｇ₁の順にその印加タイミングを遅らせた画素駆動電圧Ｇ₁〜Ｇ_Kを、図１１に示すように、表示デバイス２０のデータラインＤ_Q、Ｄ_Q-1、Ｄ_Q-2、・・・、Ｄ_Y+2、Ｄ_Y+1に順次印加して行く。

【0040】

そして、ロード信号ＬＤの供給時点から、ロード遅延時間情報ＬＩにて示されるロード遅延時間Ｔ２が経過すると、ドライバＩＣ３ｃが、各データラインＤに対して画素駆動電圧Ｇの印加を開始する。すなわち、ドライバＩＣ３ｃは、図１０（ｃ）に示すＶシフトモードに従って（Ｇ₁、Ｇ_K）、（Ｇ₂、Ｇ_K-1）、（Ｇ₃、Ｇ_K-2）、・・・、（Ｇ_K/2、Ｇ_(K/2)+1）の順にその印加タイミングを遅らせた画素駆動電圧Ｇ₁〜Ｇ_Kを、図１１に示すように、表示デバイス２０のデータライン（Ｄ_L+1、Ｄ_Y）、（Ｄ_L+2、Ｄ_Y-1）、（Ｄ_L+3、Ｄ_Y-2）、・・・、（Ｄ_n/2、Ｄ_(n/2)+1）に順次印加して行く。

【0041】

この際、表示デバイス２０の水平走査ラインＳ₁〜Ｓ_mのうちで、水平走査パルスＳＰが印加された水平走査ラインＳに属する表示セルにおいて、データラインＤ₁〜Ｄ_n各々に印加された画素駆動電圧Ｇに対応した輝度の表示が為される。

【0042】

ところで、表示デバイス２０が大画面化すると、特に２次元画面の水平方向に伸張する水平走査ラインＳの配線抵抗が大となる。そこで、配線抵抗に伴う走査ドライバの負荷を低減する為に、図１に示す表示装置では、走査ドライバ（２Ａ、２Ｂ）を水平走査ラインＳの両端に設けるようにしている。この際、水平走査ラインＳ₁〜Ｓ_mの各々上において、走査ドライバ２Ａ及び２Ｂの双方から遠い位置、つまり画面中央に近い位置ほど、配線抵抗に起因する水平走査パルスＳＰの遅延量が大きくなる。よって、走査ドライバ２Ａ及び２Ｂが水平走査パルスＳＰを水平走査ラインＳに印加すると、例えば図１２に示すように、画面左（又は右）端領域に属するデータラインＤ₁（又はＤ_n）との交叉部で生じる水平走査パルスＳＰに対して、画面中央領域に属するデータラインＤ_n/2（又はＤ_(n/2)+1）との交叉部では時間ＷＤだけ遅れて水平走査パルスＳＰが到達する。この間、データドライバ３が、水平走査パルスＳＰの印加に同期して、データラインＤ₁（又はＤ_n）とデータラインＤ_n/2（又はＤ_(n/2)+1）とに同一の画素駆動電圧Ｇを同時に印加すると、図１２に示すように両データラインＤに印加される画素駆動電圧Ｇは徐々に上昇して略同一タイミングにて所望のピーク電圧ＰＶに到る。この際、水平走査ラインＳとデータラインＤ₁（又はＤ_n）との交叉部の表示セルでは、水平走査パルスＳＰが水平走査ラインＳに印加されている間にデータラインＤ₁（又はＤ_n）に印加された画素駆動電圧Ｇの最大値、例えば図１２に示すように画素駆動電圧Ｇのピーク電圧ＰＶの８０％の電圧に対応した輝度表示が為される。一方、水平走査ラインＳとデータラインＤ_n/2（又はＤ_(n/2)+1）との交叉部の表示セルでは、水平走査パルスＳＰが時間ＷＤだけ遅れて到達することから、この水平走査パルスＳＰが印加されている間にデータラインＤ_n/2（又はＤ_(n/2)+1）に印加された画素駆動電圧Ｇの電圧値は、例えば図１２に示すようにピーク電圧ＰＶに到る。よって、水平走査ラインＳとデータラインＤ_n/2（又はＤ_(n/2)+1）との交叉部の表示セルでは、図１２に示すように、水平走査パルスＳＰが水平走査ラインＳに印加されている間にデータラインＤ₁（又はＤ_n）に印加された画素駆動電圧Ｇの最大値、つまりピーク電圧ＰＶに対応した輝度表示が為される。よって、画面左（又は右）端領域に属するデータラインＤ₁（又はＤ_n）に接続されている表示セルと、画面中央領域に属するデータラインＤ_n/2（又はＤ_(n/2)+1）に接続されている表示セルとで、表示輝度が一致しなくなり、画面内で表示ムラが発生してしまう。

【0043】

そこで、データドライバ３は、水平走査ラインＳ上において、走査ドライバ２Ａ及び２Ｂが水平走査パルスＳＰの印加を開始してから実際に水平走査パルスＳＰが到達するまでの遅延時間が大となる位置で交叉するデータラインＤに対しては、この遅延時間が小となる位置で交叉するデータラインＤに比して画素駆動電圧Ｇの印加タイミングを遅らせるようにしている。例えば、図１に示すように走査ドライバ２Ａ及び２Ｂを夫々水平走査ラインＳの両端に配置した場合には、図１１に示すように、水平走査ラインＳ上において画面右又は左端領域から画面中央領域に向けて水平走査パルスＳＰが到達するまでの遅延時間が大となる。そこで、この水平走査パルスＳＰの遅延時間に追従させて、データドライバ３は、図１１に示すように、水平走査パルスＳＰが到達するまでの遅延時間が大となる画面中央に近い位置に配置されているデータラインＤほど、画素駆動電圧Ｇの印加タイミングを大きく遅らせるのである。

【0044】

例えば図１３に示すように、水平走査ラインＳ上において画面左（又は右）端領域に属するデータラインＤ₁（又はＤ_n）との交叉位置に対して、画面中央領域に属するデータラインＤ_n/2（又はＤ_(n/2)+1）との交叉位置では時間ＷＤだけ遅れて水平走査パルスＳＰが到達する場合には、その時間ＷＤの分だけ、画素駆動電圧ＧをデータラインＤ_n/2（又はＤ_(n/2)+1）に印加するタイミングを遅らせるのである。

【0045】

これにより、図１３に示すように、データラインＤ₁（又はＤ_n）に接続されている表示セル、及びデータラインＤ_n/2（又はＤ_(n/2)+1）に接続されている表示セルでは共に、画素駆動電圧Ｇのピーク電圧ＰＶの８０％の電圧に対応した輝度表示が為されるようになるので、画面内での表示ムラが低減される。

【0046】

また、データドライバ３では、図１１に示すように、画素駆動電圧Ｇを各データラインＤに印加するタイミングをずらしているので、各データラインに流れ込む電流の急峻な変化が同時に起こる状態が回避され、このような状態で発生するノイズが抑制される。

【0047】

よって、データドライバ３によれば、水平走査ラインＳ上の各位置での水平走査パルスＳＰの到達遅延時間差に起因する画面内での表示ムラを抑えつつ、各データラインに流れ込む電流の急峻な変化が同時に起こる状態が回避され、かかる状態で発生するノイズの抑制が図られるのである。

【0048】

尚、データドライバ３のドライバＩＣ３ａ〜３ｅの各々では、画素駆動電圧Ｇを各データラインＤに印加するタイミングをずらす為に、図５に示すように、夫々異なる立ち上がり（又は立ち下がり）エッジタイミングを有する遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを、第２データラッチ部１３３のラッチ３３₁〜３３_Kの各クロック入力端子に夫々供給している。ここで、ドライバＩＣ３ａ〜３ｅの各々には、遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成すべく、図３に示すように、夫々が基準クロック信号ＣＫによって動作するクロック同期方式のＤＦＦ３２₁〜３２_Kが直列に接続されてなるシフトレジスタが設けられている。この際、かかるシフトレジスタにおけるＤＦＦ３２₁〜３２_K各々の出力が遅延取込クロック信号ＣＬ₁〜ＣＬ_Kとして、ラッチ３３₁〜３３_Kの各クロック入力端子に供給される。

【0049】

よって、図３に示す構成によれば、インバータ素子等の素子自体の出力遅延を利用して、夫々エッジタイミングが異なる遅延取込クロック信号ＣＬを生成する場合に比して、製造上のバラツキ及び環境温度等の影響に伴う、各遅延取込クロック信号ＣＬの遅延量の変動を抑えることが可能となる。

【0050】

更に、図３に示す構成によれば、ドライバＩＣ３ａ〜３ｅの外部から供給する基準タイミング信号ＲＳの周波数を変更することにより、各遅延取込クロック信号ＣＬの遅延量を調整することができるので、各種表示デバイスの仕様に適合させることが可能となる。 従って、本発明によれば、各データラインに流れ込む電流の急峻な変化が同時に起こる際に発生するノイズを抑制すると共に、製造上のバラツキ及び環境温度等の影響を受けにくく且つ各種の表示デバイスの仕様に適合可能な汎用性の高いドライバを提供することが可能となる。

【0051】

尚、図３に示す構成では、単一のシフトレジスタ（３１₁〜３１_K、３２₁〜３２_K）及び単一のクロック信号（ＣＫ）によって夫々タイミングの異なる遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成している。しかしながら、夫々位相の異なるクロック信号で動作する複数のシフトレジスタによって、上記した遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成するようにしても良い。

【0052】

図１４は、かかる点に鑑みて為された遅延制御回路１３４の内部構成の他の一例を示す回路図である。尚、図１４に示す構成では、上記したシフト方向切替スイッチ３１₁〜３１_K及びＤＦＦ３２₁〜３２_Kからなる単一のシフトレジスタを、シフト方向切替スイッチ４１₁〜４１_(K+1)/2及びＤＦＦ４２₁〜４２_(K+1)/2からなる第１シフトレジスタと、シフト方向切替スイッチ５１₁〜５１_(K-1)/2及びＤＦＦ５２₁〜５２_(K-1)/2からなる第２シフトレジスタとに分割して構築したものである。この際、遅延設定部３０については、図３に示されるものをそのまま用いる。ここで、受信回路１３１は、単一の基準クロック信号ＣＫに代えて、基準クロック信号ＣＫの１／２の周波数を有し、且つ図１５に示すように互いに位相が異なる基準クロック信号ＣＫ１及びＣＫ２を生成し、ＣＫ１を第１シフトレジスタのＤＦＦ４２₁〜４２_(K+1)/2に供給し、ＣＫ２を第２シフトレジスタのＤＦＦ５２₁〜５２_(K-1)/2に供給する。そして、遅延設定部３０から供給されたロード信号ＬＰに応じて第１及び第２シフトレジスタのシフト動作を同時に開始する。これにより、第１シフトレジスタのＤＦＦ４２₁〜４２_(K+1)/2の各々が、例えば図１５に示すように、基準クロック信号ＣＫ１に同期させて、遅延取込クロック信号ＣＬ₁〜ＣＬ_K中の奇数番目の遅延取込クロック信号ＣＬ₁、ＣＬ₃、ＣＬ₅、・・・、ＣＬ_Kを出力する。更に、第２シフトレジスタのＤＦＦ５２₁〜５２_(K-1)/2の各々が、例えば図１５に示すように、基準クロック信号ＣＫ２に同期させて、遅延取込クロック信号ＣＬ₁〜ＣＬ_K中の偶数番目の遅延取込クロック信号ＣＬ₂、ＣＬ₄、ＣＬ₆、・・・、ＣＬ_K-1を出力する。

【0053】

従って、図１４に示す構成によれば、第１及び第２シフトレジスタの各々を動作させる基準クロック信号ＣＫ１及びＣＫ２の周波数は、図３に示す単一のシフトレジスタを動作させるべく供給する基準クロック信号ＣＫの１／２となる。これにより、シフトレジスタを確実に動作させる為の動作マージンが向上する。

【0054】

また、図３に示す実施例では、遅延制御回路１３４は、Ｋ個の遅延取込クロック信号ＣＬ₁〜ＣＬ_Kによって、Ｋ個の画素駆動電圧Ｇ₁〜Ｇ_K各々の遅延量を制御するようにしているが、２以上の複数の画素駆動電圧Ｇからなるグループ単位で遅延量を制御するようにしても良い。これにより、生成すべき遅延取込クロック信号ＣＬの本数を減らすことができるので、その分だけ上記したシフトレジスタにおけるＤＦＦの段数も減り、装置規模の縮小化が図られる。

【0055】

また、上記した遅延制御回路１３４では、Ｖシフトモード時には、左領域ＬＡに属するＤＦＦ３２₁〜３２_K/2に対してはロード信号ＬＰを３２₁〜３２_K/2の順に次段のＤＦＦにシフトしつつ取り込ませつつ、右領域ＲＡに属するＤＦＦ３２_(K/2)+1〜３２_Kに対してはロード信号ＬＰを３２_K〜３２_(K/2)+1の順に次段のＤＦＦにシフトしつつ取り込ませている。しかしながら、左領域ＬＡ（又は右領域ＲＡ）に属するＤＦＦ３２の数は必ずしもＫ／２個である必要はない。要するに、Ｖシフトモード時には、左領域ＬＡに属するＤＦＦ３２₁〜３２_f（ｆは２以上Ｋ未満の自然数）に対してはロード信号ＬＰを３２₁〜３２_fの順に次段のＤＦＦにシフトしつつ取り込ませつつ、右領域ＲＡに属するＤＦＦ３２_f+1〜３２_Kに対してはロード信号ＬＰを３２_K〜３２_f+1の順に次段のＤＦＦにシフトしつつ取り込ませる構成であれば良いのである。

【0056】

ここで、上記実施例では、ドライバＩＣ３ａ〜３ｅ各々の第２データラッチ部１３３が全ての画素データを階調電圧変換回路１３５に供給し終えるまでの間、第１データラッチ部１３２は、次の１水平走査ラインに対応した画素データの取り込みを開始することができない。よって、例えば、図１１に示すような遅延形態をもって１水平走査期間毎に画素駆動電圧Ｇを表示デバイス２０のデータラインＤに印加する場合には、ロード信号ＬＤが供給されてから最大の遅延時間Ｔ_MAXを経過した時点が次の水平走査期間に到らないように、この最大の遅延時間Ｔ_MAXを制限する、或いは水平走査期間の拡張を行う必要がある。

【0057】

そこで、第２データラッチ部１３３が全ての画素データを階調電圧変換回路１３５に供給し終える前に、次の１水平走査ラインに対応した画素データの取り込みを開始できるようにすべく、第１データラッチ部１３２及び第２データラッチ部１３３の間に、バッファ用のデータラッチを設けるようにしても良い。

【0058】

図１６は、かかる点に鑑みて為されたドライバＩＣ３ａ〜３ｅ各々の他の内部構成を示すブロック図である。尚、図１６に示すドライバＩＣでは、図２に示す第１データラッチ部１３２及び第２データラッチ部１３３に代えて第１データラッチ部１４２及び第２データラッチ部１４３を設け、更に、この第２データラッチ部１４３と階調電圧変換回路１３５との間に第３データラッチ部１４４を新たに設けた点を除く他の構成は、図２に示すものと同一である。

【0059】

図１６において、第１データラッチ部１４２は、受信回路１３１から供給された画素データＰ₁〜Ｐ_Kの各々を供給された順に取り込み、夫々を画素データＥ₁〜Ｅ_Kとして次段の第２データラッチ部１４３に供給する。第２データラッチ部１４３は、画素データＥ₁〜Ｅ_Kを同時に取り込み、夫々を画素データＲ₁〜Ｒ_Kとして次段の第３データラッチ部１４４に供給する。第３データラッチ部１４４は、図３に示す第２データラッチ部１３３と同一の内部構成を有し、この第２データラッチ部１３３と同様に、遅延制御回路１３４から供給された遅延取込クロック信号ＣＬ₁〜ＣＬ_Kに応じて、上記した画素データＲ₁〜Ｒ_Kの各々を図５、図７又は図９に示す遅延形態にて遅延させて取り込んだ画素データＹ₁〜Ｙ_Kを階調電圧変換回路１３５に供給する。

【0060】

従って、図１６に示す構成によれば、第２データラッチ部１４３がバッファメモリの役目を担うので、第３データラッチ部１４４による画素データＹ₁〜Ｙ_Kの送出途中でも、第１データラッチ部１３２が次の１水平走査ラインに対応した画素データの取り込みを開始することが可能となる。これにより、及び画素駆動電圧Ｇを遅延させて印加する際の最大遅延時間Ｔ_MAXの制限、及び水平走査期間の拡張が共に不要となる。

【0061】

また、上記実施例では、基準タイミング信号ＲＳを重畳した画素データ信号ＰＤＳをドライバＩＣ３ａ〜３ｅに供給し、各ドライバＩＣ３内でこの基準タイミング信号ＲＳに基づいて基準クロック信号ＣＫを再生する、いわゆるクロックデータリカバリ方式を採用して、外部からドライバＩＣ３ａ〜３ｅ各々にクロック信号を供給するようにしている。しかしながら、このようなクロックデータリカバリ方式を採用することなく、駆動制御部１が直接、基準クロック信号ＣＫを各ドライバＩＣ３ａ〜３ｅに供給するようにしても良い。

【0062】

図１７は、かかる点に鑑みて為された、ドライバＩＣ３ａ〜３ｅ各々の内部構成を示すブロック図である。尚、図１７に示す構成では、受信回路１３１に代えて受信回路１６１を採用すると共に、遅延制御回路１３４に代えて遅延制御回路１６４を採用した点を除く他の構成は、図２に示すものと同一である。

【0063】

図１７において、受信回路１６１は、受信回路１３１と同様に駆動制御部１から供給された画素データ信号ＰＤＳ中から画素データＰＤの系列を取り込み、１水平走査ライン分（ｎ個）の画素データＰＤを画素データＰ₁〜Ｐ_Kとして第１データラッチ部１３２に供給する。ただし、受信回路１６１は、受信回路１３１とは異なり、基準クロック信号ＣＫの再生は行わない。この際、駆動制御部１が、上記した基準クロック信号ＣＫを直接、各ドライバＩＣ３ａ〜３ｅ各々の遅延制御回路１６４に供給する。遅延制御回路１６４は、遅延制御回路１３４と同様に、初期設定信号ＩＳＳに応じて初期設定を行い、その後、ロード信号ＬＤに応じて、基準クロック信号ＣＫに同期した遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成し、これらを第２データラッチ部１３３に供給する。要するに、ドライバＩＣ３ａ〜３ｅ各々の遅延制御回路に形成されているシフトレジスタは、外部供給された基準タイミング信号としての基準クロック信号ＣＫに同期させて、単一パルスのロード信号を順次、次段にシフトしつつ取り込むことにより、遅延取込クロック信号ＣＬ₁〜ＣＬ_Kを生成するのである。

【符号の説明】

【0064】

１ 駆動制御部
３ａ〜３ｃ ドライバＩＣ
２０ 表示デバイス
３１₁〜３１_K シフト方向切替スイッチ
３２₁〜３２_K ＤＦＦ
１３３ 第２データラッチ部
１３４ 遅延制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】