特許 6372709 エピタキシャルウェーハの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6372709

(24)【登録日】2018年7月27日

(45)【発行日】2018年8月15日

(54)【発明の名称】エピタキシャルウェーハの製造方法

(51)【国際特許分類】

   H01L 21/205 20060101AFI20180806BHJP

   C23C 16/24 20060101ALI20180806BHJP

   H01L 21/20 20060101ALI20180806BHJP

【ＦＩ】

   H01L21/205

   C23C16/24

   H01L21/20

【請求項の数】5

【全頁数】10

(21)【出願番号】特願2016-84435(P2016-84435)

(22)【出願日】2016年4月20日

(65)【公開番号】特開2017-195273(P2017-195273A)

(43)【公開日】2017年10月26日

【審査請求日】2017年11月8日

【早期審査対象出願】

【前置審査】

(73)【特許権者】

【識別番号】000190149

【氏名又は名称】信越半導体株式会社

(74)【代理人】

【識別番号】100131048

【弁理士】

【氏名又は名称】張川 隆司

(72)【発明者】

【氏名】吉岡 翔平

【審査官】 山本 一郎

(56)【参考文献】

【文献】 特開２０１２−１５６３０３（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１７５１２０（ＷＯ，Ａ１）

【文献】 特開２０１５−２１３１０２（ＪＰ，Ａ）

【文献】 特開２０１４−０８２２４２（ＪＰ，Ａ）

【文献】 特開２０１２−１１４１３８（ＪＰ，Ａ）

【文献】 国際公開第００／０５４８９３（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２０５

Ｃ２３Ｃ １６／２４

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

リンが５×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板を準備する工程と、
前記シリコン単結晶基板に１０４０℃以上かつ１１３０℃以下の温度でエピタキシャル層を２μｍ／ｍｉｎ以下の成長速度で成長する第１工程と、
前記第１工程後に、前記成長速度を超える成長速度で前記エピタキシャル層にエピタキシャル層を成長する第２工程と、
を備え、
前記第２工程では、前記第１工程で成長させるエピタキシャル層の膜厚よりも大きい膜厚のエピタキシャル層を成長させることを特徴とするエピタキシャルウェーハの製造方法。

【請求項2】

前記準備する工程は、前記リンが８×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされた前記シリコン単結晶基板を準備する請求項１に記載のエピタキシャルウェーハの製造方法。

【請求項3】

前記準備する工程と前記第１工程の間に、前記シリコン単結晶基板の主表面を塩化水素ガスにより気相エッチングする工程を備える請求項１又は２に記載のエピタキシャルウェーハの製造方法。

【請求項4】

前記気相エッチングする工程は、エッチング量が、０．０２５μｍ以上、かつ、１．０００μｍ以下である請求項３に記載のエピタキシャルウェーハの製造方法。

【請求項5】

前記第１工程では、１０６０℃以上かつ１１２０℃以下の温度、１μｍ／ｍｉｎ以下の成長速度でエピタキシャル層を成長させる請求項１ないし４のいずれか１項に記載のエピタキシャルウェーハの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、エピタキシャルウェーハの製造方法に関する。

【背景技術】

【0002】

例えば、モバイル端末等に使用する半導体素子の基板にエピタキシャルウェーハが使用されている。このような半導体素子では、省電力化の要請からオン抵抗を下げることが求められている。オン抵抗を下げる具体的な方法として、半導体素子基板を薄膜化する方法と半導体素子基板の抵抗率を低下させる方法があるが、半導体素子のデバイスの特性上、半導体素子基板を薄膜化することには限界がある。そのため、高濃度にドーパントをドープした低抵抗率のシリコン単結晶基板にエピタキシャル層を成長させ、半導体素子基板としての低抵抗率のエピタキシャルウェーハが作製される。このようなエピタキシャルウェーハとして、特許文献１〜３には低抵抗率の半導体基板にエピタキシャル層を成長させたエピタキシャルウェーハが開示されている。

【0003】

このようなエピタキシャルウェーハの元になるシリコン単結晶基板は、高濃度のドーパントをドープして引き上げたインゴットを元に作製される。しかし、このドーパントにＳｂ（アンチモン）、Ａｓ（ヒ素）などのｎ型ドーパントを用いると、引き上げの際にドープしたドーパントが蒸発してしまう。そのため、エピタキシャル層を成長させるシリコン単結晶基板がｎ型ならば、揮発性が比較的低いリン（赤燐）をドーパントとしてドープしたシリコン単結晶基板が用いられる。そして、用意したシリコン単結晶基板の主表面上にエピタキシャル層を気相成長することにより、低抵抗率のエピタキシャルウェーハが製造される。

【0004】

しかし、高濃度にリンがドープされた低抵抗率のシリコン単結晶基板にエピタキシャル層を成長すると、気相成長後のエピタキシャルウェーハの主表面に多くのスタッキングフォルト（積層欠陥）が発生する。この積層欠陥が発生したエピタキシャルウェーハを用いて半導体素子を作製すると、半導体素子（デバイス）の特性（主に耐圧特性）が低下する。そのため、積層欠陥の発生数をデバイスの特性に影響のない水準にまで低減する必要がある。

【0005】

エピタキシャルウェーハの主表面で観察される積層欠陥は、低抵抗率のシリコン単結晶基板に発生した結晶欠陥等を起点としてエピタキシャルウェーハの主表面に伝搬することで観察される。この積層欠陥は、シリコン単結晶基板の抵抗率が低下するに従って増加する傾向があることから、積層欠陥の形成にはドーパントであるリンが関与していると考えられている。

【0006】

そこで、低抵抗率のシリコン単結晶基板にエピタキシャル層を成長する前に、そのシリコン単結晶基板の主表面を塩化水素ガスで気相エッチングして基板表面の清浄化し、積層欠陥の発生を抑制する対策が採られている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１２−１５６３０３号公報

【特許文献2】特開２０１４−８２２４２号公報

【特許文献3】特開２００５−７９１３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、このような気相エッチングを施した低抵抗率のシリコン単結晶基板にエピタキシャル層を成長しても半導体素子の特性に悪影響を及ぼす濃度の積層欠陥がエピタキシャルウェーハに発生する場合がある。

【0009】

本発明の課題は、積層欠陥を抑制可能なエピタキシャルウェーハの製造方法を提供することにある。

【課題を解決するための手段及び発明の効果】

【0010】

本発明のエピタキシャルウェーハの製造方法は、
リンがドープされた低抵抗率のシリコン単結晶基板を準備する工程と、
シリコン単結晶基板に１０４０℃以上かつ１１３０℃以下の温度でエピタキシャル層を２μｍ／ｍｉｎ以下の成長速度で成長する工程と、
を備えることを特徴とする。

【0011】

本発明のエピタキシャルウェーハの製造方法は、上記の成長する工程により低抵抗率のシリコン単結晶基板にエピタキシャル層を成長するため、エピタキシャル成長中に発生する積層欠陥を抑制することが可能となる。なお、成長する工程において、温度を１０４０℃未満の低温側にすると、エピタキシャルウェーハ上に高さ数十ｎｍ、幅数μｍの凸欠陥が爆発的な数、形成される。その一方で、成長する工程における温度を１１３０℃を超える高温側にすると、エピタキシャルウェーハ上に発生する積層欠陥が増加するとともに、サブミクロンの微小なピットが発生する。これらの欠陥は、リン（赤燐）をドープした低抵抗率のシリコン単結晶基板にエピタキシャル層を成長した場合に特異的に生じるものであり、積層欠陥と同様にリンが関与して形成する結晶欠陥に起因するものと考えられる。このような欠陥についても半導体素子のデバイス特性に悪影響を及ぼすため、１０４０℃以上かつ１１３０℃以下との温度範囲でシリコン単結晶基板にエピタキシャル層を成長する。

【0012】

本明細書において、「低抵抗率のシリコン単結晶基板」とは、例えば、リン（赤燐）が５×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板でもよいし、リン（赤燐）が８×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板でもよい。リン（赤燐）が８×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板を用いる場合は、効果的にエピタキシャルウェーハの積層欠陥を低減することができる。

【0013】

本発明の実施態様では、成長する工程は、第１工程であり、第１工程後に、前記成長速度を超える成長速度で前記エピタキシャル層にエピタキシャル層を成長する第２工程を備える。

【0014】

これによれば、第２工程によってエピタキシャル層を成長させる速度を高めることができ、エピタキシャルウェーハの生産性をあまり落とさずに積層欠陥が抑制されたエピタキシャルウェーハを製造できる。

【0015】

本発明の実施態様では、準備する工程と成長する工程の間に、シリコン単結晶基板の主表面を塩化水素ガスにより気相エッチングする工程を備える。

【0016】

これによれば、シリコン単結晶基板の主表面を清浄化でき、積層欠陥の発生をより抑制することができる。

【0017】

本発明の実施態様では、気相エッチングする工程は、エッチング量が、０．０２５μｍ以上、かつ、１．０００μｍ以下である。

【0018】

積層欠陥核は、シリコン単結晶基板の表面から、その基板の深さ方向に０．０２５μｍ以上の領域に局在するため、エッチング量を０．０２５μｍ以上とすると、積層欠陥核を効果的に除去できる。また、エッチング量を１．０００μｍ以下とすることで、生産性を高めることができる。

【図面の簡単な説明】

【0019】

【図1】本発明の一例のエピタキシャルウェーハの製造方法における各工程（その１）を説明する図。

【図2A】成長速度５．０μｍ／ｍｉｎにしてエピタキシャル層を成長させたエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）とエピタキシャル成長時の温度（℃）との関係を示すグラフ。

【図2B】成長速度４．０μｍ／ｍｉｎにしてエピタキシャル層を成長させたエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）とエピタキシャル成長時の温度（℃）との関係を示すグラフ。

【図2C】成長速度２．０μｍ／ｍｉｎにしてエピタキシャル層を成長させたエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）とエピタキシャル成長時の温度（℃）との関係を示すグラフ。

【図2D】成長速度１．０μｍ／ｍｉｎにしてエピタキシャル層を成長させたエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）とエピタキシャル成長時の温度（℃）との関係を示すグラフ。

【図3】図２Ａ〜図２Ｄにおいて、エピタキシャル成長時の温度を最も低温側にして作製されたエピタキシャルウェーハに発生する凸欠陥の一例を示す図。

【図4】図２Ａ〜図２Ｄにおいて、エピタキシャル成長時の温度を最も高温側にして作製されたエピタキシャルウェーハに発生する微小なピットの一例を示す図。

【図5】本発明の一例のエピタキシャルウェーハの製造方法における各工程（その２）を説明する図。

【図6】実施例１、２及び比較例で作製したエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）を示すグラフ。

【発明を実施するための形態】

【0020】

以下、赤燐をドープしたシリコン単結晶基板にシリコンエピタキシャル層を成長するシリコンエピタキシャルウェーハの製造方法を説明する。以下においては、エピタキシャルウェーハを製造する周知の気相成長装置（以下、「気相成長装置」とする）を用いてエピタキシャルウェーハを製造する方法を説明する。

【0021】

気相成長装置は、試料となるシリコン単結晶基板を反応させる反応炉を備える。反応炉内にシリコン単結晶基板を収容した状態で、例えば、図１に示す各工程Ｓ１〜Ｓ４が行われ、反応炉内のシリコン単結晶基板にエピタキシャル層を成長してシリコンエピタキシャルウェーハが製造される。

【0022】

気相成長装置を用いてシリコンエピタキシャルウェーハを製造するためには、先ずは、エピタキシャル層を成長させる成長用基板となるシリコン単結晶基板を作製する。例えば、石英るつぼに多結晶シリコンと抵抗率を調整するための赤燐を入れて溶融させた溶融液の液面に種結晶シリコン棒を漬けて引き上げ、シリコン単結晶インゴットを作製する。次に作製したシリコン単結晶インゴットを所定の厚さに切り出し、切り出したウェーハに粗研磨、エッチング、研磨等を施したシリコン単結晶基板を作製する。このシリコン単結晶基板は、シリコン単結晶インゴットの作製時にドーパントとして赤燐が５×１０^１９ａｔоｍｓ／ｃｍ^３以上添加される（例えば、赤燐が１×１０^２０ａｔоｍｓ／ｃｍ^３添加される）。以下、赤燐がドーパントとして５×１０^１９ａｔоｍｓ／ｃｍ^３以上添加されたシリコン単結晶基板を基板Ｗとする。

【0023】

作製された基板Ｗは、気相成長装置の反応炉に搬送され、図１の一連の工程が行われる。反応炉に搬送された基板Ｗは、雰囲気ガスに水素を用いた反応炉内に投入される。反応炉に投入された基板Ｗは、気相成長装置により、例えば、１１００℃以上の温度で数十秒間、加熱されるベーク工程（Ｓ１）が施され、基板Ｗの表面の自然酸化膜が除去される。

【0024】

次いで、基板Ｗに気相エッチングを施すエッチング工程を行う（Ｓ２）。エッチング工程では、反応炉内の基板Ｗの主表面上に塩化水素ガス（ＨＣｌガス）を供給し、基板Ｗの主表面を気相エッチングする。具体的には、エッチング量が、０．０２５μｍ以上、かつ、１．０００μｍ以下になるように塩化水素ガスの供給時間及び供給量が設定される。積層欠陥核は、基板Ｗの主表面から基板Ｗの深さ方向（厚さ方向）に０．０２５μｍ以上の領域に局在するため、エッチング量が０．０２５μｍ以上であることにより積層欠陥を効果的に抑制できる。一方、エッチング量が１．０００μｍを超えると、エピタキシャルウェーハを製造する生産性が低下するため、エッチング量は、０．０２５μｍ以上、かつ、１．０００μｍ以下の範囲に設定される。なお、エッチング速度は、例えば、０．０４μｍ／ｍｉｎ以上、かつ、０．３７μｍ／ｍｉｎ以下となるように設定される。

【0025】

Ｓ２のエッチング工程が終了すると、反応炉内の塩化水素ガスを反応炉の外に排出するパージ工程（Ｓ３）を行う。

【0026】

Ｓ３のパージ工程が終了すると、基板Ｗにエピタキシャル層を成長する成長工程（Ｓ４）を行う。成長工程では、反応炉内の基板Ｗの主表面に原料ガスとなる、例えば、トリクロロシラン（ＴＣＳ）と、そのトリクロロシランを希釈するキャリアガスとなる水素ガスを供給し、基板Ｗの主表面上にエピタキシャル層を気相成長する。具体的には、反応炉内（基板Ｗ）の温度を、例えば、１０４０℃以上〜１１３０℃以下の所定の温度に維持し（例えば、１１００℃に維持し）、エピタキシャル層を２μｍ／ｍｉｎ以下の成長速度で成長する。このようにして所定の膜厚のエピタキシャル層を基板Ｗに成長し、シリコンエピタキシャルウェーハが製造される。

【0027】

以上、基板Ｗにエピタキシャル層を成長してエピタキシャルウェーハが製造される一連の流れを説明した。このようなエピタキシャルウェーハのもとになる基板Ｗは、シリコン単結晶インゴットの作製時にドーパントの赤燐が５×１０^１９ａｔоｍｓ／ｃｍ^３以上（例えば、１×１０^２０ａｔоｍｓ／ｃｍ^３）添加されるため、基板Ｗの主表面に多数の積層欠陥核が存在する。よって、基板Ｗにエピタキシャル層を成長すると、基板Ｗの主表面の積層欠陥核がエピタキシャルウェーハに積層欠陥を引き起こす。それ故、積層欠陥核が存在する基板Ｗの主表面を図１に示すＳ２のエッチング工程で除去して積層欠陥核を取り除いている。

【0028】

基板Ｗの主表面をエッチングすることで、基板Ｗの主表面における積層欠陥核が大幅に取り除かれるものの、エッチング工程後に依然として一部の積層欠陥核が、例えば、微小なピット状に基板Ｗに残存する。そのため、エッチング後の基板Ｗにエピタキシャル層を成長しても、例えば、基板Ｗの主表面等の積層欠陥核がエピタキシャルウェーハに積層欠陥を引き起す場合がある。

【0029】

そこで、本発明者は、基板Ｗにエピタキシャル層を成長させる成長速度と温度の成長条件と、その成長条件で成長したエピタキシャルウェーハに形成される積層欠陥の数（個／ウェーハ）の関係について精査した。その精査した結果が、図２Ａ〜図２Ｄに示される。図２Ａ〜図２Ｄにおいては、エピタキシャル成長時の成長速度が図毎に異なり、エピタキシャル成長時の温度を１０００℃から１１６０℃の範囲で選択した温度にして作製したエピタキシャルウェーハの積層欠陥の数（個／ウェーハ）が示される。各図で作製されたエピタキシャルウェーハは、直径２００ｍｍ、厚さ７３５μｍ、赤燐の濃度が１×１０^２０ａｔоｍｓ／ｃｍ^３の基板Ｗに層厚３μｍのエピタキシャル層を成長したものである。また、各図における横軸は、エピタキシャル成長時における反応炉内の温度（℃）を示す。一方、縦軸は、作製したエピタキシャルウェーハの主表面に発生する積層欠陥の数をパーティクルカウンター（ＫＬＡ−Ｔｅｎｃｏｒ社製のＳｕｒｆｓｃａｎ ＳＰ１）により計測した数（個／ウェーハ）を示す。図２Ａは、成長速度を５．０μｍ／ｍｉｎに固定し、１１２０℃から１１６０℃の範囲で選択した４つの各温度でエピタキシャル成長させたエピタキシャルウェーハの積層欠陥の数を示す。図２Ｂは、成長速度を４．０μｍ／ｍｉｎに固定し、１１００℃から１１６０℃の範囲で選択した５つの各温度でエピタキシャル成長させたエピタキシャルウェーハの積層欠陥の数を示す。図２Ｃは、成長速度を２．０μｍ／ｍｉｎに固定し、１０２５℃から１１６０℃の範囲で選択した８つの各温度でエピタキシャル成長させたエピタキシャルウェーハの積層欠陥の数を示す。図２Ｄは、成長速度を１．０μｍ／ｍｉｎに固定し、１０２５℃から１１６０℃の範囲で選択した８つの各温度でエピタキシャル成長させたエピタキシャルウェーハの積層欠陥の数を示す。

【0030】

図２Ａ〜図２Ｄにおいてプロットされた点には、各図において積層欠陥の数が極小となる極小点を有する。この極小点における積層欠陥の数は、成長速度が１．０μｍ／ｍｉｎの場合に最も少ない（図２Ｄの温度１１００℃付近の点参照）。また、成長速度が１．０μｍ／ｍｉｎの場合には、積層欠陥の数が最少となる温度（図２Ｄの温度１１００℃付近）から温度が外れて作製されたエピタキシャルウェーハに形成される積層欠陥の数は、温度が１０４０℃〜１１３０℃の広範囲に渡って、ほとんど横ばいとなる。更に、図２Ｃに示すように成長速度が２．０μｍ／ｍｉｎの場合でも同様に、作製されたエピタキシャルウェーハに形成される積層欠陥の数は、温度が１０４０℃〜１１３０℃の範囲に渡り、ほとんど横ばいになっている。それに対して、図２Ａ及び図２Ｂに示すように４．０μｍ／ｍｉｎ以上の成長速度で作製されたエピタキシャルウェーハにおいては、積層欠陥の数が広範囲で横ばいにならず、エピタキシャル成長時の温度に応じて大きく変化する。そのため、成長速度を低速にして１１００℃付近の温度でエピタキシャル成長をすることで、積層欠陥を抑制することが可能である。

【0031】

なお、図２Ａ〜図２Ｄの各図において、最も低温側の領域にプロットされた点が計測した積層欠陥の数がオーバーフローした点となる。これらの点における欠陥は、主に数十ｎｍ、幅数μｍの図３に示すような凸欠陥であった。反対に図２Ａ〜図２Ｄの各図において高温側（１１６０℃側）の領域にプロットされた点における欠陥は、積層欠陥及び図４に示すサブミクロンの微小なピットであった。これらの欠陥は、赤燐がドープされた低抵抗率基板以外では見られず、この基板特有の現象である。

【0032】

以上から、エピタキシャル成長時の成長速度を２μｍ／ｍｉｎ以下にし、その成長時の温度を１０４０℃以上かつ１１３０℃以下にすることにより、積層欠陥の発生を抑制するエピタキシャルウェーハを製造することできる。好ましくはエピタキシャル成長時の成長速度は２μｍ／ｍｉｎ以下であり、成長時の温度が１０６０℃以上かつ１１２０℃以下である。より好ましくはエピタキシャル成長時の成長速度は１μｍ／ｍｉｎ以下であり、成長時の温度が１０６０℃以上かつ１１２０℃以下である。

【0033】

なお、図５に示すように基板Ｗに対して図１と同様にベーク工程（Ｓ１）からパージ工程（Ｓ３）を行った後、図１の成長工程（Ｓ４）の代わりに第１、第２の成長工程（Ｓ４ａ、Ｓ４ｂ）を実施してもよい。第１の成長工程（Ｓ４ａ）においては、エピタキシャル成長時のエピタキシャル層の成長速度を２．０μｍ／ｍｉｎ以下にし、その成長時の温度を１０４０℃以上かつ１１３０℃以下にして基板Ｗにノンドープのエピタキシャル層をエピタキシャル成長させる。その後、第２の成長工程（Ｓ４ｂ）として、第１の成長工程（Ｓ４ａ）の成長速度を超える成長速度（例えば、４．０μｍ／ｍｉｎ）でエピタキシャル層が所定の膜厚になるまで成長させる。第１の成長工程（Ｓ４ａ）では、エピタキシャル層を成長させるのに時間を要し、生産性が大きく低下する。そこで、第１の成長工程（Ｓ４ａ）後に第２の成長工程（Ｓ４ｂ）を行うことにより生産性をあまり落とさずに積層欠陥を抑制したエピタキシャルウェーハを製造することが可能となる。

【実施例】

【0034】

以下、実施例と比較例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。

【0035】

（実施例）
実施例１では、抵抗率０．７１ｍΩ・ｃｍ〜０．７４ｍΩ・ｃｍとなる直径２００ｍｍ、厚さ７３５μｍで主表面が鏡面研磨処理された基板Ｗを２枚用意した。次に、用意した２枚の基板Ｗのそれぞれに気相成長装置を用いて図１に示す工程Ｓ１〜Ｓ４を実施し、２枚のシリコンエピタキシャルウェーハを作製した。作製条件としては、Ｓ２のエッチング工程では、エッチング速度を０．０９０μｍ／ｍｉｎ、エッチング量を０．０４５μｍに設定した。また、Ｓ３のパージ工程では、１１３０℃で水素ガスを３０秒流した。Ｓ４の成長工程では、成長速度を１．０μｍ／ｍｉｎ、温度を１１００℃にして膜厚２．１μｍのシリコンエピタキシャル層を成長した。そして、作製したエピタキシャルウェーハをパーティクルカウンター（ＫＬＡ−Ｔｅｎｃｏｒ社製のＳｕｒｆｓｃａｎ ＳＰ１）で測定し、エピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）を計測した。

【0036】

実施例２では、図１のパージ工程（Ｓ３）までは実施例１と同様にし、その後、図１の成長工程（Ｓ４）の代わりに図５の第１、第２の成長工程（Ｓ４ａ、Ｓ４ｂ）を実施した。Ｓ４ａの第１の成長工程では、成長速度を１．０μｍ／ｍｉｎ及び温度を１１００℃にして膜厚０．１μｍのエピタキシャル層を成長した。次に、Ｓ４ｂの第２の成長工程では、成長速度を４．０μｍ／ｍｉｎ及び温度を１１５０℃として膜厚２μｍのエピタキシャル層を成長した。このようにしてエピタキシャルウェーハを作製し、実施例１と同様に作製したエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）を計測した。

【0037】

（比較例）
比較例では、図１のパージ工程（Ｓ３）までを実施例１と同様に行い、その後、図１の成長工程（Ｓ４）の代わりに成長速度を４．０μｍ／ｍｉｎ及び温度を１１５０℃として膜厚が２．１μｍのエピタキシャル層を成長する成長工程を実施し、エピタキシャルウェーハを作製した。そして、実施例１と同様に作製したエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）を計測した。

【0038】

図６は、実施例１、２及び比較例で作製したエピタキシャルウェーハに発生した積層欠陥の数を示す。実施例１では、積層欠陥の数が３４８（個／ウェーハ）、３２４（個／ウェーハ）であり、実施例２では、積層欠陥の数が２２２（個／ウェーハ）、１７２（個／ウェーハ）である。一方、比較例では、積層欠陥の数が４３４８（個／ウェーハ）、３８２０（個／ウェーハ）となった。

【0039】

図６に示すように比較例のように成長速度が２μｍ／ｍｉｎを超えると、積層欠陥の数が十分に抑制されないのに対し、実施例１のように成長速度が２μｍ／ｍｉｎ以下であり、成長時の温度が１１００℃であると、積層欠陥の数を十分に抑制できる。また、実施例２のように実施例１と同様の条件（成長速度が２μｍ／ｍｉｎ以下、かつ、温度が１１００℃）でエピタキシャル層を成長させた後、それより高速の成長速度でエピタキシャル層を成長する場合においても積層欠陥の数を十分に抑制できた。よって、生産効率を上げた状態で積層欠陥の数を抑制したエピタキシャルウェーハを製造することができる。

【0040】

以上、本発明の実施例を説明したが、本発明はその具体的な記載に限定されることなく、例示した構成等を技術的に矛盾のない範囲で適宜組み合わせて実施することも可能であるし、またある要素、処理を周知の形態に置き換えて実施することもできる。

【符号の説明】

【0041】

Ｗ 基板（シリコン単結晶基板）

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4】

【図5】

【図6】