特許 6383791 ダイのパッケージング品質改善のためのウエハのダイシング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6383791

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】ダイのパッケージング品質改善のためのウエハのダイシング方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20180820BHJP

   B23K 26/351 20140101ALI20180820BHJP

   H01L 21/3065 20060101ALI20180820BHJP

【ＦＩ】

   H01L21/78 S

   H01L21/78 Q

   H01L21/78 B

   B23K26/351

   H01L21/302 105A

【請求項の数】15

【全頁数】18

(21)【出願番号】特願2016-538965(P2016-538965)

(86)(22)【出願日】2014年8月18日

(65)【公表番号】特表2016-531447(P2016-531447A)

(43)【公表日】2016年10月6日

(86)【国際出願番号】US2014051523

(87)【国際公開番号】WO2015031096

(87)【国際公開日】20150305

【審査請求日】2017年7月21日

(31)【優先権主張番号】61/872,315

(32)【優先日】2013年8月30日

(33)【優先権主張国】US

(31)【優先権主張番号】14/091,014

(32)【優先日】2013年11月26日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】レイ， ウェイ−ション

(72)【発明者】

【氏名】イートン， ブラッド

(72)【発明者】

【氏名】アイヤー， アパルナ

(72)【発明者】

【氏名】ヤラマンチリ， マーダヴァ ラオ

(72)【発明者】

【氏名】クマール， アジャイ

(72)【発明者】

【氏名】パク， ジョンネ

【審査官】 儀同 孝信

(56)【参考文献】

【文献】 特開２０１０−２８７５９２（ＪＰ，Ａ）

【文献】 特公平０６−０３８４０５（ＪＰ，Ｂ２）

【文献】 米国特許出願公開第２０１２／０３２２２４１（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００４／０１２１５６３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／０２２４９１０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０３１１８３０（ＵＳ，Ａ１）

【文献】 特許第４４４７３２５（ＪＰ，Ｂ２）

【文献】 特許第５０６４９８５（ＪＰ，Ｂ２）

【文献】 特許第４８８２９７０（ＪＰ，Ｂ２）

【文献】 特許第３４６２８５０（ＪＰ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３０１

Ｂ２３Ｋ ２６／３５１

Ｈ０１Ｌ ２１／３０６５

(57)【特許請求の範囲】

【請求項1】

複数の集積回路（ＩＣ）を備える半導体ウエハをダイシングする方法であって、
酸化層を有する金属バンプ／パッドを含む前記複数のＩＣを覆うように前記半導体ウエハの上にマスクを形成すること、
レーザスクライビング処理によって、間隙のあるパターニングされたマスクを提供するため、前記ＩＣ間の前記半導体ウエハのシリコン基板を露出しながら、前記マスクをパターニングすること、及び
前記複数のＩＣを個片化し前記金属バンプ／パッドから前記酸化層を除去するため、前記パターニングされたマスクの前記間隙を通じて前記半導体ウエハをプラズマエッチングすること、を含む方法。

【請求項2】

前記半導体ウエハの上に前記マスクを形成することが、前記金属バンプ／パッドの上に１から５μｍの厚さを有する前記マスクを堆積させることを含む、請求項１に記載の方法。

【請求項3】

前記金属バンプ／パッドがスズ合金を含む、請求項１に記載の方法。

【請求項4】

前記個片化されたＩＣを、第２の金属バンプ／パッドを備える第２の複数のＩＣと互いに前面が向き合うように位置合わせすること、及び
前記金属バンプ／パッドを前記第２の金属バンプ／パッドにフラックスなしで接合するため、圧力を印加すること
をさらに含む、請求項１に記載の方法。

【請求項5】

前記マスクをパターニングすることが、５４０ナノメートル以下の波長及び５００フェムト秒以下のレーザパルス幅を有するフェムト秒レーザでパターンを直接書き込むことをさらに含む、請求項１に記載の方法。

【請求項6】

前記複数のＩＣを個片化し前記金属バンプ／パッドから前記酸化層を除去するために、前記パターン化されたマスクの前記間隙を通じて前記半導体ウエハをプラズマエッチングすることが、
前記パターン化されたマスクの前記間隙を通じて前記半導体ウエハを異方性エッチングすることと、
異方性エッチングされたトレンチを等方性エッチングすることと、
前記半導体ウエハの表面上、並びに異方性及び等方性エッチングによって新たに形成された表面上にポリマーを堆積させることと、
を反復することを含む、請求項５に記載の方法。

【請求項7】

複数の集積回路（ＩＣ）を備える基板をダイシングする方法であって、
レーザスクライビング処理によって、前記ＩＣ間の前記基板領域を露出するトレンチを形成するために、前記基板上に堆積したマスクをパターニングすることであって、前記マスクがダイシングストリート上では前記複数のＩＣの金属バンプ／パッド上よりも厚い、パターニングすること、及び
前記複数のＩＣを個片化し前記金属バンプ／パッドから酸化層を除去するために、前記基板をプラズマエッチングすること、
を含む方法。

【請求項8】

前記金属バンプ／パッドの上に、１μｍから５μｍの厚さを有する前記マスクを形成すること
をさらに含む、請求項７に記載の方法。

【請求項9】

前記金属バンプ／パッドがスズ合金を含む、請求項７に記載の方法。

【請求項10】

前記個片化されたＩＣを、第２の金属バンプ／パッドを備える第２の複数のＩＣと互いに前面が向き合うように位置合わせすること、及び
前記金属バンプ／パッドを前記第２の金属バンプ／パッドにフラックスなしで接合するため、圧力を印加すること
をさらに含む、請求項７に記載の方法。

【請求項11】

前記マスクをパターニングすることが、５４０ナノメートル以下の波長及び５００フェムト秒以下のレーザパルス幅を有するフェムト秒レーザでパターンを直接書き込むことをさらに含む、請求項７に記載の方法。

【請求項12】

前記複数のＩＣを個片化し前記金属バンプ／パッドから前記酸化層を除去するために、前記基板をプラズマエッチングすることが、
前記基板内の前記トレンチを異方性エッチングすることであって、ポリマー堆積及び方向性照射エッチングを含む、異方性エッチングすること、並びに、
前記異方性エッチングされたトレンチを等方性エッチングすること、
を含む、請求項１１に記載の方法。

【請求項13】

複数の集積回路（ＩＣ）を備える基板をダイシングするシステムであって、
酸化層を有する金属バンプ／パッドを有する前記複数のＩＣを覆うように、前記基板上にマスクを適用する堆積モジュール、
前記ＩＣ間の前記基板領域を露出するトレンチを形成するために、前記マスクをパターニングするレーザスクライビングモジュール、及び
前記レーザスクライビングモジュールに物理的に結合されたプラズマエッチングモジュールであって、前記基板をエッチングして前記複数のＩＣを個片化し前記金属バンプ／パッドから前記酸化層を除去するためのプラズマエッチングモジュール、
を含む、システム。

【請求項14】

前記マスクを適用するための前記堆積モジュールが、前記金属バンプ／パッド上に１μｍから５μｍの厚さを有し、ダイシングストリート上に、前記金属バンプ／パッド上の厚さより厚い第２の厚さを有する、前記マスクを適用する、請求項１３に記載のシステム。

【請求項15】

前記レーザスクライビングモジュールが、５４０ナノメートル以下の波長及び５００フェムト秒以下のパルス幅を有するフェムト秒レーザを備える、請求項１３に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体処理の分野に関し、具体的には、各ウエハがその上に複数の集積回路を有する、半導体ウエハのダイシング方法に関する。

【背景技術】

【0002】

半導体のウエハ処理においては、シリコンまたは他の半導体材料からなる集積回路がウエハ（基板とも称される）上に形成される。一般的には、半導電性、導電性、または絶縁性のいずれかである様々な材料の層が、集積回路を形成するために用いられる。これらの材料は、集積回路を形成するために、様々な周知のプロセスを用いて、ドープされ、堆積され、エッチングされる。各ウエハは、ダイスまたはダイとして知られる、集積回路を含む多数の個々の領域を形成するように処理される。各ダイは、他のダイまたはボード（例えばプリント基板（ＰＣＢ））と電気的に結合するため、金属のバンプ及び／またはパッドを有し得る。典型的には、「バンプ」は装置の前面にあるはんだ付け点を指し、「パッド」は装置の裏面にあるはんだ付け点を指す。３次元（３Ｄ）のパッケージングにおいては、１つのダイ上のバンプは、別のダイ上のパッドにはんだ付けされ得る。例えば、あるダイのバンプは、ＰＣＢのパッドに接合される。

【0003】

スズ合金のような金属合金（例えばスズ銀合金）は、ダイパッケージングの実用に際して、金属バンプ及びパッドに広く利用されている。これらのバンプ／パッドの表面の状態は、熱圧着接合といった接合プロセスに直接影響し得る。１つの典型的な問題は、バンプ及びパッドの形成、並びにそれに続く接合前のプロセスの間に、バンプ及びパッドが容易に酸化し得るということである。酸化層は、接合プロセスに悪影響を及ぼし得る。典型的には、バンプ及びパッド上の酸化層を除去するために、フラックスが用いられる。しかし、フラックスを用いるプロセスは、典型的には、酸化層の除去を容易にするため、バンプに対する熱の適用を必要とする。過度の熱によって、ダイの品質、具体的には複数のダイが積み重ねられている３Ｄパッケージングの適用に対してマイナスの影響が生じ得る。蓄積された入熱は、電子的及び機械的の両面でダイを脆弱化させ得る。バンプ／パッドを洗浄する他の方法も探究されてきたが、高コスト及び後続する洗浄後の酸化のリスクを含む、欠点を有している。

【0004】

さらに、接合前にバンプ及びパッドから酸化層を除去するためにはんだ付け用フラックスを用いることは、バンプ及びパッド上にフラックスの残留物が残る結果になり得る。フラックス残留物の洗浄は困難であり、密集したシリコン貫通電極を備えるダイの場合には特に困難である。フラックス残留物の除去に伴う困難により、既存の製造方法ではフラックス残留物は集積回路上に残される。これによって時間の経過と共に金属バンプ／パッドが腐食する結果となり、パッケージの長期的信頼性が低減し得る。

【発明の概要】

【0005】

本発明の１つまたはそれ以上の実施形態は、上に複数の集積回路（ＩＣ）を有する半導体ウエハの、ダイシング方法を対象とする。

【0006】

一実施形態によれば、複数のＩＣを含む半導体ウエハのダイシング方法には、酸化層を有する金属バンプ／パッドを含む複数のＩＣを覆うように、半導体ウエハ上にマスクを形成することを含む。方法には、レーザスクライビング処理によって、間隙のあるパターニングされたマスクを提供するため、ＩＣ間の半導体ウエハ領域を露出しながら、マスクをパターニングすることが含まれる。方法にはまた、複数のＩＣを個片化し、金属バンプ／パッドから酸化層を除去するため、パターニングされたマスクの間隙を通じて半導体ウエハをプラズマエッチングすることも含まれる。

【0007】

一実施形態においては、複数のＩＣを含む基板をダイシングする方法は、レーザスクライビング処理によって、ＩＣ間の基板領域を露出するトレンチを形成するため、基板の上方に配置されたマスクをパターニングすることを伴う。マスクは、ダイシングストリート上では、ＩＣの金属バンプ／パッド上よりも厚い。方法には、複数のＩＣを個片化し、金属バンプ／パッドから酸化層を除去するため、露出した領域内の基板をプラズマエッチングすることもさらに含まれる。

【0008】

一実施形態においては、複数のＩＣを含む基板をダイシングするシステムには、酸化層を有する金属バンプ／パッドを有する複数のＩＣを覆うように、基板の上にマスクを適用するための堆積モジュールが含まれる。システムには、ＩＣ間の基板領域を露出するトレンチを形成するため、マスクをパターニングするレーザスクライビングモジュールも含まれる。システムにはまた、複数のＩＣを個片化し金属バンプ／パッドから酸化層を除去するために露出された領域内の基板をエッチングする、レーザスクライビングモジュールに物理的に結合されたプラズマエッチングモジュールも含まれる。

【0009】

本発明の実施形態は、限定の目的ではなく例示の目的で図示され、以下の詳細な記載を参照し、図面に関連して検討することでより十分に理解され得る。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態による、複数の集積回路を含む半導体ウエハをダイシングし金属バンプ／パッドを洗浄する方法の、各工程を表すフロー図である。

【図2】図２Ａ及び図２Ｂは、図１の工程に対応する、半導体ウエハをダイシングする方法の実施中の、複数の集積回路を含む半導体ウエハの断面図である。ただし、図１に記載された薄いマスクの適用の代わりに厚いマスクを適用したものである。

【図3】図３Ａ及び図３Ｂのように厚いマスクで被覆され且つプラズマエッチングされ、フラックスなしのはんだ付けのために一緒にクランプされた、バンプを有するダイの画像である。

【図4】図４Ａ及び図４Ｂは、本発明の実施形態による、図１の工程に対応する、薄いマスクを有する半導体ウエハのダイシング方法の実施中の、複数の集積回路を含む半導体ウエハの断面図である。

【図5-01】図５Ａ、５Ｂ、５Ｃ、及び５Ｄは、図４Ａ及び図４Ｂのように薄いマスクで被覆されてプラズマエッチングされ、フラックスなしのはんだ付けのために一緒にクランプされた、バンプを有するダイの画像である。

【図5-02】図５Ｅ、５Ｆ、及び５Ｇは、図４Ａ及び図４Ｂのように薄いマスクで被覆されてプラズマエッチングされ、フラックスなしのはんだ付けのために一緒にクランプされた、バンプを有するダイの画像である。

【図6】本発明の実施形態による、半導体ウエハ／基板のストリート領域に存在し得る、材料のスタックの断面図である。

【図7】本発明の実施形態による、統合ダイシングシステムの概略を示す平面図である。

【図8】本明細書に記載される本発明の実施形態による、マスキング、レーザスクライビング、プラズマダイシングの各方法の１またはそれ以上の工程の自動実施を制御する、例示のコンピュータシステムを示すブロック図である。

【発明を実施するための形態】

【0011】

各ウエハがその上に複数の集積回路（ＩＣ）を有する、半導体ウエハのダイシング方法が、記載される。以下の記載では、本発明の実施形態の徹底した理解を提供するために、レーザ及びプラズマエッチングによるウエハダイシング手法といった、複数の具体的な詳細が記載される。本発明の実施形態が、これらの具体的な詳細なしに実施され得ることは、当業者には明らかであろう。他の例においては、集積回路の製造といった周知の態様は、本発明の実施形態を不要に不明瞭にしないため、詳細に記載しない。さらに、各図面で示される様々な実施形態は例示のためのものであり、必ずしも縮尺どおりに描かれていないことは理解されるべきである。

【0012】

実施形態においては、ハイブリッドウエハ／基板のダイシングプロセスには、初めのレーザスクライビング、及びそれに続く、ダイを個片化すると同時にダイ上の金属バンプ／パッドから酸化層を除去するプラズマエッチングが含まれる。方法は、ウエハ／基板の上にマスク層を適用することを伴う。マスク層には、金属バンプ／パッドの上の薄い層が含まれる。レーザスクライビング処理は、ダイシングストリート中のマスク層、有機及び無機の誘電体層、並びにデバイス層をクリーンに除去するために使用され得る。レーザエッチング処理は、ウエハ／基板が露出したとき、またはその一部がエッチングされたときに、終了され得る。次いで、ウエハ／基板のバルクを貫通して（例えば単一の結晶シリコンのバルクを貫通して）エッチングし、ダイを作り出すかまたはチップを個片化もしくはダイシングするため、ダイシングプロセス中のプラズマエッチング部分が用いられ得る。プラズマエッチング処理はまた、金属バンプ／パッド上の薄いマスク層をエッチングし、金属バンプ／パッドから酸化層を除去する。こうして、本発明の実施形態により、金属バンプ／パッドから酸化層が除去され、フラックスなしのはんだ付けが可能になる。

【0013】

上記のように、本発明の実施形態によって、典型的にはウエハレベル処理の最終フェーズでありダイパッケージングの開始時であるダイ個片化ステップにおいて、金属バンプ／パッドは洗浄される。ダイ個片化の後は、金属バンプ及びパッドが酸化する可能性は最小化されている。ダイシング及びバンプ洗浄を単一のステップで実現することによって、付加的な処理のステップの必要性が除去され、コストが低減される。より薄いマスク層が適用され、マスク材料の消費量が減少することによってもまた、コストは低減され得る。さらに、所与のマスク材料について、マスク層がより薄くなることは、レーザスクライビングの間により正確にマスク層及びウエハデバイス層を切り開くプロファイルを形成する助けとなり、プラズマダイシングの間のトレンチ側壁の品質向上（即ち、より平滑なトレンチ壁）につながり得る。さらに、より平滑なトレンチ側壁を実現することによって、側壁を平滑にするための努力に使われていたエッチングの時間が減少または除去され得る。これはより高いエッチングスループットと、エッチャントのより大きな節約を意味する。また、薄いマスクを採り入れた実施形態によって、必要なレーザ出力を低減し、レーザスクライビングのスループットを向上させることも可能である。

【0014】

図１は、本発明の実施形態による、複数の集積回路を含む半導体ウエハをダイシングする方法中の工程を表す。図２Ａ及び図２Ｂは、図１の方法の実施中の、複数の集積回路を含む半導体ウエハの断面図である。ただし、図１に記載された薄いマスクの適用の代わりに厚いマスクを適用したものである。図４Ａ及び図４Ｂもまた、図１の方法の実施中の、複数の集積回路を含む半導体ウエハの断面図である。ただし、本発明の実施形態に従って薄いマスクを適用したものである。

【0015】

図１の方法１００の第１の工程１０２の間、図２Ａ及び図４Ａに対応して、前面マスク２０２、４０２が半導体ウエハ／基板２０４の上に形成される。一実施形態によると、半導体ウエハ／基板２０４は、少なくとも３００ｍｍの直径を有し、３００μｍから８００μｍの厚さを有する。一実施形態においては、半導体基板２０４は、１０μｍから８００μｍの厚さを有する。一実施形態においては、半導体基板２０４は、７５μｍ以下（例えば１０μｍから７５μｍ）の厚さを有する。一実施形態においては、マスク２０２、４０２はウエハ上に（マスクの下に）存在するパターンと形状またはトポグラフィが共形のコンフォーマルマスクであり、その結果、ダイシングストリート２０８内と金属バンプ／パッド２０６上とでは、マスクの厚さは本質的に同じになる。しかし、代替的な実施形態においては、マスクは非コンフォーマルである。非コンフォーマルなマスクでは、バンプ／パッドの上では谷の上よりもマスクは薄く、ダイシングストリート２０８内ではバンプ／パッド２０６の最上部よりも実質的に厚くなり得る。図２Ａ、２Ｂ、４Ａ、及び４Ｂで示されるマスク２０２、４０２は、非コンフォーマルなマスクである。マスク２０２、４０２の形成は、化学気相堆積（ＣＤＶ）法、スピンコート法、スプレーコート法、ドライフィルムシート真空積層法、または当該技術分野で公知の他の任意のプロセスによってなされ得る。ＣＤＶ及びドライフィルム真空積層法は、典型的にはよりコンフォーマル性の高いマスクを実現し、一方でスピンコーティング法及びスプレーコーティング法はよりコンフォーマル性の低いマスクという結果になる傾向がある。

【0016】

一実施形態においては、マスク２０２、４０２は半導体ウエハ表面上に形成された（図示せぬ）集積回路（ＩＣ）を覆い且つ保護し、半導体ウエハ２０４の表面から上に突き出しているあるいは張り出している金属バンプ／パッド２０６もまた、覆う。幾つかの実施例によると、金属バンプ／パッド２０６の高さは、１０〜５０μｍであり得る。マスク２０２はまた、近接する集積回路の間に形成された、介在するストリート２０８も覆う。

【0017】

既存の方法では典型的には、プラズマエッチング処理の継続中存続しバンプ／パッドをエッチングから保護するのに十分な厚さを有するマスクを、金属バンプ／パッド上に形成することが模索される。例えば、図２Ａ及び２Ｂには、厚いマスク２０２で被覆されたウエハが示される。エッチング処理全体でバンプ／パッド２０６を保護する一方で５０μｍ分のシリコンをエッチングするために、方法には、プラズマエッチングに先立ってバンプ／パッド２０６の最上部に５μｍのマスクを適用することが、含まれ得る。金属バンプ／パッドを含むそのような例の１つにおいては、方法には、３５μｍ高のバンプ／パッドの上のマスクを５μｍ以下にすることを実現するため、２５μｍ以下のマスクをダイシングストリートに適用することが含まれ得る。本例においては、プラズマエッチング処理の間、バンプ／パッドはプラズマエッチングから保護される。このような例の１つにおいては、バンプ／パッドの保護を実現するため、ウエハの谷に不必要に厚いマスク層が適用される。

【0018】

対照的に一実施形態においては、方法には、半導体ウエハにより薄いマスクを適用することが含まれる。これによって、プラズマエッチング処理の間に意図的に金属バンプ／パッドを露出させるため、金属バンプ／パッド上のマスク層を薄くする結果になる。例えば、図４Ａ及び４Ｂには、薄いマスク４０２で被覆された半導体ウエハ／基板２０４が示される。一実施形態においては、方法には、金属バンプ／パッド２０６上のマスク層４０２が１〜２μｍであり、その結果、プラズマエッチング処理の終期に向けて金属バンプ／パッド２０６が露出されるように、マスクを適用することが含まれる。別の実施形態においては、方法には、１〜５μｍの厚さのマスク層４０２を金属バンプ／パッド２０６上に適用することが含まれる。適用されるマスク４０２の厚さは、バンプ／パッドの高さに依存し得る。例えば、実施形態によれば、方法には、１μｍ以下の厚さを有するマスク４０２を、３５μｍ以下の高さを有するバンプ／パッド２０６上に適用することが含まれる。別の例においては、方法には、５μｍ以下の厚さを有するマスク４０２を、５０μｍの高さを有するバンプ／パッド２０６上に適用することが含まれる。以下でさらに述べられるように、金属バンプ／パッドをプラズマエッチングに曝すことによって、ダイシング工程の間に金属バンプ／パッドから酸化層が除去されるという結果になる。マスクの他の厚さもプラズマ処理の間に金属バンプ／パッドを露出させるのに十分薄いものであり得、厚さはプラズマ処理パラメータ及びマスクの組成に依存し得る。

【0019】

本発明の実施形態によると、マスク４０２を形成することには、限定しないが例としては、水溶性の層（ＰＶＡなど）、及び／またはフォトレジスト層、及び／またはｉ線パターニング層といった層を形成することが含まれる。例えば、フォトレジスト層といったポリマー層は、他の用途としてはリソグラフィ処理で使われるのに好適な材料から成り得る。複数のマスク層を有する実施形態においては、非水溶性のオーバーコートの下に水溶性のベースコートが配置され得る。次いで、オーバーコートがプラズマエッチング耐性及び／またはレーザスクライビング処理によって良好なマスクのアブレーションを提供する一方で、ベースコートはオーバーコートを剥がす方法を提供する。例えば、スクライビング処理で使われるレーザ波長に対して透過性のあるマスク材料が、ダイエッジの強度の低下に寄与することが見出されてきた。したがって、マスク全体が、その下にある集積回路（ＩＣ）の薄いフィルム層によって持ち上げられ／除去され得るように、例えばＰＶＡの水溶性のベースコートは、第１のマスク材料層として、プラズマ耐性を持ちレーザエネルギーを吸収するマスクのオーバーコート層の、下部を切り取る（ｕｎｄｅｒｃｕｔｔｉｎｇ）手段として機能し得る。水溶性のベースコートはさらに、エネルギー吸収マスク層を剥がすための処理からＩＣ薄膜層を保護するバリアとしても機能し得る。実施形態においては、レーザエネルギー吸収マスク層は、紫外線硬化性であるか、及び／または紫外線吸収性であるか、及び／または緑色帯（５００〜５４０ｎｍ）吸収性である。例示の材料には、従来からＩＣチップのパッシベーション層に用いられてきた、多数のフォトレジスト及びポリイミド（ＰＩ）材料が含まれ得る。一実施形態においては、フォトレジスト層は、限定しないが例としては、２４８ナノメータ（ｎｍ）レジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、極端紫外線（ＥＵＶ）レジスト、またはジアゾナフトキノン増感剤を伴うフェノール樹脂母材といった、ポジ型フォトレジスト材料からなる。別の実施形態においては、フォトレジスト層は、限定しないが例としては、ポリシスイソプレン及びポリビニルシンナメートといった、ネガ型フォトレジスト材料からなる。

【0020】

再び図２Ａ、２Ｂ、４Ａ、及び４Ｂを参照すると、半導体ウエハ／基板２０４の上または中に、半導体装置及び金属バンプ／パッド２０６の列が配置されている。その種の半導体装置の例には、限定しないが、シリコン基板に製造され誘電体層に収納された、メモリ装置または相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが含まれる。複数の金属インターコネクトが、装置またはトランジスタの上、及び周辺の誘電体層の内部に形成され得、装置またはトランジスタが集積回路を形成するように電気的に結合されるのに使われ得る。導電性のバンプ／パッド及びパッシベーション層は、インターコネクト層の上に形成され得る。ストリートを構成する材料は、集積回路を形成するのに使われる材料と同様または同一であり得る。例えば、ストリートは誘電体材料の層、半導体材料の層、及びメタライズ層から構成され得る。一実施形態においては、１またはそれ以上のストリートに、集積回路の実際の装置と同様のテスト装置が含まれる。以下でより詳細に記載される図６には、ダイシングストリートを構成する材料のスタックの一例が示される。

【0021】

図１に戻ると、そして対応する図２Ａ及び図４Ａを見ると、方法１００は工程１０４においてバルクターゲット層材料の除去に進む。誘電体の剥離及び亀裂を最小限に抑えるため、フェムト秒レーザが好適である。しかし、装置の構造によっては、紫外線（ＵＶ）レーザ、ピコ秒レーザ、またはナノ秒レーザ光源もまた、適用され得る。レーザは、８０ｋＨｚから１ＭＨｚの範囲の、理想的には１００ｋＨｚから５００ｋＨｚの範囲の、パルス繰り返し周波数を有する。

【0022】

レーザスクライビング処理は、一般的には、集積回路間に存在するストリートの材料を除去するために実施される。本発明の実施形態によると、レーザスクライビング処理によってマスクをパターニングすることには、集積回路間の半導体ウエハ領域の一部にトレンチ２１０を形成することが含まれる。一実施形態においては、マスク２０２、４０２をレーザスクライビング処理でパターニングすることには、フェムト秒の範囲のパルス幅を有するレーザを使ってパターンを直接書き込むことが含まれる。

【0023】

具体的には、可視スペクトルまたは紫外線（ＵＶ）または赤外線（ＩＲ）の範囲（３つの合計は広帯域光スペクトル）の波長をもつレーザが、フェムト秒ベースのレーザ、即ちフェムト秒（１０^−１５秒）程度のパルス幅を有するレーザを提供するために使用され得る。一実施形態においては、アブレーションは波長に依存しない、または実質的に依存しない。したがって、マスク２０２や４０２、ストリート２０８、及び、場合によっては半導体ウエハ／基板２０４の一部の膜といった、複合膜に好適である。

【0024】

パルス幅のようなレーザのパラメータの選択は、クリーンなレーザスクライビング切断を実現するために、チッピング、微小亀裂、および剥離を最小限に抑えるようなレーザスクライビング及びダイシングの処理を成功裏に展開することにとって、重大であり得る。レーザスクライビング切断がクリーンになればなるほど、最終的なダイの個片化のために実施され得るエッチング処理が、より円滑になる。半導体装置のウエハには、典型的にはその上に、種々の材料タイプ（例えば導体、絶縁体、半導体）及び厚さの、多くの機能層が配置され得る。その種の材料には、限定しないが、ポリマーといった有機材料、金属、または二酸化ケイ素及び窒化ケイ素といった無機誘電体が含まれ得る。

【0025】

上記のように、ウエハ／基板２０４上に配置された個別の集積回路間のストリート２０８には、集積回路自体と同様または同一の層が含まれ得る。例えば、図６は、本発明の実施形態による、半導体ウエハ／基板のストリート領域で使われ得る、材料のスタックの断面図である。図６を参照すると、ストリート領域６００には、シリコン基板最上部６０２、第１の二酸化ケイ素層６０４、第１のエッチング停止層６０６、（例えば、二酸化ケイ素の誘電率４．０よりも低い誘電率を有する）第１の低誘電率（ｌｏｗ ｋ）誘電体層６０８、第２のエッチング停止層６１０、第２の低誘電率誘電体層６１２、第３のエッチング停止層６１４、非ドープケイ素ガラス（ＵＳＧ）層６１６、第２の二酸化ケイ素層６１８、及びフォトレジスト層６２０または他のマスクの層が含まれる。銅メタライゼーション６２２が、第１のエッチング停止層６０６と第３のエッチング停止層６１４の間に、及び第２のエッチング停止層６１０を貫通して、配置される。具体的な一実施形態においては、第１、第２及び第３のエッチング停止層６０６、６１０及び６１４は、窒化ケイ素からなる。一方、低誘電率誘電体層６０８及び６１２は、炭素ドープ酸化ケイ素材料からなる。

【0026】

従来のレーザ照射（例えばナノ秒ベースまたはピコ秒ベースのレーザ照射）の下では、ストリート６００の材料は、光吸収及びアブレーションのメカニズムという点で、かなり異なるように動作し得る。例えば、二酸化ケイ素のような誘電体層は、通常の条件下では、全ての市販のレーザの波長に対して本質的に透明である。対照的に、金属、有機物（例えば低誘電率材料）及びケイ素は、ナノ秒ベースまたはピコ秒ベースのレーザ照射に応答すると特に、非常に簡単に光子を結合できる。しかし、一実施形態においては、二酸化ケイ素層、低誘電率材料層及び銅層について、二酸化ケイ素の層を低誘電率材料層及び銅層に先立ってアブレートすることでこれらをパターニングするのに、フェムト秒ベースのレーザ処理が使用されている。具体的な一実施形態においては、マスク、ストリート、及びシリコン基板の一部を除去するため、フェムト秒ベースレーザ照射プロセスにおいて、約４００フェムト秒以下のやや短いパルスが使用される。一実施形態においては、約５００フェムト秒以下のやや短いパルスが使用される。

【0027】

本発明の一実施形態によると、好適なフェムト秒ベースのレーザ処理は、通常、様々な材料の非線形相互作用につながる、高いピーク強度（放射照度）によって特徴づけられる。そのような一実施形態においては、フェムト秒レーザ光源は、およそ１０フェムト秒から５００フェムト秒の範囲の、だが好ましくは１００フェムト秒から５００フェムト秒の範囲の、パルス幅を有する。一実施形態においては、フェムト秒レーザ光源は、およそ１５７０ナノメートルから２００ナノメートルの範囲の、だが好ましくは５４０ナノメートルから２５０ナノメートルの範囲の、波長を有する。一実施形態においては、レーザ及び対応する光学系には、作業面におよそ３ミクロンから１５ミクロンの範囲で、だが好ましくはおよそ５ミクロンから１０ミクロンの範囲で、焦点を設ける。

【0028】

作業面における空間ビームプロファイルは、シングルモード（ガウシアン）であり得るか、または成形されたトップハット型プロファイルを有し得る。一実施形態においては、レーザ光源は、およそ２００ｋＨｚから１０ＭＨｚの範囲の、だが好ましくはおよそ５００ｋＨｚから５ＭＨｚの範囲の、パルス繰り返し率を有する。一実施形態においては、レーザ光源は、およそ０．５μＪから１００μＪの範囲の、だが好ましくはおよそ１μＪから５μＪの範囲の、パルスエネルギーを作業面に送達する。一実施形態においては、レーザスクライビング処理は、およそ５００ｍｍ／秒から５ｍ／秒の範囲の、だが好ましくはおよそ６００ｍｍ／秒から２ｍ／秒の範囲の速度で、ワークピース表面に沿って実行される。

【0029】

スクライビング処理は、単一パスのみででも複数パスででも実行され得るが、一実施形態においては、好ましくは１〜２パスである。一実施形態においては、ワークピースのスクライビング深さはおよそ５ミクロンから５０ミクロンの範囲の、だが好ましくはおよそ１０ミクロンから２０ミクロンの範囲の深さである。レーザは、所定のパルス繰り返し率による単一のパルスの列または、パルスバーストの列のどちらかとして適用され得る。一実施形態においては、生成されたレーザビームのカーフ幅は、およそ２ミクロンから１５ミクロンの範囲であるが、シリコンウエハのスクライビング／ダイシングにおいては（装置／シリコンのインターフェースにおいて測定したとき）、好ましくはおよそ６ミクロンから１０ミクロンの範囲である。

【0030】

レーザのパラメータは、例えば、無機誘電体（例えば二酸化ケイ素）のイオン化を実現するため、及び無機誘電体の直接的アブレーションに先立って下層の損傷によって生じる層間剥離及びチッピングを最小限に抑えるため、十分に高いレーザ強度を提供するといった、便益と利点によって選択され得る。パラメータはまた、正確に制御されたアブレーション幅（例えばカーフ幅）及び深さを有する産業用途に対して、有意の処理スループットを提供するためにも選択され得る。上記のように、フェムト秒ベースのレーザは、ピコ秒ベース及びナノ秒ベースのレーザアブレーション処理と比較して、このような利点を提供するのにはるかに好適である。しかし、フェムト秒ベースのレーザアブレーションの中でも、ある波長は他の波長よりもより良い性能を提供し得る。例えば、一実施形態においては、ＵＶの範囲内またはそれに近接した波長を有するフェムト秒ベースのレーザ処理は、ＩＲの範囲内またはそれに近接した波長を有するフェムト秒ベースのレーザ処理よりも、よりクリーンなアブレーション処理を提供する。そのような具体的一実施形態においては、半導体ウエハ／基板のスクライビングに好適なフェムト秒ベースのレーザ処理は、約５４０ナノメートル以下の波長を有するレーザに基づく。そのような具体的一実施形態においては、約５４０ナノメートル以下の波長を有するレーザの、約５００フェムト秒以下のパルスが使用される。しかし、代替的な実施形態においては、デュアルレーザ波長（例えば、ＩＲレーザ及びＵＶレーザの組み合わせ）が使用される。

【0031】

図１に戻ると、そして対応する図２Ｂ及び図４Ｂを見ると、半導体ウエハ／基板２０４は、次に、工程１０６においてプラズマエッチングされる。一実施形態によると、図４Ｂに示すように薄いマスク層４０２が金属バンプ／パッド２０６に適用される場合、半導体ウエハ／基板２０４をプラズマエッチングすることによって、各ＩＣが個片化されるのと共に、金属バンプ／パッド２０６から酸化層が除去される。しかし、図２Ｂに示すように、厚いマスク２０２が堆積している場合は、金属バンプ／パッド２０６の最上部は、エッチングプロセスの持続期間にわたって引き続きマスク２０２によって保護される。

【0032】

図２Ｂ及び４Ｂに示すように、プラズマエッチングの前部は、パターニングされたマスク２０２の間隙を通って進む。図に示すように、実施形態においては、部分的には薄いマスクを適用したことによって平滑な側壁を有するトレンチが実現しており、その結果、レーザスクライビング処理によってより正確にデバイス層を切り開くプロファイルという結果になり得る。しかし他の実施形態には、波打った（ｓｃａｌｌｏｐｅｄ）側壁という結果になるようなプラズマエッチング処理も含まれ得る。そのような一実施形態においては、側壁のさらなる平滑化処理が用いられ得る。

【0033】

図２Ｂ及び４Ｂに示す実施形態においては、半導体ウエハ／基板２０４はダイの個片化を完了するために貫通してエッチングされる。しかし他の実施形態には、半導体ウエハ／基板２０４を部分的にのみプラズマエッチングし（例えば、半導体ウエハ／基板２０４を完全にエッチングしてしまわないように、レーザスクライビング処理によって形成されたトレンチ２１０をエッチングし）、裏面研削といった他の処理によってウエハのダイシングを完了することが含まれる。

【0034】

一実施形態においては、ダイを個片化するプラズマエッチングには、３つの工程の繰り返しを伴うボッシュプロセスを含む。３つには、堆積（例えばテフロンまたは他のポリマーの堆積）、エッチングされたトレンチ２１０を前進させるため、パターニングされたマスク２０２、４０２の間隙を通じて、半導体ウエハ／基板２０４を異方性エッチングすること、及び異方性エッチングされたトレンチを、等方性エッチングすること、が含まれる。ポリマーの堆積によって、トレンチ側壁が保護される。異方性エッチングによって、水平方向の平面からポリマーが除去され、シリコンの深度方向へのエッチングが行われる。等方性エッチングによって、トレンチの底面及び側面のシリコンがエッチングされ、垂直のテーパを持ったトレンチの側壁（例えば約９０度の側壁）が生成される。

【0035】

異方性エッチングと等方性エッチングの両方を用いるそのような具体的一実施形態においては、どちらかまたは両方のエッチング工程によって、バンプ／パッド２０６の表面から酸化層が除去される。具体的な一実施形態においては、エッチング処理の間、半導体ウエハ２０４のシリコン材料のエッチング速度は、分速２５μｍよりも速い。ダイ個片化プロセスのプラズマエッチングの部分には、超高密度プラズマ源が使用され得る。このようなプラズマエッチ処理を実施するのに好適な処理チャンバの一例は、米国カリフォルニア州サニーベールのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから市販されているＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標） Ｓｉｌｖｉａ（商標） Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標） Ｓｉｌｖｉａ（商標） Ｅｔｃｈシステムは、容量性及び誘導性のＲＦ結合を組み合わせ、それによって、容量性結合のみの場合に比べて、イオン密度及びイオンエネルギーのより独立した制御をもたらし、さらには磁気強化によって提供される改善をももたらす。この組み合わせによって、非常に低い圧力下であっても損傷を与える可能性がある、高いＤＣバイアスレベルなしで比較的高密度のプラズマが実現されるように、イオン密度がイオンエネルギーから効果的に分離されることが可能になる。複数のＲＦ源の構成はまた、並はずれて広いプロセスウインドウという結果ももたらす。しかし、シリコンのエッチングが可能な、任意のプラズマエッチングチャンバが用いられ得る。例示的な実施形態においては、本質的に正確なプロファイルの制御を維持しながら、また側面が実質的に波打たないようにしながら、従来のシリコンエッチング速度（例えば４０μｍかそれ以上）の約４０％よりも速いエッチング速度で、単一の結晶シリコン基板または半導体ウエハ２０４をエッチングするのに、ディープシリコンエッチングが使われる。具体的な実施形態においては、シリコン貫通電極タイプのエッチングプロセスが使われる。本エッチングプロセスは、例えばＳＦ_６、Ｃ_４Ｆ_６、Ｃ_４Ｆ_８、ＣＦ_４、ＣＨＦ_３、ＸｅＦ_２といったフッ素系のガスを含む反応性ガス、または比較的速いエッチング速度でシリコンをエッチングすることが可能な任意の他の反応ガスから生成されるプラズマに基づく。

【0036】

図１、２Ａ、２Ｂ、４Ａ及び４Ｂを要約すると、ダイの個片化プロセスには、マスク層を適用すること、シリコン基板をクリーンに露出するためマスク層、パッシベーション層、及びデバイス層にトレンチを形成するためのレーザスクライビングを行うこと、続いてシリコン基板まで貫通してダイシングするためのプラズマエッチングを行うこと、が含まれ得る。図４Ａ及び４Ｂのようにバンプに薄いマスク層が適用された場合、ダイを個片化するプラズマエッチングによって、同時に、露出した金属バンプ／パッドからの酸化層の除去も行われる。したがって、金属バンプ／パッドはフラックスに依存することなく、またさらなるプラズマ処理ステップを伴わず、洗浄される。

【0037】

プラズマエッチングの後は、方法にはウエハの洗浄、ダイのピッキング及びはんだ付けといった、さらなる工程が含まれ得る。はんだ付けには、フラックスを用いたはんだ付けとフラックスなしのはんだ付けが含まれ得る。

【0038】

はんだ付けにフラックスが用いられる実施形態においては、方法には、はんだ付けに先立ってプラズマエッチングから残留したフッ素のような残留物を除去するためのダイ側壁及び／または表面の洗浄（例えば酸素プラズマ洗浄）が含まれ得る。フラックスを用いたはんだ付けは、はんだ、フラックス及び熱の組み合わせが、電気的に接続されるべき２つのＩＣまたはボードの金属バンプ／パッドに適用されるリフローはんだ付けといった、当該技術分野で公知のプロセスによってなされ得る。フラックスを用いたはんだ付けを用いる実施形態には、ＩＣに残ったフラックスの残留物を洗浄する、及び／またはアンダーフィル（例えばエポキシもしくは他の好適なアンダーフィル材）を適用する、といった付加的な工程を含み得る。

【0039】

上記のように、本発明の実施形態もまた、フラックスなしのはんだ付けを可能にする。このような方法には、フラックスなしのはんだ付けに先立って、最初にウエハの洗浄及びダイのピッキングの工程が含まれ得る。

【0040】

フラックスなしのはんだ付けには、２つのダイを（または１つのダイをボード、ウエハその他に対して）互いに前面が向き合った状態で一緒に配置し、圧迫し（例えば圧力を印加し）、クランプすることが含まれ得る。これはしばしば、熱圧着接合として知られる。ダイが、互いの前面が向き合うように配置または位置合わせされる場合、各ダイのバンプ／パッドは、もう一方の対応部分と機械的に接触する。フラックスなしのはんだ付け方法では、次いで、例えばクランプされたダイをマイクロ波オーブンに入れることによって、クランプされたダイに対して熱を適用する。そのような一実施形態においては、電子レンジはあらかじめ１７５°Ｃに加熱されており、クランプされたダイはレンジの中に２〜５分間放置される。他の実施形態は、他の加熱方法を用い得る。方法には、次に、クランプされたダイをレンジから取り出して、クランプを外すことが含まれる。

【0041】

実施形態によると、ダイの側壁には、ダイシング及び／またはフラックスなしのはんだ付けに由来する副生成物が付着している。例えば、一実施形態においては、ダイの側壁にはダイシング後（例えば、ダイを個片化するためにウエハをプラズマエッチングした後）のフッ素がある。フッ素を除去することによって、ダイ表面及びダイを封入するエポキシをアンダーフィル材で効果的に濡らす（例えば、エポキシ／ポリマーで濡らす）ことが可能になる。

【0042】

こうして、フラックスなしのはんだ付けは、本明細書の実施形態によって、バンプ／パッドを有するダイを、表面を酸化させずに電気的に接続するために使われ得る。

【0043】

図３Ａ、３Ｂ、５Ａ、５Ｂ、５Ｃ、５Ｅ、５Ｆ、及び５Ｇは、厚いマスクかまたは薄いマスクかのいずれかによって被覆されたダイの、そのようなフラックスなしのはんだ付け処理の結果を示す。図３Ａ及び３Ｂは、プラズマエッチングに先立って厚いマスクで被覆され、次いでフラックスなしのはんだ付け処理が施されたバンプの画像である。図５Ａ及び５Ｂは、プラズマエッチングに先立って薄いマスクで被覆され、次いでフラックスなしのはんだ付け処理が施されたバンプの画像である。図５Ｃ、５Ｄ、５Ｅ、５Ｆ及び５Ｇは、プラズマエッチングに先立って薄いマスクで被覆され、次いでフラックスなしのはんだ付け処理が施されたバンプの拡大画像である。

【0044】

図２Ａ及び２Ｂに関連して上記で説明されたように、図３Ａ及び３Ｂのバンプのように厚いマスクで被覆されたバンプは、ダイシング処理の間、プラズマに露出されていない。結果として各ダイのバンプは変形されたが、うまくリフローされていない。したがって、プラズマエッチング処理の間に露出していなかったバンプは、互いに接合されない。

【0045】

対照的に、プラズマエッチングに先立って薄いマスクで被覆されたバンプは、プラズマエッチング処理の間に露出されており、図５Ａ〜５Ｇに示すようにフラックスなしのはんだ付けが可能になる。図５Ａ〜５Ｇに示すように、各ダイのバンプは良くリフローされており、フラックスに依存することなく共に接合することが可能であった。したがって、ウエハを個片化するプラズマエッチング工程がバンプからの酸化層の除去をも行う、本明細書に記載される実施形態によって、フラックスなしのはんだ付けが可能になる。上記のように、金属バンプ／パッドを接合するフラックスなしのはんだ付けには、長期的な信頼性を持たないＩＣをもたらす、フラックスを用いるはんだ付けによって残されたフラックス残留物を除去するという利点がある。

【0046】

図７を参照すると、処理ツール７００には、複数のロードロック７０４が結合された、ファクトリインターフェース７０２（ＦＩ）が含まれる。クラスタツール７０６は、ファクトリインターフェース７０２と結合される。クラスタツール７０６には、異方性プラズマエッチングチャンバ７０８及び等方性プラズマエッチングチャンバ７１４といった、１またはそれ以上のプラズマエッチングチャンバが含まれる。レーザスクライビング装置７１０もまた、ファクトリインターフェース７０２と連結される。一実施形態における処理ツール７００の総設置面積は、図７に示すとおり、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であり得る。

【0047】

一実施形態においては、レーザスクライビング装置７１０は、フェムト秒ベースのレーザを内蔵する。フェムト秒ベースのレーザは、ハイブリッドのレーザ及びエッチングによる個片化処理のうちのレーザアブレーション部分、例えば上記のレーザアブレーション処理を実施するのに好適である。一実施形態によると、レーザスクライビング装置７１０には、移動可能なステージもまた含まれる。移動可能なステージは、フェムト秒ベースのレーザに対してウエハ／基板（またはそのキャリア）を移動するように構成される。具体的な一実施形態においては、フェムト秒ベースのレーザもまた移動可能である。一実施形態におけるレーザスクライビング装置７１０の総設置面積は、図７に示すとおり、約２２４０ミリメートル×約１２７０ミリメートルであり得る。

【0048】

一実施形態においては、１またはそれ以上のプラズマエッチングチャンバ７０８は、複数の集積回路を個片化するためにパターニングされたマスクにある間隙を通じて、ウエハ／基板をエッチングするように構成される。そのような一実施形態においては、１またはそれ以上のプラズマエッチングチャンバ７０８は、ディープシリコンエッチング処理を実施するように構成される。具体的な一実施形態においては、１またはそれ以上のプラズマエッチングチャンバ７０８は、米国カリフォルニア州サニーベールのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから市販されているＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標） Ｓｉｌｖｉａ（商標） Ｅｔｃｈシステムである。本エッチングチャンバは、単一の結晶シリコン基板もしくはウエハの上または中に収納された、個片化された集積回路を作り出すために、特にディープシリコンエッチング用に設計したものであり得る。一実施形態においては、プラズマエッチングチャンバ７０８には、高いシリコンエッチング速度を促すために高密度プラズマ源が含まれる。一実施形態においては、個片化またはダイシングのプロセスにおける高い製造スループットを可能にするため、処理ツール７００のクラスタツール７０６部分には、１以上のエッチングチャンバが含まれる。

【0049】

ファクトリインターフェース７０２は、レーザスクライビング装置７１０を有する外部製造設備とクラスタツール７０６との間の、インターフェースとなるのに好適な大気ポートであり得る。ファクトリインターフェース７０２には、ストレージユニット（例えば前面開口型統一ポッド）から、クラスタツール７０６またはレーザスクライビング装置７１０のどちらかまたは両方へウエハ（またはそのキャリア）を移動するために、アームまたはブレードを持ったロボットが含まれ得る。

【0050】

クラスタツール７０６は、個片化の方法中の諸機能の実施に好適な他のチャンバも含み得る。例えば一実施形態においては、追加のエッチングチャンバの代わりに、堆積チャンバ７１２が含まれる。堆積チャンバ７１２は、ウエハ／基板のレーザスクライビングに先立って、例えば均一性のあるスピンオンプロセスによって、ウエハ／基板のデバイス層上またはその上方にマスクを堆積させるように構成され得る。そのような一実施形態においては、堆積チャンバ７１２は、約１０％以内の共形性ファクターを持った均一な層が堆積されるのに好適である。

【0051】

実施形態においては、等方性プラズマエッチングチャンバ７１４には、高周波マグネトロンまたは誘導結合されたプラズマ源といった、本明細書の他の箇所に記載された等方性エッチング処理の間に基板が収納された処理チャンバの上流に距離を置いて配置された、下流プラズマ源が用いられている。実施形態においては、等方性プラズマエッチングチャンバ７１４は、ＮＦ_３またはＳＦ_６、Ｃｌ_２またはＳｉＦ_４の中の１またはそれ以上といった例示的な非重合性プラズマエッチング源ガス、並びにＯ_２といった１またはそれ以上の酸化剤を、使用するように配管されている。

【0052】

図８は、本明細書に記載されたスクライビングの方法のうちの１またはそれ以上をマシンに実施させるための命令セットが内部で実行され得る、コンピュータシステム８００を示す。例示のコンピュータシステム８００には、バス８３０を介して互いに通信し合う、プロセッサ８０２、メインメモリ８０４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、例えば同期ＤＲＡＭ（ＳＤＲＡＭ）またはランバスＤＲＡＭ（ＲＤＲＡＭ）といったダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、スタティックメモリ８０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び補助記憶装置８１８（例えば、データストレージ装置）が含まれる。

【0053】

プロセッサ８０２は、マイクロプロセッサ、中央処理装置などの１または複数の汎用処理装置を表している。より具体的には、プロセッサ８０２は、複雑命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、などであってよい。プロセッサ８０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどの、１または複数の特殊用途処理装置であってもよい。プロセッサ８０２は、本明細書に記載される動作及びステップを実施するための処理論理８２６を実行するように構成される。

【0054】

コンピュータシステム８００は、ネットワークインターフェース装置８０８をさらに含み得る。コンピュータシステム８００は、ビデオディスプレイ装置８１０（例えば液晶ディスプレイ（ＬＣＤ）または陰極線管（ＣＲＴ））、英数字入力装置８１２（例えばキーボード）、カーソル制御装置８１４（例えばマウス）、及び信号生成装置８１６（例えばスピーカー）もまた含み得る。

【0055】

補助記憶装置８１８は、本明細書に記載される１または複数の任意の方法または機能を具現化する、１または複数の命令セット（例えばソフトウェア８２２）が中に記憶される、マシンアクセス可能記憶媒体（またはより具体的にはコンピュータ可読記憶媒体）８３１を含み得る。このソフトウェア８２２はまた、完全にまたは少なくとも部分的に、コンピュータシステム８００によって実行される間、メインメモリ８０４内、及び／またはプロセッサ８０２内に存在しても良い。メインメモリ８０４とプロセッサ８０２もまた、マシン可読記憶媒体を構成している。このソフトウェア８２２は更に、ネットワークインターフェース装置８０８を介して、ネットワーク８２０上で送信又は受信され得る。

【0056】

例示の実施形態において、マシンアクセス可能記憶媒体８３１を単一の媒体として示したが、「マシン可読記憶媒体」という語は、１または複数の命令セットを記憶する単一の媒体または複数の媒体（例えば集中データベースもしくは分散データベース、並びに／または関連キャッシュ及びサーバ）を含むと理解すべきである。「マシン可読記憶媒体」という語は、マシンによって実行される命令セットを記憶する、または符号化することができ、マシンに、本発明の任意の一又は複数の方法を実施させる任意の媒体を含むとも理解すべきである。したがって、「マシン可読記憶媒体」という語は、固体メモリ、光及び磁気媒体、並びに他の持続性マシン可読記憶媒体を、非限定的に含むと理解すべきである。

【0057】

上記記載は、例示的であり、限定するものではないことを意図していることは理解されるべきである。例えば、図面中のフロー図には、本発明のある実施形態で実施される工程の具体的な順番が示されているが、そのような順番が要求されている訳ではない（例えば、代替的な実施形態においては工程は異なる順番で実施され得たり、ある工程が組み合わされ得たり、ある工程が重複し得たりする）ことは理解されるべきである。さらに、上記記載を読み且つ理解すれば、多くの他の実施形態が、当業者にとって明らかになるだろう。本発明は具体的な実施例に関連して記載されてきたが、本発明は記載された実施形態に限定されず、添付の特許請求の範囲の精神及び範囲の中で、修正及び変更を伴って実施され得ることは認識されよう。それゆえ、本発明の範囲は、当該権利が与えられる均等物の完全な範囲と共に、添付の特許請求の範囲を参照して、決定されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5-01】

【図5-02】

【図6】

【図7】

【図8】