特許 6404306 パワー半導体デバイス、半導体デバイス、および電荷キャリア数を調整するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6404306

(24)【登録日】2018年9月21日

(45)【発行日】2018年10月10日

(54)【発明の名称】パワー半導体デバイス、半導体デバイス、および電荷キャリア数を調整するための方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20181001BHJP

   H01L 29/861 20060101ALI20181001BHJP

   H01L 29/868 20060101ALI20181001BHJP

   H01L 29/12 20060101ALI20181001BHJP

   H01L 29/78 20060101ALI20181001BHJP

   H01L 29/739 20060101ALI20181001BHJP

   B82Y 10/00 20110101ALI20181001BHJP

【ＦＩ】

   H01L29/06 601N

   H01L29/91 D

   H01L29/06 301F

   H01L29/06 301V

   H01L29/91 F

   H01L29/78 652T

   H01L29/78 652N

   H01L29/78 652A

   H01L29/78 655A

   B82Y10/00

【請求項の数】17

【外国語出願】

【全頁数】25

(21)【出願番号】特願2016-246370(P2016-246370)

(22)【出願日】2016年12月20日

(65)【公開番号】特開2017-157823(P2017-157823A)

(43)【公開日】2017年9月7日

【審査請求日】2016年12月21日

(31)【優先権主張番号】10 2015 122 387.2

(32)【優先日】2015年12月21日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】501209070

【氏名又は名称】インフィネオン テクノロジーズ アーゲー

【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】ヘアトル， アンドレアス

(72)【発明者】

【氏名】ブラント， マルティン

(72)【発明者】

【氏名】シュテグナー， アンドレ ライナー

(72)【発明者】

【氏名】シュトゥッツマン， マルティン

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 国際公開第２０１３／０６１４３３（ＷＯ，Ａ１）

【文献】 特開２００６−０８０３６８（ＪＰ，Ａ）

【文献】 特開２０１３−１８７２４０（ＪＰ，Ａ）

【文献】 特開２００８−１７７４６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

(57)【特許請求の範囲】

【請求項1】

パワー半導体デバイス（１００）であって、
少なくとも１つの電気構造体（１１２）を含む半導体基板（１１０）であって、前記少なくとも１つの電気構造体（１１２）は２０Ｖ超の阻止電圧を有する、半導体基板（１１０）と、
前記半導体基板（１１０）の上表面の少なくとも一部分の上に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は前記半導体基板（１１０）の縁部終端領域に沿って延在する、電気絶縁層構造体（１２０）と、を備え、
前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、電荷キャリア分布が横方向に変化するように、規定の電荷キャリアが前記縁部終端領域に加えられており、前記複数の局所領域（１３０）は、少なくとも１つの方向に、２００ｎｍ未満の寸法を含み、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子及びナノ結晶の群のうちの少なくとも１つである、
パワー半導体デバイス（１００）。

【請求項2】

前記複数の局所領域（１３０）から前記半導体基板（１１０）への電荷キャリアの電流が、前記パワー半導体デバイスの通常動作の最中において、１×１０^−１７Ａ／ｃｍ^２未満である、請求項１に記載のパワー半導体デバイス。

【請求項3】

電荷キャリアを蓄積するための前記複数の局所領域（１３０）が前記電気絶縁層構造体（１２０）内の電気的浮遊領域である、請求項１または２に記載のパワー半導体デバイス。

【請求項4】

電荷キャリアを蓄積するための前記複数の局所領域（１３０）が、５０ｎｍ超の厚さを含む前記電気絶縁層構造体（１２０）の少なくとも一部分の上に分布している、請求項１から３のいずれか一項に記載のパワー半導体デバイス。

【請求項5】

前記複数の局所領域（１３０）の各局所領域の最大寸法が２００ｎｍ未満である、請求項１から４のいずれか一項に記載のパワー半導体デバイス。

【請求項6】

前記電気絶縁層構造体（１２０）の少なくとも一部分内の前記複数の局所領域（１３０）の垂直および／または横方向の密度が、１ｃｍ^２当たり１×１０^９個よりも大きい、請求項１から５のいずれか一項に記載のパワー半導体デバイス。

【請求項7】

前記電気絶縁層構造体（１２０）、または前記電気絶縁層構造体（１２０）の小部分内における体積当たりの局所領域（１３０）の密度が、体積当たりの局所領域（１３０）の平均密度の１０％未満だけ変化し得る、請求項１から６のいずれか一項に記載のパワー半導体デバイス。

【請求項8】

前記複数の局所領域の最も近い近隣の局所領域（１３０）までの前記複数の局所領域の各局所領域（１３０）の平均距離が、前記半導体基板（１１０）の前記上表面までの前記複数の局所領域の前記局所領域（１３０）の平均距離の１０％未満である、請求項１から７のいずれか一項に記載のパワー半導体デバイス。

【請求項9】

前記複数の局所領域（１３０）が１０μｍ超にわたって横方向に分布している、請求項１から８のいずれか一項に記載のパワー半導体デバイス。

【請求項10】

前記電気絶縁層構造体（１２０）が、酸化ケイ素層、窒化ケイ素層、酸化アルミニウム層およびポリマー層の群のうちの１つである、請求項１から９のいずれか一項に記載のパワー半導体デバイス。

【請求項11】

前記電気絶縁層構造体（１２０）内に包埋された前記複数の局所領域（１３０）に蓄積された前記電荷キャリアが、前記パワー半導体デバイスの非動作状態において、前記電気絶縁層構造体（１２０）とパッシベーション層、または前記電気絶縁層構造体（１２０）と前記半導体デバイスのパッケージの成形材料もしくはポッティングゲルとの間の境界面において１メートル当たり１×１０^５ボルト超の電界を生じさせる、請求項１から１０のいずれか一項に記載のパワー半導体デバイス。

【請求項12】

パワー半導体デバイス（１００）であって、
少なくとも１つの電気構造体（１１２）を含む半導体基板（１１０）であって、前記少なくとも１つの電気構造体（１１２）は２０Ｖ超の阻止電圧を有する、半導体基板（１１０）と、
前記半導体基板（１１０）の上表面の少なくとも一部分の上に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は前記半導体基板（１１０）の縁部終端領域に沿って延在する、電気絶縁層構造体（１２０）と、を備え、
前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、前記複数の局所領域（１３０）は、少なくとも１つの方向に、２００ｎｍ未満の寸法を含み、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子及びナノ結晶の群のうちの少なくとも１つであり、
前記電気絶縁層構造体（１２０）内に包埋された電荷キャリアを蓄積するための前記複数の局所領域（１３０）に蓄積された電荷キャリア数が、体積当たりの平均電荷キャリア数の１０％より多く横方向に変化するように分布されている、パワー半導体デバイス。

【請求項13】

半導体デバイス（７００）であって、
半導体基板（１１０）と、
前記半導体基板（１１０）の上表面の少なくとも一部分の上に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は前記半導体基板（１１０）の縁部終端領域に沿って延在する、電気絶縁層構造体（１２０）と、を備え、
前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、電荷キャリア分布が横方向に変化するように、規定の電荷キャリアが前記縁部終端領域に加えられており、電荷キャリアを蓄積するための前記複数の局所領域（１３０）は、５０ｎｍ超の厚さを有する前記電気絶縁層構造体（１２０）の少なくとも一部分の上に分布しており、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子およびナノ結晶の群のうちの少なくとも１つである、
半導体デバイス（７００）。

【請求項14】

半導体デバイス（８００）であって、
半導体基板（１１０）と、
前記半導体基板（１１０）の上表面の少なくとも一部分の上に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は前記半導体基板（１１０）の縁部終端領域に沿って延在する、電気絶縁層構造体（１２０）と、を備え、
前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、電荷キャリアを蓄積するための前記複数の局所領域（１３０）から前記半導体基板（１１０）への電荷キャリアの電流は、前記半導体デバイスの通常動作中において、１×１０^−１７Ａ／ｃｍ^２未満であり、前記電気絶縁層構造体（１２０）の少なくとも一部分は、電荷キャリアを蓄積するための前記複数の局所領域（１３０）に蓄積された１ｃｍ^３当たり１×１０^−８クーロン超の体積当たりの平均電荷キャリア量を包埋し、電荷キャリア分布が横方向に変化するように、規定の電荷キャリアが前記縁部終端領域に加えられており、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子およびナノ結晶の群のうちの少なくとも１つである、
半導体デバイス（８００）。

【請求項15】

半導体デバイス（９００）であって、
半導体基板（１１０）と、
前記半導体基板（１１０）の上表面の少なくとも一部分の上に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は前記半導体基板（１１０）の縁部終端領域に沿って延在する、電気絶縁層構造体（１２０）と、を備え、
前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、前記電気絶縁層構造体（１２０）内に包埋された電荷キャリアを蓄積するための前記複数の局所領域（１３０）に蓄積された電荷は、前記半導体デバイスの非動作状態において、前記電気絶縁層構造体（１２０）とパッシベーション層（９１０）との間、または前記電気絶縁層構造体（１２０）と前記半導体デバイスのパッケージの成形材料（９２０）との間の境界面において１メートル当たり１×１０^５ボルト超の電界を生じさせ、電荷キャリア分布が横方向に変化するように、規定の電荷キャリアが前記縁部終端領域に加えられており、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子およびナノ結晶の群のうちの少なくとも１つである、
半導体デバイス（９００）。

【請求項16】

半導体デバイス（１０００）であって、
半導体基板（１１０）と、
前記半導体基板（１１０）の表面から前記半導体基板（１１０）内へ延在する少なくとも１つのトレンチ（１０１０）と、
前記少なくとも１つのトレンチ（１０１０）内に形成された電気絶縁層構造体（１２０）であって、前記電気絶縁層構造体（１２０）は、電荷キャリアを蓄積するための複数の局所領域（１３０）を包埋し、前記電気絶縁層構造体（１２０）の少なくとも一部分内における前記複数の局所領域の局所領域（１３０）の密度は１ｃｍ^３当たり１×１０^１３個よりも大きく、電荷キャリア分布が横方向に変化するように、規定の電荷キャリアが縁部終端領域に加えられており、電荷キャリアを蓄積するための前記複数の局所領域（１３０）の電荷キャリアを蓄積するための前記局所領域（１３０）は、ナノ粒子およびナノ結晶の群のうちの少なくとも１つである、電気絶縁層構造体（１２０）と、
を備える半導体デバイス（１０００）。

【請求項17】

半導体デバイスの半導体基板の上に形成された電気絶縁層構造体内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域に蓄積された電荷キャリア数を調整するための方法（１２００）であって、前記方法は、
前記半導体基板を２５０℃超の温度に加熱すること（１２１０）と、
前記半導体基板の前記温度が２５０℃を上回っている間に、少なくとも１つの局所領域によって蓄積された電荷キャリア数を調整し、前記半導体基板の縁部終端領域での電荷キャリア分布を横方向に変化させるために、電界を発生させること（１２２０）と、
を含む方法。

【発明の詳細な説明】

【技術分野】

【0001】

諸実施形態は、半導体デバイスにおける電界を低減または遮蔽するためのコンセプトに関し、詳細には、パワー半導体デバイス、半導体デバイス、半導体デバイスを形成するための方法、および電気絶縁層構造体内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷キャリア数を調整するための方法に関する。

【背景技術】

【0002】

半導体デバイスは、動作中に生じる電界に耐えなければならない。例えば、パワー半導体であるいくつかのデバイス（例えば、ＩＧＢＴおよびダイオード）は、最大６５００ボルトまでの電圧を安全に阻止するための要件を満たさなければならない。この目的のために、これらの高電圧をチップ縁部の方向において減少させる縁部終端が必要とされる。パワーデバイスの長期間安定性のために不可欠である縁部の部分は、被覆層、いわゆる、パッシベーションである。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Ｂ．Ｋ．Ｍｅｙｅｒ，Ｄ．Ｍ．Ｈｏｆｆｍａｎｎ，Ｗ．Ｓｔａｄｌｅｒ，Ｖ．Ｐｅｔｒｏｖａ−Ｋｏｃｈ，Ｆ．Ｋｏｃｈ，Ｐ．Ｏｍｌｉｎｇ，Ｐ．Ｅｍａｎｕｅｌｓｓｏｎ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６３，２１２０（１９９３）

【非特許文献2】Ａ．Ｊａｎｏｔｔａ，Ｙ．Ｄｉｋｃｅ，Ｍ．Ｓｃｈｍｉｔｔ，Ｒ．Ｊａｎｓｓｅｎ ａｎｄ Ｍ．Ｓｔｕｔｚｍａｎｎ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９５，４０６０（２００４）

【非特許文献3】Ｕ．Ｓｅｒｉｎｃａｎ，Ｓ．Ｙｅｒｃｉ，Ｍ．Ｋｕｌｋｃｉ，Ｒ．Ｔｕｒａｎ，Ｎｕｃｌ．Ｉｎｓｔｒｕｍ．Ｍｅｔｈｏｄｓ Ｐｈｙｓ．Ｒｅｓ．Ｂ ２３９，４１９（２００５）

【非特許文献4】Ｔ．Ｓｕｏｍｉｎｅｎ，Ｐ．Ｐａｔｕｒｉ，Ｈ．Ｈｕｈｔｉｎｅｎ，Ｌ．Ｈｅｉｋｋｉｌａ，Ｈ．Ｐ．Ｈｅｄｍａｎ，Ｒ．Ｐｕｎｋｋｉｎｅｎ，Ｒ．Ｌａｉｈｏ，Ａｐｐｌ．Ｓｕｒｆ．Ｓｃｉ．２２２，１３１（２００４）

【非特許文献5】Ｈ．Ｔａｋａｇｉ，Ｈ．Ｏｇａｗａ，Ｙ．Ｙａｍａｚａｋｉ，Ａ．Ｉｓｈｉｚａｋｉ，Ｔ．Ｎａｋａｇｉｒｉ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６，２３７９（１９９０）

【非特許文献6】Ｍ．Ｚａｃｈａｒｉａｓ，Ｊ．Ｈｅｉｔｍａｎｎ，Ｒ．Ｓｃｈｏｌｚ，Ｕ．Ｋａｈｌｅｒ，Ｍ．Ｓｃｈｍｉｄｔ，Ｊ．Ｂｌａｅｓｉｎｇ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８０，６６１（２００２）

【非特許文献7】Ｍ．Ｆｕｊｉｉ，Ａ．Ｍｉｍｕｒａ，Ｓ．Ｈａｙａｓｈｉ，Ｋ．Ｙａｍａｍｏｔｏ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５，１８４（１９９９）

【非特許文献8】Ｉ．Ｄ．Ｓｈａｒｐ，Ｑ．Ｘｕ，Ｃ．Ｙ．Ｌｉａｏ，Ｄ．Ｏ．Ｙｉ，Ｊ．Ｗ．Ｂｅｅｍａｎ，Ｚ．Ｌｉｌｉｅｎｔａｌ−Ｗｅｂｅｒ，Ｋ．Ｍ．Ｙｕ，Ｄ．Ｎ．Ｚａｋｈａｒｏｖ，Ｊ．Ｗ．Ａｇｅｒ ＩＩＩ，Ｄ．Ｃ．Ｃｈｒｚａｎ，Ｅ．Ｅ．Ｈａｌｌｅｒ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９７，１２４３１６（２００５）

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体デバイスの信頼性および／または耐久性を改善することを可能にする、半導体デバイスのためのコンセプトを提供することに対する需要が存在し得る。

【課題を解決するための手段】

【0005】

このような需要は請求項の主題によって満足され得る。

【0006】

いくつかの実施形態は、少なくとも１つの電気構造体を含む半導体基板を備えるパワー半導体デバイスに関する。少なくとも１つの電気構造体は２０Ｖ超の阻止電圧を有する。さらに、パワー半導体デバイスは、半導体基板の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体を備える。電気絶縁層構造体は、電荷キャリアを蓄積するための１つ以上の局所領域を包埋している。さらに、１つ以上の局所領域は、少なくとも１つの方向において、２００ｎｍ未満の寸法を含む。

【0007】

いくつかの実施形態は、半導体基板と、半導体基板の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体とを備える半導体デバイスに関する。電気絶縁層構造体は、電荷キャリアを蓄積するための複数の局所領域を包埋している。電荷キャリアを蓄積するための複数の局所領域は、５０ｎｍ超の厚さを含む電気絶縁層構造体の少なくとも一部分の上に分布している。

【0008】

いくつかの実施形態は、半導体基板と、半導体基板の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体とを備える半導体デバイスに関する。電気絶縁層構造体は、電荷キャリアを蓄積するための１つ以上の局所領域を包埋している。電荷キャリアを蓄積するための１つ以上の局所領域から半導体基板への電荷キャリアの電流は、半導体デバイスの通常動作の最中において、１×１０^−１７Ａ／ｃｍ^２未満である。さらに、電気絶縁層構造体の少なくとも一部分は、電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された１ｃｍ^３当たり１×１０^−８クーロン超の体積当たりの平均電荷キャリア量を包埋している。

【0009】

いくつかの実施形態は、半導体基板と、半導体基板の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体とを備える半導体デバイスに関する。電気絶縁層構造体は、電荷キャリアを蓄積するための１つ以上の局所領域を包埋している。電気絶縁層構造体内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷は、半導体デバイスの非動作状態において、電気絶縁層構造体とパッシベーション層との間、または電気絶縁層構造体と半導体デバイスのパッケージの成形材料との間の境界面において１メートル当たり１×１０^５ボルト超の電界を生じさせる。

【0010】

いくつかの実施形態は、半導体基板と、半導体基板の表面から半導体基板内へ延在する少なくとも１つのトレンチとを備える半導体デバイスに関する。さらに、半導体デバイスは、少なくとも１つのトレンチ内に形成された電気絶縁層構造体を備える。電気絶縁層構造体は、電荷キャリアを蓄積するための複数の局所領域を包埋している。電気絶縁層構造体の少なくとも一部分内の複数の局所領域の局所領域の密度は、１ｃｍ^２当たり局所領域１×１０^９個よりも大きい。

【0011】

いくつかの実施形態は、半導体デバイスの半導体基板の上に形成された電気絶縁層構造体内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷キャリア数を調整するための方法に関する。本方法は、半導体基板を、２５０℃超の温度に加熱することと、半導体基板の温度が２５０℃を上回っている間に、少なくとも１つの局所領域によって蓄積された電荷キャリア数を調整するために、電界を発生させることと、を含む。

【0012】

以下において添付の図を参照しながら装置および／または方法のいくつかの実施形態を単なる例として説明する。

【図面の簡単な説明】

【0013】

【図1】パワー半導体デバイスの一部の概略断面図を示す。

【図2】半導体ダイオードの縁部領域の概略断面図を示す。

【図3】半導体デバイスの縁部領域の概略断面図を示す。

【図4】半導体デバイスの縁部領域の概略断面図を示す。

【図5】半導体デバイスの縁部領域の概略断面図を示す。

【図6】半導体デバイスの縁部領域の概略断面図を示す。

【図7】電荷キャリアを蓄積するための複数の局所領域を有する半導体デバイスの一部の概略断面図を示す。

【図8】半導体デバイスの一部の概略断面図を示す。

【図9】半導体デバイスの縁部領域の概略断面図を示す。

【図10】トレンチ内における電荷キャリアを蓄積するための複数の局所領域を有する半導体デバイスの概略断面図を示す。

【図11A】半導体デバイスの縁部終端領域内における電荷キャリアを蓄積するための複数の局所領域を有する半導体デバイスの概略断面図を示す。

【図11B】図１１Ａに示される半導体デバイスの概略上面図を示す。

【図12】電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷キャリア数を調整するための方法のフローチャートを示す。

【発明を実施するための形態】

【0014】

これより、添付の図面を参照して様々な例示的実施形態をより詳しく説明する。図面には、いくつかの例示的実施形態が示される。図において、線、層および／または領域の厚さは、明瞭にするために、誇張されていてもよい。

【0015】

したがって、例示的実施形態は様々な変更および代替の形態が可能であるが、それらの実施形態が例として図に示され、本明細書において詳細に説明されることになる。しかし、例示的実施形態を、開示されている特定の形態に限定する意図はなく、逆に、例示的実施形態は、本開示の範囲に含まれる全ての変更、同等物、および代替物を包括することを理解されたい。類似の番号は、図の説明全体を通して類似または同様の要素を指す。

【0016】

要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」と言及される場合には、それは他方の要素に直接接続もしくは結合されることができるか、または介在要素が存在してもよいことを理解されたい。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言及される場合には、介在要素は存在しない。要素間の関係を説明するために用いられる他の言葉も同様に解釈されるべきである（例えば、「〜との間に（ｂｅｔｗｅｅｎ）」対「〜との間に直接（ｄｉｒｅｃｔｌｙ ｂｅｔｗｅｅｎ）」、「隣接する（ａｄｊａｃｅｎｔ）」対「直接隣接する（ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ）」など）。

【0017】

本明細書において用いられる用語法は、特定の実施形態を説明することのみを目的とするものであり、例示的実施形態の限定を意図されてはいない。本明細書において使用される時、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうではないことを明確に示さない限り、複数形も含むことが意図される。さらに、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合、記述される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在もしくは追加を排除するものではないことを理解されたい。

【0018】

特に定義されない限り、本明細書において用いられる全ての用語（技術用語および科学用語を含む）は、例示的実施形態が属する技術分野の当業者によって一般的に理解されているのと同じ意味を有する。さらに、用語、例えば、一般的に使用されている辞書に定義されている用語は、関連する技術分野の文脈におけるそれらの意味と矛盾しない意味を有すると解釈されるべきであることを理解されたい。ただし、本開示が、当業者によって一般的に理解されている意味からはずれた特定の意味を用語に与える場合には、本明細書においてこの定義が与えられた特定の文脈においては、この意味を考慮するべきものとする。

【0019】

図１は、一実施形態に係るパワー半導体デバイス１００を示す。パワー半導体デバイス１００は、少なくとも１つの電気構造体１１２を含む半導体基板１１０を備える。少なくとも１つの電気構造体１１２は２０Ｖ超の阻止電圧を有する。さらに、パワー半導体デバイス１００は、半導体基板１１０の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体１２０を備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための１つ以上の局所領域１３０を包埋している。さらに、１つ以上の局所領域１３０は、少なくとも１つの方向において、２００ｎｍ未満の寸法を含む。

【0020】

電荷キャリアを蓄積するための１つ以上の局所領域１３０は電荷キャリアを蓄積することができる。パワー半導体デバイスの動作中に生じる電界は、例えば、電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された電荷キャリアのゆえに、低減されるか、または少なくとも部分的に遮蔽され得る。その結果、例えば、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０とパワー半導体デバイス１００のパッケージの成形材料との間の境界面において生じる最大電界が低減され得る。さらに、外部電界が内向きに少なくとも部分的に遮蔽され得る。このように、半導体デバイスの信頼性および／または耐久性が改善され得る。

【0021】

電荷キャリアを蓄積するための局所領域１３０は、電気絶縁層構造体１２０によって包囲され、局所領域１３０の位置において電界が生じ得るか、または存在し得るにもかかわらず通常動作温度の下で電荷キャリアを保持する能力を有する領域であってもよい。例えば、電荷キャリアを蓄積するための１つ以上の局所領域１３０は電気絶縁層構造体１２０内の電気的浮遊領域であってもよい。電気絶縁層構造体１２０は１つ以上の局所領域１３０の各々を完全に包囲してもよい。例えば、１つ以上の局所領域１３０は、パワー半導体デバイス１００の動作中に基準電位を提供する電極構造体（例えばソース、ドレイン、ゲート、アノードまたはカソード）への電気接続を有することなく包囲されている。

【0022】

電荷キャリアを蓄積するための１つ以上の局所領域１３０は様々な仕方で実装され得る。例えば、電気絶縁層構造体１２０は、電荷キャリアを蓄積するための複数の局所領域１３０を包埋していてもよい。局所領域１３０は、粒子（例えば、半導体粒子もしくは金属粒子）、ナノ粒子（例えば、半導体ナノ粒子もしくは金属ナノ粒子）、ナノ結晶（例えば、半導体ナノ結晶もしくは金属ナノ結晶）、組み込まれたイオンの偏析領域、欠陥クラスタ領域、または包埋された電荷キャリアの領域であってもよい。これらの例では、局所領域は全方向において２００ｎｍ未満の寸法を含んでもよい。換言すれば、複数の局所領域の各局所領域１３０の最大寸法は２００ｎｍ未満（または１００ｎｍ未満、５０ｎｍ未満、２０ｎｍ未満もしくは１０ｎｍ未満）であってもよい。例えば、ナノ粒子またはナノ結晶（例えば、シリコンナノ結晶またはゲルマニウムナノ結晶）は２０ｎｍ未満（または１０ｎｍ未満）の最大寸法を含んでもよい。

【0023】

複数の局所領域１３０は、５０ｎｍ超（または１００ｎｍ超、２００ｎｍ超、５００ｎｍ超、１μｍ超もしくは３μｍ超、あるいは５０ｎｍ〜３μｍ）の厚さ（垂直寸法）を含む電気絶縁層構造体１２０の一部分の上に分布していてもよい。加えて、複数の局所領域は１０μｍ超（または２０μｍ超、５０μｍ超もしくは１００μｍ超）にわたって横方向に分布していてもよい。例えば、電気絶縁層構造体の少なくとも一部分内の複数の局所領域の局所領域１３０の面積当たりの密度は、１ｃｍ^２当たり局所領域１×１０^９個よりも大きい（または１ｃｍ^２当たり局所領域１×１０^１０個超、もしくは１ｃｍ^２当たり局所領域１×１０^１１個超である）。例えば、電気絶縁層構造体の少なくとも一部分内の複数の局所領域の局所領域１３０の体積当たりの密度は、１ｃｍ^３当たり局所領域１×１０^１３個よりも大きい（または１ｃｍ^３当たり局所領域１×１０^１４個超、もしくは１ｃｍ^３当たり局所領域１×１０^１５個超である）。

【0024】

代替的に、電荷キャリアを蓄積するための局所領域１３０は、２００ｎｍ未満（または１００ｎｍ未満、５０ｎｍ未満、２０ｎｍ未満もしくは１０ｎｍ未満）の垂直寸法、ならびに線状の局所領域をもたらす、半導体基板１１０の表面と平行な１つの横方向における２００ｎｍ超（例えば、１μｍ超、５μｍ超、１０μｍ超、２０μｍ超もしくは５０μｍ超）の横方向延長、またはシート状もしくは層状の局所領域をもたらす、２つの直交する横方向における２００ｎｍ超（例えば、１μｍ超、５μｍ超、１０μｍ超、２０μｍ超もしくは５０μｍ超）の横方向延長を含んでもよい。十分に高い電界および／または温度が生じた場合には、層状局所領域または線状局所領域内における電荷キャリア運動が可能になり得る。例えば、単一の層状局所領域１３０、または互いに並行に配列された複数の線状局所領域が、電界の発生を低減するか、または少なくとも部分的に遮蔽するために十分になり得る。別の例では、複数の層状局所領域１３０が半導体基板の上方に垂直に積層されてもよく、電気絶縁層によって分離されてもよく、それにより、電気絶縁層構造体１２０は、交互になった一連の電気絶縁層および層状局所領域１３０を含む。

【0025】

１つの大きな局所領域１３０の代わりに、複数の局所領域１３０が、半導体基板１１０および／または別の複数の局所領域までは大きな垂直距離（例えば、５０ｎｍ超、１００ｎｍ超または２００ｎｍ超）を有し、複数の局所領域の近隣の局所領域までは短い横方向距離（例えば、２０ｎｍ未満もしくは１０ｎｍ未満）を有するように配列されてもよい。十分に高い電界および／または温度が生じた場合には、複数の局所領域１３０の近隣の局所領域１３０の間の電荷移動が、短い横方向距離のゆえに可能になり得る。それと比べて、高い電界が生じる場合があっても、複数の局所領域１３０と半導体基板および／または他の複数の局所領域との間の電荷移動は、大きな垂直距離のゆえに抑制または防止され得る。例えば、複数の局所領域の最も近い近隣の局所領域１３０までの複数の局所領域の各局所領域１３０の平均距離は、半導体基板１１０の表面までの複数の局所領域の局所領域１３０の平均距離の１０％未満（または５％未満もしくは１％未満）である。

【0026】

近隣の局所領域１３０の間の電荷移動は許容可能になり得るが、その一方で、１つ以上の局所領域１３０から半導体基板１１０への電荷キャリアの電流（例えば、直接の電流、または半導体基板に接続された導電性構造体を通じた電流）は、例えば、回避され得る。例えば、１つ以上の局所領域１３０から半導体基板１１０への面積当たりの（例えば、ｃｍ^−２）電荷キャリアの電流は、パワー半導体デバイス１００の通常動作の最中において、１×１０^−１７Ａ／ｃｍ^２未満（または５×１０^−１８Ａ／ｃｍ^２未満もしくは１×１０^−１８Ａ／ｃｍ^２未満）になり得る。例えば、１×１０^−１７Ａ／ｃｍ^２未満の電流は、２０年間で１ｃｍ^２当たり＜５×１０^１０個の素電荷の変化に対応する。例えば、通常動作条件下で動作させた場合には、パワー半導体デバイス１００の平均寿命にわたって合計された１つ以上の局所領域１３０から半導体基板１１０への電荷キャリアの電流は、１つ以上の局所領域１３０によって蓄積された電荷キャリア全体の２０％未満（または１０％未満もしくは５％未満）になり得る。いくつかの実施例では、半導体デバイスの（例えば、例として、パワー半導体デバイスのデータシート内に要約されている、通常動作条件下における）通常動作中における複数の局所領域の局所領域１３０の間の電荷移動は、複数の局所領域１３０から半導体基板１１０への電荷キャリアの電流よりも１０００倍（または１００倍もしくは１００００倍）大きくなり得る。例えば、１つ以上の局所領域１３０から半導体基板１１０への電荷キャリアの電流は、１つ以上の局所領域１３０と、半導体基板１１０、および／またはパワー半導体デバイス１００の電極構造体との間に十分に厚い電気絶縁層を配置することによって抑制されるか、または所望の限度未満に維持され得る。

【0027】

例えば、局所領域１３０は、通常動作中に荷電条件を変化させないか、またはほとんど変化させない、荷電した導電領域であってもよい。局所領域の電界は、阻止動作において生じる、デバイスの内部電界との干渉によってデバイスとモールディングコンパウンドとの間の境界面における電界強度を低減し得る。代替的に、信頼性は、（局所領域を包埋した）追加の層によって、外部電界を内向きに遮蔽することによって改善され得る。外部電界は、数日または数週間という時間スケールでデバイスの寿命にわたって動作中にゆっくりと変化し得るため、これらの電界は、例えば、縁部終端の機能を妨害しない。例えば、トンネリングプロセスによる導電領域（局所領域、例えば、ナノ粒子）の間のゆっくりした電荷キャリア交換が可能となる場合には、電気的中性層（例えば、ナノ粒子層）全体内における電荷キャリア分布は自動的に調整され得る。（トンネリングによる）（低い）横方向導電性を有する遮蔽層（例えば、ナノ粒子、例として、ナノ結晶の、横方向の高密度マトリックスを含む）が実装されてもよい。例えば、層の（例えば、ナノ粒子を含む）いくつかの領域内の導電性は、電界の高速変化もが動作中に遮蔽され得るように、強く増大させられてもよい。

【0028】

電気絶縁層構造体１２０は１つ以上の電気絶縁層を含んでもよい。電気絶縁層構造体１２０の少なくとも１つの電気絶縁層は、電荷キャリアを蓄積するための少なくとも１つの局所領域１３０を包埋している。例えば、電気絶縁層構造体１２０は、少なくとも１つの局所領域１３０を包埋した酸化ケイ素層、窒化ケイ素層、酸化アルミニウム層またはポリマー層を含む。例えば、電気絶縁層構造体１２０は、粒子、ナノ粒子、ナノ結晶、金属粒子、組み込まれたイオンの偏析領域、欠陥クラスタ領域、または包埋された電荷キャリアの領域を包埋した酸化ケイ素層を含む。代替的に、または追加的に、電気絶縁層構造体１２０は、包埋された電荷キャリアの領域を包埋した酸化アルミニウム層を含む。さらに代替的に、または追加的に、電気絶縁層構造体１２０は、例えば、金属粒子を包埋したポリマー層を含む。

【0029】

例えば、複数の局所領域１３０は電気絶縁層構造体１２０の上に実質的に均等に分布していてもよいか、または電気絶縁層構造体は、複数の局所領域の局所領域１３０の実質的に均等な分布を各々含む小部分を含む。体積当たりの局所領域の局所密度の変化が、電気絶縁層構造体１２０、または電気絶縁層構造体１２０の小部分内における体積当たりの局所領域の平均密度の１０％未満（または２０％未満もしくは５％未満）になり得る場合には、複数の局所領域の局所領域１３０は実質的に均等に分布し得る。

【0030】

例えば、電気絶縁層構造体１２０の少なくとも一部分は、電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された、１ｃｍ^２当たり１×１０^１０個超（または１×１０^１１個超もしくは５×１０^１１個超）の素電荷、あるいは１ｃｍ^３当たり１×１０^−９クーロン超（または１×１０^−８超もしくは５×１０^−８超）の体積当たりの平均電荷キャリア量を包埋していてもよい。１つ以上の局所領域１３０は、デバイスの製造または動作中に絶縁層内に通常組み込まれる電荷キャリア数よりも大幅に多くの電荷を蓄積してもよい。

【0031】

例えば、電気絶縁層構造体１２０内に包埋された１つ以上の局所領域１３０によって蓄積された電荷キャリアは、半導体デバイス１００の非動作状態において、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０と半導体デバイス１００のパッケージの成形材料との間の境界面において１メートル当たり１×１０^５ボルト超（または１×１０^６Ｖ／ｍ超もしくは１×１０^７Ｖ／ｍ超）の電界を生じさせ得る。非動作状態は、パワー半導体デバイス１００に対して外部電位が与えられていないか（例えば、外部デバイスに対する全ての境界面が電気的に浮遊している）、または電位差が与えられている（例えば、外部デバイスに対する全ての境界面が同じ基準電位にある）、パワー半導体デバイス１００の状態であってもよい（例えば、パワー半導体デバイスが他のデバイスから切断もしくは絶縁されているか、またはパワー半導体デバイスが１つ以上の外部デバイスに接続されているが、接続が非活動状態である）。外部電位が存在しない場合、蓄積された電荷キャリアは、半導体デバイス１００の非動作状態において、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０と半導体デバイス１００のパッケージの成形材料との間の境界面において存在する、電界を依然として発生させ得る。蓄積された電荷キャリアによって発生される電界は、デバイス１００の動作中に生じる電界の少なくとも一部を打ち消し得る。このように、半導体デバイス１００の動作中に生じる最大電界は、１つ以上の局所領域１３０によって蓄積された電荷キャリアを有しない場合よりも低くなり得る。

【0032】

例えば、電気絶縁層構造体内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷キャリア数は、体積当たりの平均電荷の横方向変化を含んでもよい（例えば、電気絶縁層構造体の１００ｎｍ ｘ １００ｎｍの横方向区域において蓄積された最大電荷キャリア数は、電気絶縁層構造体の１００ｎｍ ｘ １００ｎｍの別の横方向区域において蓄積された平均電荷キャリア数よりも少なくとも１０％大きくてもよい）。例えば、１つ以上の局所領域１３０において蓄積された電荷キャリアのキャパシタンスは、半導体デバイス１００の動作中に生じる（最大）電界に対応するために十分に大きくてもよい。半導体デバイス１００の動作中に生じる電界は半導体基板１１０の表面に沿って変化し得る。任意選択的に、蓄積された電荷キャリア数もまた、横方向に変化する電界に見合うように横方向に変化してもよい。例えば、より高い電界（例えば、平均または基準電界よりも高い電界）を含む半導体基板１１０の表面の領域に近い（それに近接した、または最も近い）電気絶縁層構造体１２０内に包埋された１つ以上の局所領域１３０によって蓄積された平均電荷キャリア数は、半導体デバイス１００の阻止状態において、より低い電界（例えば、平均または基準電界よりも低い電界）を含む半導体基板１１０の表面の領域に近い（それに近接した、または最も近い）電気絶縁層構造体内に包埋された１つ以上の局所領域によって蓄積された平均電荷キャリア数より大きくてもよい。このように、半導体デバイス１００の動作中に生じる電界の打ち消しは、実質的に横方向に均等に分布した電荷キャリアと比べて改善され得る。

【0033】

電気絶縁層構造体１２０は、半導体基板１１０の横方向面（例えば、前側面）に直接隣接して配置されていてもよいか、または１つ以上の他の層が電気絶縁層構造体１２０と半導体基板１１０との間に配置されていてもよい。例えば、無機絶縁層（例えば、酸化ケイ素層もしくは窒化ケイ素層）および／または電極構造体（例えば、ドレイン金属構造体、ソース金属構造体、ゲート金属構造体、アノード金属構造体もしくはカソード金属構造体）が電気絶縁層構造体１２０と半導体基板１１０との間に配置されていてもよい。電気絶縁層構造体１２０は半導体基板１１０の横方向面と実質的に平行に延在してもよく、垂直寸法（厚さ）よりも大幅に大きな（１００倍超大きいか、または１０００倍超もしくは１００００倍超）横方向延長を含んでもよい。

【0034】

例えば、電気絶縁層構造体１２０は、パワー半導体デバイス１００の縁部終端領域、または半導体基板１１０上の高電界の領域において配置されてもよい。例えば、電気絶縁層構造体１２０は、少なくとも、パワー半導体デバイス１００の半導体基板１１０の縁部終端領域に沿って延在してもよい。縁部終端領域は、半導体基板１１０の縁部から半導体基板１１０の活性領域またはセル領域に向かって、あるいはそこまで横方向に延在する半導体基板１１０の一部であってもよい。半導体基板のセル領域または活性領域は半導体基板１１０の中心部分に位置していてもよい。例えば、パワー半導体デバイス１００を通る電流の流れは、パワー半導体デバイス１００の動作中に、主として（例えば、全電流の９０％超）パワー半導体デバイス１００のセル領域において生じてもよい。例えば、少なくとも１つの電気構造体１１２は半導体基板１１０のセル領域または活性領域内に配置される。縁部終端領域は、半導体基板１１０の縁部とセル領域との間の電位差を横方向に阻止するために用いられ得る。パワー半導体デバイス１００の動作中に縁部終端領域内において高電界が生じ得る。包埋された１つ以上の局所領域１３０を有する電気絶縁層構造体１２０は、パッシベーション層またはモールディングコンパウンドに向いた境界面における電界を低減し得る。さらに、外部電界が内向きに少なくとも部分的に遮蔽され得る。

【0035】

半導体基板の横方向面（例えば前側面）は、半導体表面の上の金属層、絶縁層またはパッシベーション層に向いた半導体基板の半導体表面であってもよい。半導体基板の（例えば、半導体基板を他のものから分離する結果生じる）基本的に垂直な縁部と比べて、半導体基板の表面は、横方向に延在する基本的に水平な表面であってもよい。半導体基板の表面は、（例えば、製造プロセスまたはトレンチによる半導体構造体の不均一性を無視すれば）基本的に均一な平面であってもよい。例えば、半導体基板の前側面は、半導体材料と半導体基板の上の絶縁層、金属層またはパッシベーション層との間の境界面であってもよい。例えば、半導体基板の前側面においては、半導体基板の裏側よりも複雑な構造体が配置されてもよい。半導体基板の裏側面は、半導体基板の裏側面の５０％超（または例えば８０％超）を覆う裏側金属配線コンタクト構造体（例えば、ソース／ドレインまたはコレクタ／エミッタまたはアノード／カソードコンタクト構造体）が形成されてもよい（または形成されている）半導体基板の側面または表面であってもよい。

【0036】

例えば、垂直方向または垂直寸法は、半導体基板１１０の前側面と垂直であるか、または直交してもよく、横方向または横方向寸法は半導体基板１１０の前側面と実質的に平行であってもよい。

【0037】

半導体基板１１０は、半導体ウェハ、半導体ウェハの一部、または半導体ダイであってもよい。半導体基板は、シリコンベースの基板（例えば、シリコン（Ｓｉ）基板またはシリコンウェハ）であってもよい。代替的に、半導体デバイスの半導体基板は、例えば、炭化ケイ素（ＳｉＣ）基板、ヒ化ガリウム（ＧａＡｓ）基板または窒化ガリウム（ＧａＮ）基板であってもよい。半導体基板は、例えば、ヘテロもしくはホモエピタキシャル半導体基板、チョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ、ＣＺ）半導体基板、磁気ＣＺ半導体基板、またはフローティングゾーン半導体基板であってもよい。

【0038】

例えば、パワー半導体デバイス１００は、通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）デバイスよりも高い電圧に対処するか、またはこれを阻止することができる任意の半導体デバイスであってよい。例えば、パワー半導体デバイス１００は、２０Ｖよりも高い電圧を阻止する能力を有し得る。例えば、パワー半導体デバイス１００、またはパワー半導体デバイスの少なくとも１つの電気構造体１１２（例えば、縦型ダイオード構造体、縦型電界効果トランジスタ構造体もしくは縦型絶縁ゲートバイポーラトランジスタ構造体）は、２０Ｖ超（例えば、２０Ｖもしくは５０Ｖの降伏電圧）、１００Ｖ超（例えば、２００Ｖ、３００Ｖ、４００Ｖもしくは５００Ｖの降伏電圧）、５００Ｖ超（例えば、６００Ｖ、７００Ｖ、８００Ｖもしくは１０００Ｖの降伏電圧）、または１０００Ｖ超（例えば、１２００Ｖ、１５００Ｖ、１７００Ｖ、２０００Ｖ、３００Ｖもしくは６５００Ｖの降伏電圧）の降伏電圧または阻止電圧を有し得る。パワー半導体デバイス１００は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、またはダイオードを含んでもよいか、あるいは当該のものであってもよい。

【0039】

図２は、一実施形態に係る半導体ダイオード２００の縁部領域の概略断面図を示す。半導体ダイオード２００は、アノード／カソード領域２２０（例えば、ｐ型にドープされたシリコンアノード領域）を有する半導体基板１１０（例えば、シリコンバルク）を備える。さらに、半導体ダイオード２００は、半導体基板１１０の表面においてアノード／カソード領域２２０に（直接）隣接して配置されるか、またはそれに接続されたアノード／カソード電極構造体２１０（例えば、金属またはポリシリコン構造体）を備える。加えて、電荷キャリアを蓄積するための複数のナノ結晶を包埋した電気絶縁層構造体１２０が、半導体基板１１０の縁部とアノード／カソード電極構造体２１０との間の半導体基板１１０の表面に沿って配置されている。例えば、ナノ結晶は酸化物マトリックス内に配置されていてもよい。代替的に、電気絶縁層構造体１２０および局所領域１３０の実装に関する他の実施例のうちの１つが用いられてもよい。

【0040】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図２に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１）もしくは以下（例えば、図３〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0041】

図３は、一実施形態に係る半導体デバイス３００の縁部領域の概略断面図を示す。半導体デバイス３００は、半導体基板１１０と、半導体基板１１０の表面において、半導体基板１１０内に配置された少なくとも１つの電気構造体に（直接）隣接して配置された電極構造体２１０とを備える。加えて、電荷キャリアを蓄積するための複数のナノ結晶を包埋した電気絶縁層構造体１２０が、半導体基板１１０の縁部と電極構造体２１０との間の半導体基板１１０の表面に沿って配置されている。電気絶縁層構造体１２０は無機電気絶縁層３１０（例えば、酸化ケイ素層）によって被覆されている。

【0042】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図３に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図２）もしくは以下（例えば、図４〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0043】

図４は、一実施形態に係る半導体デバイス４００の縁部領域の概略断面図を示す。半導体デバイス４００は半導体基板１１０を備える。加えて、電荷キャリアを蓄積するための複数のナノ結晶１３０を各々包埋した、複数の部分を含む電気絶縁層構造体１２０が半導体基板１１０の表面に沿って配置されている。さらに、電気絶縁層構造体１２０は、ナノ結晶を有する部分を互いに分離するナノ結晶を有しない部分を含む。例えば、ナノ結晶を包埋した部分は１μｍ超（または２μｍ超、５μｍ超もしくは１０μｍ超）の横方向寸法を含み、ナノ結晶を有しない部分は１μｍ超（または２μｍ超、５μｍ超もしくは１０μｍ超）の横方向寸法を含む。

【0044】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図４に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図３）もしくは以下（例えば、図５〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0045】

図５は、一実施形態に係る半導体デバイス５００の縁部領域の概略断面図を示す。半導体デバイス５００は、半導体基板１１０と、半導体基板１１０の表面において、半導体基板１１０内に配置された少なくとも１つの電気構造体に（直接）隣接して配置された電極構造体２１０とを備える。加えて、無機電気絶縁層５１０（例えば、酸化ケイ素層）が、半導体基板１１０の縁部と電極構造体２１０との間の半導体基板１１０の表面に沿って配置されている。さらに、電荷キャリアを蓄積するための複数の局所領域１３０を包埋した電気絶縁層構造体１２０が、無機電気絶縁層５１０に（直接）隣接して配置されている。複数の局所領域１３０は、異なる電荷キャリア種（電子／負イオンまたは正イオン／正孔）によって横方向に交互に荷電されている。例えば、電気絶縁層構造体１２０の第１の小領域のグループは、正電荷（例えば、正孔またはイオンの過半）を有する局所領域を主として含み（例えば、第１の小領域の局所領域の７０％超）、電気絶縁層構造体１２０の第２の小領域のグループは、負電荷（例えば、電子の過半）を有する局所領域を主として含む（例えば、第２の小領域の局所領域の７０％超）。電気絶縁層構造体１２０はパッシベーション層５２０（例えば、ポリイミド）によって被覆されている。異なる電荷キャリアは、例えば、選択的局所照射、あるいは異なる電圧をチップに印加し、および／または通常動作温度を上回る温度を印加している間におけるチップを用いた電気絶縁層構造体１２０の表面にわたる走査によって、異なる小領域において生成されるか、またはそこへ、もしくはそこから移動させられてもよい。

【0046】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図５に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図４）もしくは以下（例えば、図６〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0047】

図６は、一実施形態に係る半導体デバイス６００の縁部領域の概略断面図を示す。半導体デバイス６００の実装形態は、図４に示される実装形態と同様である。図６の実施例では、ナノ結晶を包埋した電気絶縁層構造体１２０の部分は、正電荷（例えば、正孔またはイオンの過半）を有するナノ結晶を主として含む（例えば、部分のナノ結晶の７０％超）第１の部分のグループと、負電荷（例えば、電子の過半）を有するナノ結晶を主として含む（例えば、部分のナノ結晶の７０％超）第２の部分のグループとを含む。異なる電荷キャリアは、例えば、選択的局所照射、あるいは異なる電圧をチップに印加している間におけるチップを用いた電気絶縁層構造体１２０の表面にわたる走査によって、異なる部分において生成されるか、またはそこへ、もしくはそこから移動させられてもよい。任意選択的に、ナノ結晶を有しない部分の一部または全ては省略されてもよく、それにより、負電荷および正電荷の部分は互いに隣接して配置されてもよい。

【0048】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図６に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図５）もしくは以下（例えば、図７〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0049】

図７は、一実施形態に係る半導体デバイス７００の概略断面図を示す。半導体デバイス７００は、半導体基板１１０と、半導体基板１１０の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体１２０とを備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための複数の局所領域１３０を包埋している。電荷キャリアを蓄積するための複数の局所領域１３０は、５０ｎｍ超の厚さを含む電気絶縁層構造体１２０の少なくとも一部分の上に分布している。

【0050】

電荷キャリアを蓄積するための複数の局所領域１３０は電荷キャリアを蓄積することができる。半導体デバイス７００の動作中に生じる電界は、例えば、電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された電荷キャリアのゆえに、低減されるか、または少なくとも部分的に遮蔽され得る。その結果、例えば、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０と半導体デバイス７００のパッケージの成形材料との間の境界面において生じる最大電界が低減され得る。

【0051】

複数の局所領域１３０は、５０ｎｍ超（または１００ｎｍ超、２００ｎｍ超、５００ｎｍ超、１μｍ超もしくは３μｍ超、あるいは５０ｎｍ〜３μｍ）の厚さを有する領域の上に分布している。このように、多数の局所領域が電気絶縁層構造体１２０内に分布していることができ、多数の電荷キャリアが、例えば、複数の局所領域１３０を通過する導電経路を生成することなく、複数の局所領域１３０によって蓄積され得る。加えて、複数の局所領域は１０μｍ超（または２０μｍ超、５０μｍ超もしくは１００μｍ超）にわたって横方向に分布していてもよい。

【0052】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図７に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図６）もしくは以下（例えば、図８〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0053】

図８は、一実施形態に係る半導体デバイス８００の概略断面図を示す。半導体デバイス８００は、半導体基板１１０と、半導体基板１１０の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体１２０とを備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための１つ以上の局所領域１３０を包埋している。電荷キャリアを蓄積するための１つ以上の局所領域１３０から半導体基板１１０への電荷キャリアの電流は、半導体デバイス８００の通常動作の最中において、１×１０^−１７Ａ／ｃｍ^２未満である。さらに、電気絶縁層構造体１２０の少なくとも一部分は、電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された１ｃｍ^３当たり１×１０^−８クーロン超の体積当たりの平均電荷キャリア量を包埋している。

【0054】

半導体デバイス８００の動作中に生じる電界は、例えば、電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された電荷キャリアのゆえに、低減されるか、または少なくとも部分的に遮蔽され得る。その結果、例えば、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０と半導体デバイス８００のパッケージの成形材料との間の境界面において生じる最大電界が低減され得る。

【0055】

大量の電荷キャリアが１つ以上の局所領域１３０によって蓄積され得る。例えば、電気絶縁層構造体１２０の一部分は、１つ以上の局所領域１３０によって蓄積された、１ｃｍ^２当たり１×１０^１０個超（または１×１０^１１個超もしくは５×１０^１１個超）の素電荷、あるいは１ｃｍ^３当たり１×１０^−９クーロン超（または１×１０^−８超もしくは５×１０^−８超）の体積当たりの平均電荷キャリア量を包埋している。

【0056】

近隣の局所領域１３０の間の電荷移動は許容可能になり得るが、その一方で、１つ以上の局所領域１３０から、半導体基板１１０、または半導体基板１１０に接続された導電性構造体への電荷キャリアの電流は、例えば、回避または抑制され得る。例えば、１つ以上の局所領域１３０から半導体基板１１０への面積当たりの（例えば、ｃｍ^−２）電荷キャリアの電流は、パワー半導体デバイス１００の通常動作の最中において、１×１０^−１７Ａ／ｃｍ^２未満（または５×１０^−１８Ａ／ｃｍ^２未満もしくは１×１０^−１８Ａ／ｃｍ^２未満）である。例えば、より大きな電流は半導体基板１１０と電気絶縁層構造体１２０との間の絶縁層によって回避されてもよいか、または局所領域１３０は、電気絶縁層構造体１２０内において、半導体基板まで十分な距離を有するように配置されてもよい。半導体デバイスの通常動作は、損傷を生じることなく半導体デバイスによって耐えられる条件下における動作であってもよい。例えば、通常動作条件は半導体デバイスのデータシート内に要約されていてもよい。

【0057】

例えば、通常動作条件（例えば、例として、デバイスのデータシートにおいて要約されている、非破壊的かつ繰り返し可能な動作）の下で動作させた場合には、１つ以上の局所領域１３０から半導体基板１１０への電荷キャリアの電流は、パワー半導体デバイス８００の平均寿命にわたって、１つ以上の局所領域１３０によって蓄積された電荷キャリア全体の２０％未満（または１０％未満もしくは５％未満）になり得る。

【0058】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図８に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図７）もしくは以下（例えば、図９〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0059】

図９は、一実施形態に係る半導体デバイス９００の概略断面図を示す。半導体デバイス９００は、半導体基板１１０と、半導体基板１１０の横方向面の少なくとも一部分の上に形成された電気絶縁層構造体１２０とを備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための１つ以上の局所領域１３０を包埋している。電気絶縁層構造体１２０内に包埋された電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された電荷は、半導体デバイス９００の非動作状態において、電気絶縁層構造体１２０とパッシベーション層９１０（例えば、１つ以上の絶縁パッシベーション層）との間、または電気絶縁層構造体１２０と半導体デバイス９００のパッケージの成形材料９２０（もしくはポッティングゲル）との間の境界面において１メートル当たり１×１０^５ボルト超の電界を生じさせる。

【0060】

半導体デバイス９００の動作中に生じる電界は、例えば、電荷キャリアを蓄積するための１つ以上の局所領域１３０によって蓄積された電荷キャリアのゆえに、低減されるか、または少なくとも部分的に遮蔽され得る。その結果、例えば、電気絶縁層構造体１２０とパッシベーション層、または電気絶縁層構造体１２０と半導体デバイス９００のパッケージの成形材料との間の境界面において生じる最大電界が低減され得る。

【0061】

例えば、電気絶縁層構造体１２０内に包埋された１つ以上の局所領域１３０によって蓄積された電荷キャリアは、半導体デバイス９００の非動作状態において、電気絶縁層構造体１２０とパッシベーション層９１０（例えば、有機パッシベーション層、例えば、ポリイミド）、または電気絶縁層構造体１２０と半導体デバイス９００のパッケージの成形材料９２０との間の境界面（その少なくとも１つの地点もしくは一部分）において１メートル当たり１×１０^５ボルト超（または１×１０^６Ｖ／ｍ超もしくは１×１０^７Ｖ／ｍ超）の電界を生じさせる。非動作状態は、パワー半導体デバイス９００に対して外部電位が与えられていないか（例えば、外部デバイスに対する全ての境界面が電気的に浮遊している）、または電位差が与えられている（例えば、外部デバイスに対する全ての境界面が同じ基準電位にある）、パワー半導体デバイス９００の状態であってもよい（例えば、パワー半導体デバイスが他のデバイスから切断もしくは絶縁されているか、またはパワー半導体デバイスが１つ以上の外部デバイスに接続されているが、接続が非活動状態である）。蓄積された電荷キャリアによって発生される電界は、デバイス９００の動作中に生じる電界の少なくとも一部を打ち消し得る。

【0062】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図９に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図８）もしくは以下（例えば、図１０〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0063】

図１０は、一実施形態に係る半導体デバイス１０００の概略断面図を示す。半導体デバイス１０００は、半導体基板１１０と、半導体基板１１０の表面から半導体基板１１０内へ延在する少なくとも１つのトレンチ１０１０とを備える。さらに、半導体デバイス１０００は、少なくとも１つのトレンチ１０１０内に形成された電気絶縁層構造体１２０を備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための複数の局所領域１３０を包埋している。電気絶縁層構造体１２０の少なくとも一部分内の複数の局所領域の局所領域１３０の密度は、１ｃｍ^２当たり局所領域１×１０^９個よりも大きい。

【0064】

半導体デバイス１０００の動作中に生じる電界は、例えば、トレンチ１０１０内の１つ以上の局所領域１３０によって蓄積された電荷キャリアのゆえに、低減されるか、または少なくとも部分的に遮蔽され得る。例えば、縁部終端領域内に本提案のトレンチを実装することによって、半導体デバイスの縁部終端領域の横方向寸法が低減され得る。

【0065】

１つ以上のトレンチ１０１０は半導体基板１１０内へエッチングされ、複数の局所領域１３０を包埋した電気絶縁構造体１２０を充填されてもよい。例えば、トレンチの深さは１μｍ超（または５μｍ超もしくは１０μｍ超）であり、トレンチの幅は１００ｎｍ超（または２００ｎｍ超もしくは５００ｎｍ超）かつ１０μｍ未満（または５μｍ未満もしくは１μｍ未満）である。

【0066】

複数の局所領域１３０はトレンチ１０１０内の電気絶縁層構造体１２０内に包埋されている。例えば、トレンチの体積にわたって平均された複数の局所領域の局所領域１３０の密度は、１ｃｍ^３当たり局所領域１×１０^１３個超（または１ｃｍ^３当たり局所領域１×１０^１４個超、もしくは１ｃｍ^３当たり局所領域１×１０^１５個超）である。

【0067】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図１０に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図９）もしくは以下（例えば、図１１〜図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0068】

図１１Ａは、一実施形態に係る半導体デバイス１１００の概略断面図を示す。半導体デバイス１１００は、半導体基板１１０と、半導体基板１１０内に形成された少なくとも１つの電界効果トランジスタ構造体とを備える。ソース電極構造体１１１０（例えば、金属構造体）が少なくとも１つの電界効果トランジスタ構造体のソースドーピング領域に接続されている。さらに、ゲート電極構造体１１２０（例えば、ソース電極構造体を横方向に包囲するゲートリング）が少なくとも１つの電界効果トランジスタ構造体のゲートに接続されている。加えて、ドレイン電極構造体１１３０（例えば、ゲートリングを横方向に包囲し、半導体基板の縁部に沿って延在するドレインリング）が半導体基板１１０の縁部領域に接続されている。

【0069】

例えば、絶縁層が半導体基板１１０を被覆し、金属層（例えば、銅またはアルミニウム層）が絶縁層上に形成され、ソース電極構造体１１１０、ゲート電極構造体１１２０およびドレイン電極構造体１１３０を形成する。代替的に、ソース電極構造体１１１０、ゲート電極構造体１１２０およびドレイン電極構造体１１３０は、金属間誘電体層によって分離された異なる金属層内に配置される。

【0070】

さらに、半導体デバイス１１００は、半導体基板１１０の縁部終端領域に配置された電気絶縁層構造体１２０を備える。電気絶縁層構造体１２０は、電荷キャリアを蓄積するための１つ以上の局所領域１３０を包埋している。１つ以上の局所領域１３０は、以上または以下において述べられている１つ以上の実施例に従って実装されてもよい。電気絶縁層構造体１２０は少なくともドレイン電極構造体１１３０を被覆してもよい。代替的に、絶縁層（例えば、酸化ケイ素）がドレイン電極構造体１１３０と電気絶縁層構造体１２０との間に配置されてもよい。電気絶縁層構造体１２０は、無機絶縁層（例えば、酸化ケイ素もしくは窒化ケイ素）または有機パッシベーション層（例えば、ポリイミド）によって被覆されていてもよいか、あるいは半導体デバイス１１００のパッケージのモールディングコンパウンドと接触していてもよい。

【0071】

図１１Ｂは、半導体デバイス１１００（任意選択的な無機絶縁層、パッシベーション層、および／またはパッケージのモールディングコンパウンドを有しない）の対応する概略上面図を示す。ゲート電極構造体１１２０は、例えば、ボンドワイヤを取り付けるためのゲートパッドとして用いられる拡大部分を追加的に含んでもよい。

【0072】

任意選択的に、少なくとも１つの電界効果トランジスタ構造体（例えば、縦型金属酸化物半導体電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタ）のドレイン領域へのコンタクトを実装するための裏側ドレイン金属配線が半導体基板１１０の裏側に配置されていてもよい。

【0073】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図１１Ａおよび図１１Ｂに示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図１０）もしくは以下（例えば、図１２）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0074】

図１２は、一実施形態に係る、電荷キャリアを蓄積するための１つ以上の局所領域によって蓄積された電荷キャリア数を調整するための方法１２００のフローチャートを示す。電荷キャリアを蓄積するための１つ以上の局所領域は、半導体デバイスの半導体基板の上に形成された電気絶縁層構造体内に包埋されている。本方法１２００は、半導体基板を２５０℃超の温度に加熱すること１２１０と、半導体基板の温度が２５０℃を上回っている間に、少なくとも１つの局所領域によって蓄積された電荷キャリア数を調整するために、電界を発生させること１２２０とを含む。

【0075】

電荷キャリアが１つ以上の局所領域へ移動するため、または１つ以上の局所領域から出るための障壁を低減するべく、半導体デバイスを、通常動作温度を上回る温度に加熱することによって、所望の電荷キャリア数または所望の電荷キャリア分布が調整され得る。加熱後に１つ以上の局所領域において残る、結果として得られる数および種類（電子または正孔／イオン）は、例えば、１つ以上の局所領域および半導体基板に印加される電界によって設定され得る。

【0076】

例えば、電界は、半導体デバイスの通常動作中に印加される電圧と同様であるか、またはそれと等しい電圧を半導体デバイスに印加することによって発生されてもよい。このように、動作中に生じる電界と同様であるか、またはそれと等しい電界が１つ以上の局所領域において発生されてもよい。通常動作条件と対照的に、例えば、高温のゆえに、半導体基板と１つ以上の局所領域との間の電荷移動の増大が可能になり得る。例えば、電荷キャリアは、電界が遮蔽または低減されるように分布し得る。代替的に、電界は、例えば、一定の電圧または異なる電圧をチップに印加している間におけるチップを用いた電気絶縁層構造体１２０の表面にわたる走査によって印加されてもよい。

【0077】

半導体デバイスは、少なくとも２５０℃を上回る温度、または半導体デバイスの通常動作温度を上回る別の温度に（例えば、オーブン内で、またはデバイスを、加熱可能な支持台上に載置することによって）外部から加熱されてもよい。例えば、通常動作温度は半導体デバイスのデータシート内に見出すことができる。電荷キャリア移動は、２５０℃よりも高い温度を用いることによって加速されてもよい。例えば、半導体デバイスは、４００℃よりも高いか、または８００℃よりも高い温度に加熱されてもよい。

【0078】

例えば、半導体デバイスの温度は通常動作中には大幅により低いため（例えば、２５０℃未満、または２００℃未満、または１００℃未満）、半導体デバイスの通常動作中における電荷キャリア移動は大幅により低くなり得るため、製造後、および半導体デバイスを所望の用途で使用する前の局所領域のプログラミング（電荷のプログラミングまたは事前調整）は１度だけで十分になり得る。

【0079】

別の例では、電荷キャリアは、紫外線光を用いた照射および／または局所加熱（例えば、ホットチップまたはレーザ）によって１つ以上の局所領域へ移動させられてもよいか、または１つ以上の局所領域から除去されてもよい。

【0080】

発生された電界は、半導体基板を冷却する最中に依然として印加されてもよく、冷却後に除去されるか、または消されてもよい。

【0081】

以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図１２に示される実施形態は、本提案のコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図１１）もしくは以下において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。

【0082】

いくつかの実施形態は、遮蔽効果を有する縁部パッシベーションに関する。本提案のコンセプトは、外部の影響に対する高電圧縁部終端の安定性、およびそれゆえ、高電圧パワー半導体デバイスの信頼性を改善し得る。例えば、例として、シリコンまたはゲルマニウムの、高密度の包埋されたナノ結晶（ｎａｎｏｃｒｙｓｔａｌ、ＮＣ）を含む酸化ケイ素層を用いる高電圧縁部終端のパッシベーションが提案される。ＮＣの局所的導電性、およびその上に印加された永久的な電荷のゆえに、層は電気遮蔽効果を有し得る。漏洩電流を増大させ得るであろう、連続的に導電性を有する層が回避され得る。

【0083】

例えば、包埋酸化物マトリックスは導電性の荷電ナノ結晶を保護することができ、水分ストレスによる阻止蓄積における劣化に対する遮蔽効果を有する。

【0084】

層内のナノ結晶の密度を選択することによって、それらの平均導電率は広い範囲内で設定され得る。

【0085】

本提案の構造体は、規定の電荷を刻印する可能性を提供し得る。この電荷はパワーデバイスの製造プロセスの最中にあらかじめ組み込まれてもよい。さらに、刻印された電荷を横方向に変化させる可能性もある。この電荷は、高電圧縁端部を設計する際に考慮されてもよく、電界分布、および外部の影響に対する不感受性を最適化するために用いられてもよい。それゆえ、例えば、縁部終端の信頼性を高めることができ、この目的のために必要とされる横方向延長が低減され得る。

【0086】

高電圧縁部の特性はまた、パッシベーション内に存在し得る電荷によっても影響を受ける。これらの電荷は製造プロセスにおいてすでに出現している場合があるか、または同様に、適用物におけるデバイスの動作中の後の段階において（例えば、パッケージ材料または環境から）そこへ至る場合もある。

【0087】

例えば、高電圧縁部終端の電荷感受性は、制御可能な中程度の層導電性を有するナノ結晶の遮蔽層を介して低減されてもよい。この点において、最適な電荷状態の刻印が可能になり得る。

【0088】

説明されている層（局所領域を包埋した電気絶縁層構造体）は、例えば、ポーラスシリコンの酸化（例えば、（非特許文献１））によって、または亜酸化物の高温焼き戻しによって、あるいは、代替的に、亜酸化物のレーザアニーリング（例えば、（非特許文献２））によって製作され得る。シリコンナノ結晶の場合には、亜酸化物は、ＳｉＯ_２内へのＳｉ打ち込み（例えば、（非特許文献３））によって、またはＳｉＯ_ｘの直接（ＰＥ−）ＣＶＤ堆積（例えば（非特許文献４）または（非特許文献５））によって生成され得る。ＳｉＯ_２／ＳｉＯｘ多層構造体を堆積させることによって、ナノ結晶のサイズおよび空間分布が、互いにほとんど無関係に、設定され得る（例えば、（非特許文献６））。ドーピングは、リンケイ酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ、ＰＳＧ）、ホウケイ酸ガラス（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ、ＢＳＧ）もしくはＢＰＳＧの堆積、または気相ドーピング、またはイオン打ち込み、またはレーザドーピングによって調整可能になり得る（例えば、（非特許文献７））。ＳｉＯ_２内に包埋されたゲルマニウムナノ結晶層は、後続の温度ステップと組み合わせたアモルファスＳｉＯ_２層内へのＧｅの打ち込みによって製作され得る（例えば、（非特許文献８））。

【0089】

加えて、高電圧縁端部は、酸化物およびフォトイミド（ｐｈｏｔｏ ｉｍｉｄｅ）を含むパッシベーションを有するフィールドリングおよび／またはフィールドプレート縁部を含んでもよい。本提案のコンセプトを実施することによって、イミドの表面まで上述のパッシベーション層内を含む、金属フィールドプレートの縁部において特に生じ得る電界強度の高い値が回避され得る。

【0090】

いくつかの態様は、（例えば、酸化物マトリックス内の材料Ｓｉおよび／またはＳｉＧｅによって実装された）パワー半導体デバイスにおける、２ｎｍ〜２００ｎｍ（例えば、５ｎｍ〜２０ｎｍ、１０ｎｍ〜５０ｎｍ、２０ｎｍ〜１００ｎｍもしくは５０ｎｍ〜２００ｎｍ）、および１×１０^１３ｃｍ^−３〜１×１０^２０ｃｍ^−３のドーピング、および１×１０^９ｃｍ^−２〜１×１０^１３ｃｍ^−２の密度の範囲内のナノ結晶（ＮＣ）に関する。

【0091】

例えば、本提案の構造体は高電圧縁部において実装されてもよい（例えば、図２）。粒子サイズ、密度および／またはドーピング（例えば、ドーパントおよび／または濃度）は、均質に、あるいは垂直に、および／または横方向に変化させてもよい。

【0092】

本提案の構造体は、半導体表面上に直接配置されるか、または酸化物もしくは別の層の上に配置されてもよい（例えば、図３）。垂直または横方向の構造化が可能になり得る（例えば、図４）。本提案の層は、アノードもしくはソースおよび／またはカーフに接触／接続させているか、または接触／接続させていなくてもよい。本提案の構造体はプログラミング（例えば、固定した（局所的に変化した）電荷、例えば、図５）が封入されてもよい。打ち消しの原理は構造化およびドーピングによって実装されてもよい（例えば、図６）。

【0093】

いくつかの実施形態は、トレンチ誘電体としてのトレンチ内への本提案の構造体の実装に関する。

【0094】

いくつかの実施形態は、上述された本提案のコンセプトまたは１つ以上の実施形態に関して説明された半導体デバイスまたはパワー半導体デバイスを形成するための方法に関する。

【0095】

例示的実施形態は、コンピュータプログラムがコンピュータまたはプロセッサ上で実行されると、上述の方法のうちの１つを遂行するためのプログラムコードを有するコンピュータプログラムをさらに提供してもよい。当業者であれば、様々な上述の方法の作業は、プログラムされたコンピュータによって遂行されてもよいことを容易に認識するであろう。本明細書において、いくつかの例示的実施形態は、機械またはコンピュータ可読であり、上述の方法の作業の一部または全てを遂行する命令の機械実行可能プログラムまたはコンピュータ実行可能プログラムをエンコードする、プログラム記憶装置、例えば、デジタルデータ記憶媒体を包括することも意図される。プログラム記憶装置は、例えば、デジタルメモリ、磁気ディスクおよび磁気テープなどの磁気記憶媒体、ハードドライブ、あるいは光学的に読み取り可能なデジタルデータ記憶媒体であってもよい。さらなる例示的実施形態は、上述の方法の作業を遂行するようにプログラムされたコンピュータ、または上述の方法の作業を遂行するようにプログラムされた、（フィールド）プログラマブル論理アレイ（（ｆｉｅｌｄ） ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ、（Ｆ）ＰＬＡ）もしくは（フィールド）プログラマブルゲートアレイ（（ｆｉｅｌｄ） ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、（Ｆ）ＰＧＡ）を包括することも意図される。

【0096】

説明および図面は単に本開示の原理を例示しているにすぎない。それゆえ、当業者であれば、本明細書において明示的に説明または図示されていなくても、本開示の原理を取り入れ、その趣旨および範囲内に含まれる、様々な構成を考案することが可能であろうということを理解されたい。さらに、本明細書に記載されている全ての例は、主として、読者が、当技術分野の促進のために、発明者（単数または複数）によって提供された開示およびコンセプトの原理を理解することを助けるための教育を目的とするのみであることが明確に意図されており、このような具体的に記載された例および条件に限定されるものではないと解釈されるべきである。さらに、本開示の原理、態様、および実施形態、ならびにそれらの具体例を記載する本明細書におけるすべての陳述は、それらの同等物を包含することが意図されている。

【0097】

当業者には、本明細書における任意のブロック図は、本開示の原理を取り入れた例示的回路機構の概念図を表すことを理解されたい。同様に、任意のフローチャート、フロー図、状態遷移図、擬似コード、および同様のものは、コンピュータ可読媒体内で実質的に表現され、それにより、コンピュータまたはプロセッサによって実行され得る様々なプロセスを表すことを理解されたい。これは、このようなコンピュータまたはプロセッサが明示されているかどうかにかかわりない。

【0098】

さらに、添付の請求項は本明細書において発明を実施するための形態に組み込まれる。各請求項は別個の実施形態として自立する場合がある。各請求項は別個の実施形態として自立する場合がある一方で、−従属請求項が請求項において１つ以上の他の請求項との特定の組み合わせに言及する場合があるが−他の実施形態が、その従属請求項と各々の他の従属請求項または独立請求項の主題との組み合わせを含む場合もあることに留意されたい。特定の組み合わせは意図されていないと断りのない限り、本明細書においてはこのような組み合わせが提案されている。さらに、任意の他の独立請求項に対する請求項の特徴も、たとえ、この請求項がその独立請求項に直接従属されていない場合であっても、含むことが意図される。

【0099】

さらに、明細書または請求項において開示されている方法は、これらの方法のそれぞれの作業の各々を遂行するための手段を有する機器によって実装されてもよいことに留意されたい。

【0100】

さらに、明細書または請求項において開示されている複数の作業または機能の開示は、特定の順序によるものとして解釈されなくてもよいことを理解されたい。したがって、複数の作業または機能の開示は、このような作業または機能が技術的な理由のために交換不可能でない限り、これらを特定の順序に限定することはない。さらに、いくつかの実施形態では、単一の作業が複数の下位作業を含んでもよいか、またはそれらに分割されてもよい。このような下位作業は、明示的に除外されていない限り、この単一の作業に含まれ、その開示の一部となってもよい。

【符号の説明】

【0101】

１００ パワー半導体デバイス
１１０ 半導体基板
１１２ 電気構造体
１２０ 電気絶縁層構造体
１３０ 局所領域
３００、４００、５００、６００、７００、８００、９００、１０００ 半導体デバイス
５２０、９１０ パッシベーション層
９２０ 成形材料
１０１０ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】