特許 6432068 金属浮遊ゲート複合３次元ＮＡＮＤメモリデバイスおよび関連する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6432068

(24)【登録日】2018年11月16日

(45)【発行日】2018年12月5日

(54)【発明の名称】金属浮遊ゲート複合３次元ＮＡＮＤメモリデバイスおよび関連する方法

(51)【国際特許分類】

   H01L 27/11551 20170101AFI20181126BHJP

   H01L 21/336 20060101ALI20181126BHJP

   H01L 29/788 20060101ALI20181126BHJP

   H01L 29/792 20060101ALI20181126BHJP

【ＦＩ】

   H01L27/11551

   H01L29/78 371

【請求項の数】9

【全頁数】14

(21)【出願番号】特願2016-526285(P2016-526285)

(86)(22)【出願日】2014年11月17日

(65)【公表番号】特表2016-541111(P2016-541111A)

(43)【公表日】2016年12月28日

(86)【国際出願番号】US2014065957

(87)【国際公開番号】WO2015094535

(87)【国際公開日】20150625

【審査請求日】2016年6月24日

(31)【優先権主張番号】14/109,230

(32)【優先日】2013年12月17日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】シムセク−エゲ、ファトマ エイ．

(72)【発明者】

【氏名】ラマスワミー、ナーマル

【審査官】 上田 智志

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／０２３１５９３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０１３２００４（ＵＳ，Ａ１）

【文献】 特開２０１０−３４１１２（ＪＰ，Ａ）

【文献】 特開２０１１−６６４１７（ＪＰ，Ａ）

【文献】 特表２０１３−５３４０５８（ＪＰ，Ａ）

【文献】 特開２００７−２９４９２８（ＪＰ，Ａ）

【文献】 特表２０１４−５０９４５４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６，２７／１１５５１，２９／７８８，２９／７９２

(57)【特許請求の範囲】

【請求項1】

３次元ＮＡＮＤメモリ構造体を製造する方法であって、
セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互層を含むセルスタック基板へとセルピラートレンチをエッチングする段階と、
導電材料の前記複数の交互層において、前記セルピラートレンチの複数の側壁へと複数の浮遊ゲートの凹部をエッチングする段階と、
前記複数の浮遊ゲートの凹部においてインターポリ誘電体（ＩＰＤ）層を形成する段階であって、前記セルピラートレンチの前記複数の側壁に沿って前記ＩＰＤ層を形成する、段階と、
前記複数の浮遊ゲートの凹部における前記ＩＰＤ層上に金属層を堆積させる段階であって、前記セルピラートレンチの前記複数の側壁及び底部に沿って前記金属層を堆積させる、段階と、
前記複数の浮遊ゲートの凹部における前記金属層上に浮遊ゲート層を堆積させて、５つの表面を前記金属層で囲繞された浮遊ゲートコアを有する複数の浮遊ゲートユニットを形成する段階であって、前記セルピラートレンチの前記複数の側壁及び底部に沿った前記金属層上に前記浮遊ゲート層を堆積させる、段階と、
前記セルピラートレンチの前記複数の側壁及び底部から前記浮遊ゲート層をエッチングして前記金属層を露出させる段階と、
前記セルピラートレンチの前記複数の側壁及び底部から前記金属層をエッチングして前記ＩＰＤ層を露出させる段階とを備え、
前記金属層をエッチングする段階は、前記セルピラートレンチの下端から複数の残留欠損を除去する、
方法。

【請求項2】

前記セルピラートレンチの前記複数の側壁から前記ＩＰＤ層をエッチングして前記セルスタック基板を露出させる段階を更に備える、請求項１に記載の方法。

【請求項3】

前記金属層をエッチングする段階は、前記金属層をエッチングして、前記セルピラートレンチの下端から全ての浮遊ゲート材料を除去する段階を更に有する、請求項１または２に記載の方法。

【請求項4】

前記セルピラートレンチの前記複数の側壁に沿ってトンネル誘電体層を形成する段階と、
前記セルピラートレンチの前記複数の側壁に沿った前記トンネル誘電体層上にライナー層を形成する段階と、
前記ライナー層および前記トンネル誘電体層を貫通して前記セルピラートレンチの底部側をパンチエッチングして、前記セルスタック基板のソース層を露出させる段階と、
前記セルピラートレンチを充填してセルピラーを形成する段階とを更に備える、請求項２に記載の方法。

【請求項5】

前記セルピラートレンチを充填する段階は、ポリシリコン材料で前記セルピラートレンチを充填する段階を更に有する、請求項４に記載の方法。

【請求項6】

前記金属層は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ＲｕＴｉＮ、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、ＷｘＮｘおよびこれらの複数の組み合わせからなる群から選択される材料を含む、請求項１〜５のいずれか１項に記載の方法。

【請求項7】

前記金属層は、ＴｉＮである、請求項１〜６のいずれか１項に記載の方法。

【請求項8】

前記金属層は、約１ｎｍ〜約５ｎｍの厚みを有する、請求項１〜７のいずれか１項に記載の方法。

【請求項9】

前記金属層は、導電材料の層の厚みの約１５％〜約３０％の厚みを有する、請求項１〜８のいずれか１項に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

メモリ構造体は、様々な電子デバイスにデータストレージを提供する集積回路である。メモリは、電源供給されないときに格納済み情報を失う揮発性メモリ構造体（例えば、ＲＡＭランダムアクセスメモリ）と、電源供給されなくても格納済み情報を保持する不揮発性メモリ構造体とを含み得る。そのような不揮発性メモリの一例は、フラッシュメモリである。不揮発性フラッシュメモリは、様々な携帯式デバイスにおいて用いられ得、物理的転送中に電力が提供されない場合に、ある電子デバイスから別のデバイスへとデータを転送するときに使用するのに有益であり得る。

【図面の簡単な説明】

【0002】

【図1】本発明の一実施形態によるメモリ構造体の区分の概略図である。

【図2】本発明の一実施形態による例示的な３次元ＮＡＮＤメモリセルの区分の概略図である。

【図3】本発明の一実施形態による３次元ＮＡＮＤメモリセルを製造する方法のフロー図である。

【図4A】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。

【図4B】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。

【図4C】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。

【図4D】本発明の一実施形態による製造中の３次元ＮＡＮＤメモリセルの区分の概略図である。

【発明を実施するための形態】

【0003】

以下の詳細な説明は、図示を目的として多くの具体的な事柄を含むが、当業者は、以下の詳細に対して多くの改変および変更を行い、これらが本明細書に包含されるものとみなされ得ることを理解するであろう。

【0004】

従って、以下の実施形態は、記載される特許請求の範囲に対する一般性を失うことなく、またそれに対して限定を課することなく記載されている。また、本明細書において用いられる用語が特定の実施形態を説明する目的のみのためのものであり、限定することを意図しないことを理解されたい。別途定義されない限り、本明細書において用いられる全ての技術的および科学的用語は、本開示が属する技術分野の当業者により一般に理解されるのと同一の意味を有する。

【0005】

本明細書および添付の特許請求の範囲において用いられるように、単数形の「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈で明らかにそうでないと記載されない限り、複数形を含む。従って、例えば「１つの層」に言及する場合、複数のそのような層を含む。

【0006】

本開示において、「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」および「有する（ｈａｖｉｎｇ）」等は、米国特許法においてそれらに基づく意味を有し得、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」等を意味し得、一般に非限定的な用語として解釈される。「からなる（ｃｏｎｓｉｓｔ ｏｆ）」または「からなる（ｃｏｎｓｉｓｔ ｏｆ）」という用語は、限定的な用語であり、当該用語と共に具体的に列挙される構成要素、構造体、段階等、ならびに米国特許法によるもののみを含む。「から本質的になる（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」または「から本質的になる（ｃｏｎｓｉｓｔ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」は、一般に、米国特許法がそれらに基づく意味を有する。具体的には、そのような用語は一般に、関連して用いられる項目の基本的および新規な特性または機能に実質的に影響しない追加の項目、材料、構成要素、段階または要素の包含を可能にすることを例外として、限定的な用語である。例えば、混合物中に存在するが、混合物の性質もしくは特性に影響しない微量元素は、たとえそのような用語の後の項目の一覧に明示的に列挙されていなくとも、「から本質的になる」という文言のもとに存在する場合には許容されるであろう。「備える」もしくは「含む」等の非限定的な用語を用いる場合、明示的に記載された場合と同様に、「から本質的になる」という文言、ならびに「からなる」という文言にも直接のサポートが与えられるべきであることを理解されたい。

【0007】

本明細書および特許請求の範囲における「第１の」、「第２の」、「第３の」、「第４の」等の用語は、それらがある場合には、類似の複数の要素を区別するのに用いられ、特定のシーケンシャルまたは時系列の順序を説明するのには必ずしも用いられない。そのように用いられる用語は、本明細書において説明される複数の実施形態が本明細書において例えば、図示され、または別途説明されるもの以外のシーケンスにおける動作が可能となるように、適切な状況下において、交換可能であることを理解されたい。同様に、方法が本明細書において一連の段階を備えるものとして説明される場合、本明細書において提示されるそのような段階の順序は、そのような段階が実行され得る唯一の順序では必ずしもなく、記載される段階のあるものは場合によって省略されてもよく、および／または本明細書において説明されない他のある段階が場合によって方法に追加されてもよい。

【0008】

説明および特許請求の範囲における「左」、「右」、「前面」、「背面」、「上部」、「底部」、「上」、「下」などの用語は、それらがある場合、説明する目的のために用いられるのであって、必ずしも恒久的な相対位置を説明しているのではない。そのように用いられるそれらの用語は、本明細書において説明される複数の実施形態が、例えば、本明細書において例示されもの以外の向き、または別途説明された向きでの動作が可能であるように、複数の適切な状況下で交換可能であることを理解されたい。本明細書において用いられる「結合された」という用語は、電気的もしくは非電気的態様で直接的もしくは間接的に接続されているものとして定義される。互いに「隣接」するものとして本明細書において説明される複数の物体は、その文言が用いられる文脈に応じて、互いに物理的接触があるか、互いに近接しているか、または、互いに同一の一般的領域または区域にあるか、であり得る。本明細書における「一実施形態において」または「一態様」という文言が現れる場合、全てが同一の実施形態または態様を必ずしも指すわけではない。

【0009】

本明細書において用いられるように、「実質的に」という用語は、完全もしくはほぼ完全な程度の動作、特性、属性、状態、構造、項目または結果を指す。例えば、「実質的に」囲繞された対象は、完全に囲繞されているか、またはほぼ完全に囲繞されている対象を意味するであろう。絶対的に完全なものから全く許容可能な程度のずれは、いくつかの場合に特定の文脈に依存し得る。しかし、一般的に言えば、完全に近ければ、絶対的な全体としての完全さが得られたのと同一の全体としての結果を有することになる。「実質的に」を用いることは、動作、特性、属性、状態、構造、項目または結果を完全もしくはほぼ完全に欠いていることを指す、否定的な含意において用いられる場合に、同様に適用される。例えば、粒子を「実質的に含まない」混合物は、完全に粒子を欠くか、またはほぼ完全に粒子を欠き、その結果効果は、完全に粒子を欠く場合と同一である。換言すれば、成分または要素を「実質的に含まない」混合物は、その測定可能な効果が存在しない限り、そのような項目をやはり実際としては含み得る。

【0010】

本明細書において用いられるように、「約」という用語は、提示される値が終点より「少し大きい」か、または「少し小さく」なり得ることを条件とすることにより、数値範囲の終点に柔軟性を提供するべく、用いられる。

【0011】

本明細書において用いられるように、複数の項目、構造的要素、組成上の要素、および／または材料は、利便性のために共通の一覧において提示され得る。しかし、これらの一覧は、一覧の各部材が別個の一意な部材として個別に識別されるのと同様に解釈されるべきである。従って、そのような一覧の個別の部材は、共通の群における表示のみに基づいて、相反する指示のない限り、同一の一覧のその他の部材の事実上の均等物として解釈されるべきではない。

【0012】

濃度、量および他の数値データが、本明細書において、ある範囲形式の中で表され、または提示され得る。そのような範囲形式は、利便性および簡潔さのためだけに用いられ、従って、その範囲の限界として明示的に列挙された数値を含むだけでなく、各数値およびサブレンジが明示的に列挙されているのと同様に、その範囲内に包含される全ての個別の数値またはサブレンジを含むものとして、柔軟に解釈されるべきであることを理解されたい。図示として、「約１〜約５」の数値範囲は、約１〜約５の明示的に列挙された値を含むだけでなく、示された範囲内の個々の値およびサブレンジも含むものと解釈されるべきである。従って、２、３および４等の個々の値、１〜３、２〜４、および３〜５等のサブレンジ、ならびに１、２、３、４および５が個別に、この数値範囲の中に含まれる。

【0013】

同一の原理が、最小値または最大値として唯一の数値を列挙する複数の範囲に適用される。更に、そのような解釈は、説明される範囲または特性の幅に関わらず適用されるべきである。

【0014】

本明細書全体を通して、「一例」に言及する場合、当該例に関連して説明される特定の特徴、構造、特性が少なくとも一実施形態に含まれることを意味する。従って、本明細書の全体に渡り様々な箇所で「一例において」という複数の文言が現れても、必ずしも全て、同一の実施形態を指す訳ではない。

【0015】

［例示的な実施形態］ 複数の技術的実施形態の初期的概要が以下に提供され、次に特定の複数の技術的実施形態が更に詳細に説明される。この初期的概要は、読者が技術をより迅速に理解するのに役立つことを意図しており、本技術の重要または本質的な特徴を識別することを意図せず、または特許請求される主題の範囲を限定することを意図するものではない。

【0016】

一般に、３次元ＮＡＮＤメモリは、浮遊ゲートトランジスタを含む複数のメモリセルを含む。現在の３次元ＮＡＮＤメモリセルは、中央のセルピラーの周囲に３次元に配列された複数のＮＡＮＤメモリ構造体を含み得る。一般に、メモリ構造体は、トンネル誘電体層と呼ばれる薄い誘電層（すなわち、トンネル酸化物層）により支持半導体基板から電気的に絶縁された浮遊ゲートを含み得る。導電材料（すなわち、制御ゲート）は、浮遊ゲートに隣接して位置し、インターポリ誘電（ＩＰＤ）層によりその場所から電気的に絶縁されている。インターポリ誘電体は層状構造であり得、いくつかの態様において２つの酸化シリコンの層の間に挟まれた窒化シリコン層を含み得る。一般に、浮遊ゲートは、充電用の蓄電素子として機能する導電材料から構成される。この蓄電素子は、関連する特定のトランジスタのメモリ状態を規定する。浮遊ゲートは、周囲の複数の導電材料から電気的に絶縁され、従ってその中に蓄えられる電荷は、デバイスに対する電力供給が中断しても依然として一定に保たれる。

【0017】

様々な３次元ＮＡＮＤ技術において、浮遊ゲートからの導電材料は、製造中に遊離する可能性があり、セルピラーの底部に蓄積することが発見されている。これは電気の短絡を引き起こし、従ってデバイスの効率性を低下させ得る。製造中に、金属層を浮遊ゲート材料と関連付けることにより、セルピラー底部もしくはこの付近における欠損およびデブリが低減もしくは除去され、従ってデバイスの効率性および性能を高め得る。

【0018】

従って、図１に示される一態様において、改善したプロセスマージンおよび向上した性能を有するＮＡＮＤメモリ構造体１０２が提供される。メモリ構造体は、第１の絶縁層１０８と第２の絶縁層１１０との間に配置された制御ゲート材料１０４および浮遊ゲート材料１０６を含み得る。金属層１１２は、金属層１１２が浮遊ゲート材料１０６の少なくとも３つの表面に沿って配置され、またはこれらの周囲を囲繞するように、制御ゲート材料１０４と浮遊ゲート材料１０６との間に位置する。インターポリ誘電体（ＩＰＤ）層１１４は、ＩＰＤ層１１４が制御ゲート材料１０４を浮遊ゲート材料１０６から電気的に絶縁するように、金属層１１２と制御ゲート材料１０４との間に配置されている。ＩＰＤ層１１４は、金属層１１２の少なくとも３つの表面に沿って配置され、またはこれらの周囲を囲繞する。構造体は、制御ゲート材料１０４と反対側の浮遊ゲート材料１０６に結合されたトンネル誘電体材料１１６を更に含み得る。別の態様において、金属層１１２は、浮遊ゲート材料１０６の少なくとも４つの表面に沿って配置され、またはこれらの周囲を囲繞し得る。なおも別の態様において、ＩＰＤ層１１４は、金属層１１２の少なくとも４つの表面に沿って配置され、またはこれらの周囲を囲繞し得る。

【0019】

そのようなＮＡＮＤメモリ構造体は、１つのＮＡＮＤデバイスとして用いられ得、またはメモリ構造体は、複数のそのような構造体を含むデバイスに組み込まれ得る。

【0020】

更に、本明細書において説明される特定のアーキテクチャレイアウトは、限定的なものとみなされるべきではなく、複数のそのようなメモリ構造体をデバイスに統合するべく、他の複数のアーキテクチャが企図されることを理解されたい。従って、例えば図２に示される一態様において、改善したプロセスマージンおよび向上した性能を有する３次元ＮＡＮＤメモリ２０２が提供される。そのようなメモリセルは、セレクトゲートソース（ＳＧＳ）領域２１０上に配置された導電材料２０６および絶縁材料２０８の複数の交互層を有するセルスタック基板２０４を含み得る。いくつかの態様において、ＳＧＳ領域は、エッチング停止層２１２と追加の絶縁層２１４との間に配置されている。セルピラー２１６は、複数の交互層２０６、２０８に対して実質的に鉛直の向きでセルスタック基板２０４内に位置し得る。セルピラーは、ＳＧＳ領域を通って下にあるソース層２１８へと延在する。更に、複数のＮＡＮＤメモリ構造体２２０は、セルピラー２１６の周囲において３次元構成で配列されている。複数のＮＡＮＤメモリ構造体２２０は、セルスタック基板２０４の複数の導電材料層２０６と位置合わせされている。一態様において、導電材料層２０６は、制御ゲート材料として機能し得るが、複数の他の態様においては、別個の制御ゲート材料が導電材料層とＮＡＮＤメモリ構造体との間に位置し得る。

【0021】

トンネル誘電体材料２２２は、セルスタック基板２０４とセルピラー２１６との間に位置し、従って、ＮＡＮＤメモリ構造体２２０をセルピラー２１６から電気的に絶縁し得る。各ＮＡＮＤメモリ構造体は、複数の絶縁材料層２０８の間に配置され、導電材料層２０６と位置合わせされた浮遊ゲート材料２２４を含む。金属層２２６は、金属層２２６が浮遊ゲート材料２２４の少なくとも３つの表面に沿って配置され、またはこれらの周囲を囲繞するように、導電材料層２０６（もしくは制御ゲート）と浮遊ゲート材料２２４との間に位置する。インターポリ誘電体（ＩＰＤ）層２２８は、ＩＰＤ層２２８が導電材料層２０６を浮遊ゲート材料２２４から電気的に絶縁するように、金属層２２６と導電材料層２０６との間に配置されている。ＩＰＤ層２２８は、金属層２２６の少なくとも３つの表面に沿って配置され、またはこの周囲を囲繞する。別の態様において、金属層２２６は、浮遊ゲート材料２２４の少なくとも４つの表面に沿って配置され、またはこれらの周囲を囲繞し得る。なおも別の態様において、ＩＰＤ層２２８は、金属層２２６の少なくとも４つの表面に沿って配置され、またはこれらの周囲を囲繞し得る。

【0022】

別の態様において、改善したプロセスマージンおよび向上した性能を有する３次元ＮＡＮＤメモリ構造体を製造する方法が提供される。図３に示されるように、そのような方法は、セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互層を有するセルスタック基板にセルピラートレンチをエッチングする段階３０２と、導電材料の複数の層におけるセルピラートレンチの複数の側壁に複数の浮遊ゲートの凹部をエッチングする段階３０４と、複数の浮遊ゲートの凹部にインターポリ誘電体（ＩＰＤ）層を形成する段階３０６とを備え得る。本方法は、複数の浮遊ゲートの凹部におけるＩＰＤ層上に金属層を堆積させる段階３０８と、複数の浮遊ゲートの凹部における金属層上に浮遊ゲート層を堆積させて、少なくとも３つの表面を金属層で囲繞される浮遊ゲートコアを有する、複数の浮遊ゲートユニットを形成する段階３１０とを更に備え得る。

【0023】

図４Ａに示される別の態様において、３次元ＮＡＮＤメモリ構造体４０２は、製造されるプロセスにおいて示されている。セルピラートレンチ４０５は、セルスタック基板４０４へとエッチングされている。セルスタック基板４０４は、複数の交互絶縁材料層４０６および導電材料層４０８を含む。複数の浮遊ゲートの凹部は、導電材料層４０８においてセルピラートレンチ４０５の複数の側壁へとエッチングされている。従って、複数の浮遊ゲートの凹部４１０は、複数の絶縁材料層４０６により互いに絶縁されている。

【0024】

また、図４Ａは、浮遊ゲートの凹部４１０に形成されたＩＰＤ層４１２を示す。いくつかの態様において、ＩＰＤ層は、セルピラートレンチ４０５の複数の側壁４１４に沿って形成されており、従ってセルピラートレンチ４０５の底部４１６から上部４１８へと連続的なＩＰＤ層を形成する。複数の他の態様において、ＩＰＤ層は製造のこの段階では不連続である。ＩＰＤ層は、そのような材料に有用な任意の知られた材料で製造され得る。一態様において、ＩＰＤ層は、酸化シリコンの２つの層の間に配置された窒化シリコン層から構成された層状構造であり得る。この３層は、「ＯＮＯ」または「酸化物―窒化物―酸化物」層として当技術分野において既知である。ＩＰＤ層４１２は、複数の材料を電気的に絶縁するように位置し、その後に導電材料層４０８の浮遊ゲートの凹部４１０に堆積されることに留意されたい。

【0025】

浮遊ゲートの凹部４１０におけるＩＰＤ層４１２上に堆積された金属層４２０が示されている。いくつかの態様において、金属層４２０は、ＩＰＤ層４１２に沿って、セルピラートレンチ４０５の底部４１６から上部４１８へと堆積され、従って連続層を形成する。他の態様において、金属層は製造のこの段階では不連続である。一態様において、金属層４２０は、セルピラートレンチ４０５の底部４１６に沿って堆積され得る。金属層は、３次元ＮＡＮＤメモリセルもしくは構造体の製造もしくは使用に有益な複数の属性を有する任意の金属材料であり得る。一態様において、金属層は窒化金属であり得る。別の態様において、金属層材料の非限定的な例としては、適切な複数の組み合わせを含む、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ＲｕＴｉＮ、ＲｕＯ_ｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、Ｗ_ＸＮ_Ｘ等が挙げられ得る。なおも別の態様において、金属層はＴｉＮであり得る。金属層の厚みは、デバイスのアーキテクチャに応じて変わり得るが、一態様において、金属層は、約１ｎｍ〜約６ｎｍの厚みを有し得る。別の実施形態において、厚みは約３ｎｍになり得る。なおも別の態様において、金属層は、導電材料層４０８の厚みの約１５％〜約３０％の厚みを有し得る。更に、金属層は、化学蒸着、物理蒸着、原子層蒸着等を含むがこれらに限定されない任意の既知の技術により、形成され得る。

【0026】

また、図４Ａは、浮遊ゲートの凹部４１０における金属層４２０上に堆積された浮遊ゲート層（または材料）４２２を示す。いくつかの態様において、浮遊ゲート層４２２は、金属層４２０に沿って、セルピラートレンチ４０５の底部４１６から上部４１８へと堆積し、従って連続層を形成する。他の態様において、浮遊ゲート層は製造のこの段階では不連続である。一態様において、浮遊ゲート層４２２は、セルピラートレンチ４０５の底部４１６に沿って、金属層４２０上に堆積され得る。従って、浮遊ゲートの凹部４１０における浮遊ゲート材料は、少なくとも３つの表面を金属層で囲繞されており、いくつかの態様においては少なくとも４つまたは５つの表面を金属層で囲繞されている。換言すれば、金属層は、デバイスのアーキテクチャに応じて異なる程度に、浮遊ゲートの凹部における浮遊ゲート材料を「囲繞し」得る。同様に、いくつかの態様において、浮遊ゲートの凹部における金属層は、少なくとも３つの表面をＩＰＤ層で囲繞され、いくつかの態様においては、少なくとも４つまたは５つの表面をＩＰＤ層で囲繞される。また、そのようなものは、異なる程度に金属層を「囲繞する」ＩＰＤ層として説明され得る。浮遊ゲート材料が浮遊ゲートを製造するのに有用な任意の材料であり得ることに留意されたい。具体的な一態様において、浮遊ゲート材料はポリシリコンであり得る。

【0027】

図４Ｂを参照すると、浮遊ゲート層４２２は、セルピラートレンチ４０５の複数の側壁および底部４１６からエッチングされて、金属層４２０を露出させ得る。金属層を欠くいくつかのセル構造体において、浮遊ゲート材料からの複数のデブリおよび他の残留欠損は、不完全な浮遊ゲートのエッチングゆえに、セルピラートレンチの底部に存在し得る。そのような複数のデブリおよび残留欠損は、メモリセルの性能にマイナスに影響し得る。そのような複数の欠損は、洗浄および更なるエッチングにより低減され得るが、この更なるエッチングは多くの場合、浮遊ゲート、具体的にはセルピラートレンチの上部付近の上方浮遊ゲートの階層に望ましくない腐食をもたらす。浮遊ゲート材料４２２の下に位置する金属層４２０は、浮遊ゲート材料において、特にセルピラートレンチ４０５の底部４１６、および従来洗浄が困難な底部の角の複数の領域のより強力なエッチングを可能にする。そのような全ての、または実質的に全てのデブリおよび残留欠損は、そのような洗浄プロセス、ならびにプロセスマージンの利得を高めることにより除去され得る。

【0028】

浮遊ゲート層４２２は、下にある金属層をあまりエッチングすることなく、浮遊ゲートのポリシリコン材料を選択的にエッチングする任意のプロセスにより、エッチングされ得る。様々なウェット洗浄およびドライ洗浄の方法が当技術分野において既知である。いくつかの例示的な態様において、従来のウェットＤＨＦ（希フッ酸）エッチングまたは洗浄エッチングプロセスが用いられ得る。複数の他の態様において、日本の東京エレクトロン株式会社（ＴＥＬ）から入手可能なＣｅｒｔａｓマシンを用いて選択的に酸化膜をエッチングすることを目的とするプラズマフリーの化学ガスエッチングシステム、またはＨＦ＋ＮＨ３蒸気／ＨＦ＋ＮＨ３プラズマを用いる、カリフォルニア州サンタクララ市のアプライドマテリアルズの機械を用いたＳｉＣｏＮｉエッチングプロセス等に限定されないドライエッチングまたは洗浄プロセスが用いられ得る。具体的な一態様において、浮遊ゲート材料は、Ｃｅｒｔａｓマシンを用いて１０℃〜１００℃の温度で０．５％〜１０％のＴＭＡＨ（水酸化テトラメチルアンモニウム）によりエッチングされ得る。１つの例示的な化学的反応は、＜１０％のＴＭＡＨ、＜２％の非イオン性界面活性剤、８〜１０の範囲のｐＨ緩衝剤、ならびに任意選択のキレート剤および／または錯化剤を含む。

【0029】

図４Ｃに示されるように、浮遊ゲート層４２２をエッチングした後、金属層４２０は、適切なエッチングにより、セルピラートレンチ４０５の複数の側壁および底部４１６からエッチングされ得る。この洗浄段階は、セルピラートレンチの底部および底部の複数の角からデブリおよび残留欠損を更に洗浄し得る。一態様において、例えば金属層４２０は、セルピラートレンチ４０５の底部４１６へと十分に深くエッチングされ、実質的に全ての、または全ての浮遊ゲート材料を除去し得る。用いられるエッチングは、金属層において用いられる金属材料に応じて変わり得る。ＴｉＮ金属層の場合においては、例えばＳＣＩ化学反応が有用であり得る。ＳＣＩ化学反応が周知であり、多くの場合にＮＨ_４ＯＨ、Ｈ_２Ｏ_２および脱イオン水の溶液を含む。１つの例示的な化学的反応は、７０℃で１：１：５の比で２８％のＮＨ_４ＯＨ、３０％のＨ_２Ｏ_２および脱イオン水を含む。別の態様において、ＡＰＭエッチングが使用され得る。例えば、ある製法は、５５℃の温度で１００：３：２の比で混合された脱イオン水、Ｈ_２Ｏ_２およびＮＨ_４ＯＨであってもよい。金属をエッチングし得る複数の他の化学物質としては、熱リン酸、ＨＦ／Ｏ_３、ＨＦ／Ｈ_２Ｏ_２、ＨＦの蒸気、ＮＨ_３の蒸気およびＨ_２ＳＯ_４／Ｈ_２Ｏ_２、ＨＦ／ＨＮＯ_３が挙げられ得るが、これらに限定されない。金属層のエッチングは、複数の側壁、ならびに良好に画定された浮遊ゲート４２２および浮遊ゲートの凹部における金属層４２２の領域に沿ってＩＰＤ層を露出させることに留意されたい。金属層のエッチングは、セルピラートレンチ４０５の底部４１６でソース４３０を露出させ得る。

【0030】

セルピラートレンチにおいて残留欠損およびデブリを検出するべく、様々な技術が使用され得ることに留意されたい。セルピラートレンチがセルピラー材料で充填されると、そのような欠損およびデブリにより電気的短絡が生じ得る。従って、これらの短絡が検出され得、欠損のカウントが定量化され得る。また、ＳＥＭまたは複数の他の適切な技術を用いてメモリセルは画像化され、視覚的に欠損が検査され得る。

【0031】

図４Ｄに示されるように、ＩＰＤ層４１２はエッチングされて、セルピラートレンチ４０５の複数の側壁を露出させる。次に、トレンチの複数の側壁に沿ってトンネル誘電体（すなわち、トンネル酸化物）４３２が形成され得る。トンネル誘電体が周知であり、トンネル誘電体として機能し得る任意の絶縁材料であり得る。非限定的な例としては、Ｓｉ０_２、ＳｉＯＮ等の酸化物および窒化物が挙げられ得る。一態様において、トンネル誘電体は、複数の金属材料上において均一な成長を可能とするように処理された酸化物であり得る。具体的な一態様において、トンネル誘電体は、インサイチュ水蒸気発生（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ、ＩＳＳＧ）で酸化されたＤＥＰポリライナー（３０Ａ）であり得る。

【0032】

トンネル誘電体を形成した後、ライナー層（図示せず）はトンネル誘電体上に形成され得、セルピラートレンチ４０５の底部４１６は、ライナー層およびトンネル誘電体４３２を貫通してパンチエッチング（ｐｕｎｃｈ−ｅｔｃｈｅｄ）されてソース層４３０を露出し得る。次にセルピラー４３４は、セルピラートレンチ４０５へと堆積され、従ってセルピラートレンチ４０５を充填し得る。非限定的な一態様において、セルピラー４３４はポリシリコン材料であり得る。

【0033】

もたらされる複数のデバイスおよび複数の構造体は、改善された様々な性能特性を示し得、これらは少なくとも部分的に、金属層／浮遊ゲート複合材料の存在、ならびにセルピラートレンチの底部に残留欠損の洗浄および除去の改善に基づき得る。例えば一態様において、そのような３次元ＮＡＮＤメモリセルは、約８Ｖ〜約１５Ｖのプログラム／消去ウィンドウを有し得る。別の態様において、ウィンドウは、約１０ｖ〜約１３ｖになり得る。なおも別の態様において、ウィンドウは、約８ｖ〜約１３ｖになり得る。別の態様において、３次元ＮＡＮＤメモリ構造体は、約５００サイクル〜約１０，０００サイクルのサイクル耐久性を有し得る。別の態様において、耐久性は約７５０〜約８０００になってもよい。なおも別の態様において、耐久性は、約５００〜約５０００サイクルになってもよい。

【0034】

別の例において、本明細書において説明される複数のデバイスおよび複数の構造体は、複数の他のデバイスおよび構造体と比較して、改善されたプログラムスロープを有し得る。一実施形態において、スロープは、約０．６Ｖ〜約１Ｖになり得る。別の態様において、スロープは、約０．８Ｖ〜約１Ｖになり得る。

【0035】

一例において、３次元ＮＡＮＤメモリ構造体を製造する方法は、セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互層を含むセルスタック基板へとセルピラートレンチをエッチングする段階と、導電材料の複数の層において、セルピラートレンチの複数の側壁へと複数の浮遊ゲートの凹部をエッチングする段階と、複数の浮遊ゲートの凹部においてインターポリ誘電体（ＩＰＤ）層を形成する段階と、複数の浮遊ゲートの凹部におけるＩＰＤ層上に金属層を堆積させる段階と、複数の浮遊ゲートの凹部における金属層上に浮遊ゲート層を堆積させて、少なくとも３つの表面を金属層で囲繞された浮遊ゲートコアを含む複数の浮遊ゲートユニットを形成する段階とを備え得る。

【0036】

一例において、メモリ構造体は、金属層を有しない構造体と比較して、改善したプロセスマージンおよび向上した性能を提供し得る。

【0037】

一例において、複数の浮遊ゲートユニットは、少なくとも４つの表面を金属層で囲繞された浮遊ゲートコアを含む。

【0038】

一例において、複数の浮遊ゲートの凹部においてＩＰＤ層を形成する段階は、セルピラートレンチの複数の側壁に沿ってＩＰＤを形成する段階を更に有する。

【0039】

一例において、複数の浮遊ゲートの凹部におけるＩＰＤ層上に金属層を堆積させる段階は、セルピラートレンチの複数の側壁に沿って金属層を堆積させる段階を更に有する。

【0040】

一例において、複数の浮遊ゲートの凹部における金属層上に浮遊ゲート層を堆積させる段階は、セルピラートレンチの複数の側壁に沿った金属層上に浮遊ゲート層を堆積させる段階を更に有する。

【0041】

一例において、本明細書における複数の方法は、セルピラートレンチの複数の側壁から浮遊ゲート層をエッチングして金属層を露出させる段階と、セルピラートレンチの複数の側壁から金属層をエッチングしてＩＰＤ層を露出させる段階とを更に備え得る。

【0042】

一例において、本明細書における複数の方法は、セルピラートレンチの複数の側壁からＩＰＤ層をエッチングしてセルスタック基板を露出させる段階を更に備え得る。

【0043】

一例において、金属層をエッチングする段階は、基板のセレクトゲートソース領域の下方と、導電材料および絶縁材料の複数の交互層の反対側とに位置するソース材料の一部を露出させる。

【0044】

一例において、金属層をエッチングする段階は、セルピラートレンチの下端から複数の残留欠損を更に除去する。

【0045】

一例において、金属層をエッチングする段階は、金属層を十分に深くエッチングして、セルピラートレンチの下端から実質的に全ての浮遊ゲート材料を除去する段階を更に有する。

【0046】

一例において、金属層をエッチングする段階は、金属層を十分に深くエッチングして、セルピラートレンチの下端から全ての浮遊ゲート材料を除去する段階を更に有する。

【0047】

一例において、本明細書における複数の方法は、セルピラートレンチの複数の側壁に沿ってトンネル誘電体層を形成する段階と、セルピラートレンチの複数の側壁に沿ったトンネル誘電体層上にライナー層を形成する段階と、ライナー層およびトンネル誘電体層を貫通してセルピラートレンチの底部側をパンチエッチングして、基板のソース層を露出させる段階と、セルピラートレンチを充填してセルピラーを形成する段階とを更に備え得る。

【0048】

一例において、セルピラートレンチを充填する段階は、ポリシリコン材料でセルピラートレンチを充填する段階を更に有する。

【0049】

一例において、金属層は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ＲｕＴｉＮ、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、ＷｘＮｘおよびこれらの複数の組み合わせからなる群から選択される材料を含む。一例において、金属層は、ＴｉＮである。

【0050】

一例において、金属層は、約１ｎｍ〜約５ｎｍの厚みを有する。一例において、金属層は、導電材料層の厚みの約１５％〜約３０％の厚みを有し得る。

【0051】

一例において、改善したプロセスマージンおよび向上した性能を有するＮＡＮＤメモリ構造体は、第１の絶縁層と第２の絶縁層との間に配置された制御ゲート材料および浮遊ゲート材料と、制御ゲート材料と浮遊ゲート材料との間に配置された金属層と、インターポリ誘電体（ＩＰＤ）層が浮遊ゲート材料から制御ゲート材料を電気的に絶縁するように、金属層と制御ゲート材料との間に配置されたＩＰＤ層と、制御ゲート材料の反対側の浮遊ゲート材料に結合されたトンネル誘電体材料とを備え得、金属層は、浮遊ゲート材料の少なくとも３つの表面に沿って配置され、ＩＰＤ層は、金属層の少なくとも３つの表面に沿って配置される。一例において、金属層は、浮遊ゲート材料の少なくとも４つの表面に沿って配置される。一例において、ＩＰＤ層は、金属層の少なくとも４つの表面に沿って配置される。

【0052】

一例において、金属層は、ＴｉＮ、ＴｉＣＮ、ＴａＮ、ＴｉＳｉＮ、ＷＳｉｘ、ＲｕＴｉＮ、ＲｕＯｘ、ＴａＳｉＮ、ＴａＣＯＮ、ＴｉＣＯＮ、およびこれらの複数の組み合わせからなる群から選択される材料を含む。一例において、金属層は、ＴｉＮである。

【0053】

一例において、金属層は、約１ｎｍ〜約５ｎｍの厚みを有する。一例において、改善したプロセスマージンおよび向上した性能を有する３次元ＮＡＮＤメモリセルは、セレクトゲートソース領域上に配置された導電材料および絶縁材料の複数の交互層を含むセルスタック基板と、複数の交互層に対して実質的に鉛直の向きで基板内に位置するセルピラーと、３次元構成でセルピラーの周囲の、本明細書に列挙される複数のＮＡＮＤメモリ構造体とを備え得、複数のＮＡＮＤメモリ構造体は、複数の導電材料層と位置合わせされ、複数の導電材料層に電気的に結合される。

【0054】

一例において、複数のＮＡＮＤメモリ構造体は、セルピラーの周囲の複数のコラムに配列される。

【0055】

一例において、セルピラーの下端は、実質的に残留欠損を含まない。一例において、セルピラーの下端は、残留欠損を含まない。一例において、メモリセルは、約８Ｖ〜約１５Ｖのプログラム／消去ウィンドウを有する。

【0056】

一例において、メモリセルは、約０．６Ｖ〜約１．０Ｖのプログラムスロープを有する。一例において、メモリセルは、約５００サイクル〜約１０，０００サイクルのサイクル耐久性を有し得る。一例において、メモリセルは、約５００〜５０００サイクルのサイクル耐久性を有する。

【0057】

上述の複数の例は、１または複数の特定の用途における特定の実施形態を例示するが、本明細書において明瞭に表現される原理およびコンセプトを逸脱することなく、実装の形態、使用、および詳細における様々な修正が行われ得ることが、当業者には明らかであろう。従って、以下に記載される特許請求の範囲による以外に、限定は意図されない。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】