特許 6442735 ３次元回路デバイス向けの導電性チャネルのための酸化アルミニウムランディング層

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6442735

(24)【登録日】2018年12月7日

(45)【発行日】2018年12月26日

(54)【発明の名称】３次元回路デバイス向けの導電性チャネルのための酸化アルミニウムランディング層

(51)【国際特許分類】

   H01L 27/11556 20170101AFI20181217BHJP

   H01L 21/336 20060101ALI20181217BHJP

   H01L 29/788 20060101ALI20181217BHJP

   H01L 29/792 20060101ALI20181217BHJP

   H01L 27/11524 20170101ALI20181217BHJP

   H01L 27/10 20060101ALI20181217BHJP

【ＦＩ】

   H01L27/11556

   H01L29/78 371

   H01L27/11524

   H01L27/10 461

【請求項の数】18

【全頁数】24

(21)【出願番号】特願2016-570091(P2016-570091)

(86)(22)【出願日】2015年6月26日

(65)【公表番号】特表2017-518643(P2017-518643A)

(43)【公表日】2017年7月6日

(86)【国際出願番号】US2015037999

(87)【国際公開番号】WO2016007315

(87)【国際公開日】20160114

【審査請求日】2016年12月19日

(31)【優先権主張番号】14/329,644

(32)【優先日】2014年7月11日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】シュ、ホンビン

(72)【発明者】

【氏名】ハラー、ゴードン

(72)【発明者】

【氏名】シムセク−エゲ、ファトマ

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／０１０９０６５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１４／０１９３９６９（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５５６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５２４

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

複数のメモリセルによる多重階層積層体であって、前記多重階層積層体のそれぞれの階層が一のメモリセルデバイスを含む、多重階層積層体と、
前記複数のメモリセルによる前記多重階層積層体に隣接したソースゲート選択多結晶（ＳＧＳポリ）層であって、前記多重階層積層体の前記複数のメモリセルに対するゲート選択信号を提供する、ＳＧＳポリ層と、
前記多重階層積層体の複数の前記階層に対するチャネルのためのソース導体を提供する導電性ソース層と、
前記ソース層と前記ＳＧＳポリ層との間の酸化アルミニウム（ＡｌＯｘ）層であって、前記ソース層から前記ＳＧＳポリ層を分離するためのエッチング停止層を提供し、ドライエッチング選択性およびウェットエッチング選択性の両者を提供し、前記複数のメモリセルによる前記多重階層積層体および前記ＳＧＳポリ層から前記ＡｌＯｘ層までエッチングするチャネルエッチングを前記ＡｌＯｘ層で停止させて前記ソース層を露出させず、前記複数のメモリセルに複数のゲートコンタクトをエッチングするとともに前記ソース層を露出するための選択的ゲートエッチングによりエッチングされる、ＡｌＯｘ層と、
を備え、
前記ＡｌＯｘ層は、前記ソース層から前記複数のメモリセルによる前記多重階層積層体へ電流を提供すべく、前記ゲート選択信号によりトリガされる浮遊ゲートをさらに含む、
回路デバイス。

【請求項2】

前記ＳＧＳポリ層はｐ型ドープポリシリコンを含む、請求項１に記載の回路デバイス。

【請求項3】

前記ソース層は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含む、請求項１または請求項２に記載の回路デバイス。

【請求項4】

前記ソース層はｎ型ドープポリシリコンを含む、請求項１または請求項２に記載の回路デバイス。

【請求項5】

前記チャネルは、前記多重階層積層体を通って延在する空洞チャネルを有し、前記空洞チャネルは、前記複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含み、
前記ＡｌＯｘ層の前記浮遊ゲートは、前記ソース層から前記空洞チャネルへ電流を提供する、請求項１から４のいずれか１項に記載の回路デバイス。

【請求項6】

前記ＡｌＯｘ層と前記ＳＧＳポリ層との間の酸化物層をさらに備える、請求項１から請求項５のいずれか１項に記載の回路デバイス。

【請求項7】

前記ＡｌＯｘ層と前記ソース層との間の酸化物層をさらに備える、請求項１から請求項６のいずれか１項に記載の回路デバイス。

【請求項8】

データを格納するための３次元積層型メモリデバイスと、
前記メモリデバイスに格納されるデータに基づいた表示を生成すべく結合された高精細ディスプレイと、
を備え、
前記メモリデバイスは、
複数のメモリセルによる多重階層積層体であって、前記多重階層積層体のそれぞれの階層が一のメモリセルデバイスを含む、多重階層積層体と、
前記複数のメモリセルによる前記多重階層積層体に隣接したソースゲート選択多結晶（ＳＧＳポリ）層であって、前記多重階層積層体の前記複数のメモリセルに対するゲート選択信号を提供する、ＳＧＳポリ層と、
前記多重階層積層体の複数の前記階層に対するチャネルのためのソース導体を提供する導電性ソース層と、
前記ソース層と前記ＳＧＳポリ層との間の酸化アルミニウム（ＡｌＯｘ）層であって、前記ソース層から前記ＳＧＳポリ層を分離するためのエッチング停止層を提供し、ドライエッチング選択性およびウェットエッチング選択性の両者を提供し、前記複数のメモリセルによる前記多重階層積層体および前記ＳＧＳポリ層から前記ＡｌＯｘ層までエッチングするチャネルエッチングを前記ＡｌＯｘ層で停止させて前記ソース層を露出させず、前記複数のメモリセルに複数のゲートコンタクトをエッチングするとともに前記ソース層を露出するための選択的ゲートエッチングによりエッチングされる、ＡｌＯｘ層と、
を含み、
前記ＡｌＯｘ層は、前記ソース層から前記複数のメモリセルによる前記多重階層積層体へ電流を提供すべく、前記ゲート選択信号によりトリガされる浮遊ゲートをさらに含む、
電子デバイス。

【請求項9】

ＡｌＯｘランディング層を有する積層型回路を形成するための方法であって、
複数のメモリセルによる多重階層積層体を生成する段階であって、前記多重階層積層体のそれぞれの階層が一のメモリセルデバイスを含む、生成する段階と、
前記複数のメモリセルによる前記多重階層積層体に隣接してソースゲート選択多結晶（ＳＧＳポリ）層を形成する段階であって、前記ＳＧＳポリ層は、前記多重階層積層体の前記複数のメモリセルに対するゲート選択信号を提供する、形成する段階と、
前記多重階層積層体の複数の前記階層に対するチャネルのためのソース導体を提供すべく、半導体基板に導電性ソース層を形成する段階と、
前記ソース層と前記ＳＧＳポリ層との間に酸化アルミニウム（ＡｌＯｘ）層を形成する段階であって、前記ＡｌＯｘ層は、前記ソース層から前記ＳＧＳポリ層を分離するためのエッチング停止層を提供し、前記ＡｌＯｘ層はドライエッチング選択性およびウェットエッチング選択性の両者を提供し、チャネルエッチングが、前記複数のメモリセルによる前記多重階層積層体および前記ＳＧＳポリ層から前記ＡｌＯｘ層までエッチングし、前記ＡｌＯｘ層において停止し、前記ソース層を露出せず、選択的ゲートエッチングが、前記複数のメモリセルに複数のゲートコンタクトをエッチングし、前記ソース層を露出すべく前記ＡｌＯｘ層をエッチングする、ＡｌＯｘ層を形成する段階と、
を有し、
前記ＡｌＯｘ層を形成する前記段階は、前記ソース層から前記複数のメモリセルによる前記多重階層積層体へ電流を提供すべく、前記ゲート選択信号によりトリガされる浮遊ゲートを形成する段階をさらに含む、
方法。

【請求項10】

前記ＳＧＳポリ層を形成する前記段階は、ｐ型ドープポリシリコンを形成する段階を含む、請求項９に記載の方法。

【請求項11】

前記ソース層を形成する前記段階は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含むソース層を形成する段階を含む、請求項９または請求項１０に記載の方法。

【請求項12】

前記ソース層を形成する前記段階は、ｎ型ドープポリシリコンを形成する段階を含む、請求項９または請求項１０に記載の方法。

【請求項13】

前記多重階層積層体を通って延在する空洞チャネルを形成する段階をさらに有し、前記空洞チャネルは、前記複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含み、
前記ＡｌＯｘ層の前記浮遊ゲートは、前記ソース層から前記空洞チャネルへ電流を提供する、請求項９から１２のいずれか１項に記載の方法。

【請求項14】

前記ＡｌＯｘ層と前記ＳＧＳポリ層との間に酸化物層を形成する段階をさらに有する、請求項９から請求項１３のいずれか１項に記載の方法。

【請求項15】

前記ＡｌＯｘ層と前記ソース層との間に酸化物層を形成する段階をさらに有する、請求項９から請求項１４のいずれか１項に記載の方法。

【請求項16】

請求項９から請求項１５のいずれか１項に記載の方法をコンピュータに実行させるためのコンピュータプログラム。

【請求項17】

請求項９から請求項１５のいずれか１項に記載の方法に従って、ＡｌＯｘランディング層を有する積層型回路を形成するための手段を備える装置。

【請求項18】

請求項１６に記載のコンピュータプログラムを格納する、コンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の複数の実施形態が、概して、複数の３次元回路デバイスに関し、より具体的には、３次元回路デバイスに向けた複数の導電性チャネルを形成するための酸化アルミニウムランディング層を提供することに関する。

【0002】

著作権の通知／許可
本特許文献の開示の一部分は、著作権保護の対象となる材料を含み得る。この著作権所有者は、米国特許商標庁の特許包袋もしくは記録の表示通り、本特許文献または本特許開示が何人により複製されようとも異議を申し立てないが、それ以外の全ての著作権を留保するものである。「著作権、２０１４年、インテル（登録商標）コーポレーション、無断複写・転載禁止」という著作権の通知は、下記および本明細書の添付の図面にて説明される全てのデータ、並びに、下記に説明されるあらゆるソフトウェアに適用される。

【背景技術】

【0003】

コンピューティングデバイスおよび電子デバイスおよびコンポーネントに対しては、より高い性能およびストレージ容量がこれらのデバイスから期待されているにもかかわらず、継続的により小さなサイズに対する一般的な要求が存在する。さらに、より多くのディスクリート回路コンポーネントおよびより大きな占有面積が使用されるに連れて、これらのデバイスは、より大きな電力を消費する。サイズおよび電力消費は、電子デバイスおよびメモリデバイス、特にハンドヘルドおよびモバイルアプリケーションにおける重要な要因である。デバイス製造における最近の発展が、より高い密度を有する複数の電子デバイスを形成するための複数の３次元回路構造を提供する。しかしながら、様々な材料および処理技術の物理特性のために、生じる複数の高密度デバイスに対して、そのようなデバイスの実行可能性を阻む複数の欠陥および複数の性能限界が持ち込まれる。

【図面の簡単な説明】

【0004】

以下の説明は、本発明の複数の実施形態の複数の実施態様の例として与えられる例示を有する、複数の図面の説明を含む。これらの図面は例として理解されるべきであり、限定として理解されるべきではない。本明細書にて使用されるように、１または複数の"実施形態"との言及は、本発明の少なくとも１つの実施態様に含まれる特定の特徴、構造、および／または特性を説明するものとして理解されるべきである。従って、本明細書に現れる"一実施形態において"または"代替的実施形態において"等のような文言は、本発明の様々な実施形態および実施態様を説明するものであり、必ずしも全てが同一の実施形態を指すものではない。しかしながら、これらはまた、必ずしも相互に排他的なものではない。

【0005】

【図1】ＡｌＯｘランディング層を有する積層型回路の実施形態のブロック図である。

【0006】

【図2A】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【図2B】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【図2C】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【図2D】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【図2E】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【図2F】ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。

【0007】

【図3】電流増大浮遊ゲートを伴うＡｌＯｘランディング層を有する積層型回路の実施形態のブロック図である。

【0008】

【図4】ＡｌＯｘランディング層を有する積層型空洞チャネル回路を形成するためのプロセスの実施形態のフロー図である。

【0009】

【図5】ＡｌＯｘランディング層を有する積層型空洞チャネル回路が実装され得る、コンピューティングシステムの実施形態のブロック図である。

【0010】

【図6】ＡｌＯｘランディング層を有する積層型空洞チャネル回路が実装され得る、モバイルデバイスの実施形態のブロック図である。

【0011】

いくつかの詳細および実施態様の説明が以下に続く。これらは、下記に説明される複数の実施形態のうちのいくつかまたは全てを示し得る複数の図面の説明を含み、本明細書に提示される複数の発明の概念の、その他複数の潜在的な実施形態または実施態様もまた説明する。

【発明を実施するための形態】

【0012】

本明細書に説明されるように、複数の回路要素の多重階層積層体が、エッチング停止選択性を提供するための不活性（noble）ＨｉＫ層として、酸化アルミニウム（ＡｌＯｘまたはＡＬＯＸ）層を含む。この多重階層積層体は、複数の回路デバイスの多数の階層に対して共通ソースを共有することにより、より高い密度の複数の電子コンポーネントを可能にする。多重階層積層の複数の応用は複数のメモリデバイスを含み、そこでは、それぞれが複数のメモリセルを含む多数の階層が垂直に積層され得る。その他複数の応用およびその他複数の構成が可能である。

【0013】

一実施形態において、この積層体の各階層は、１つのメモリセルデバイスまたは複数のメモリセルデバイスを含む。そのような多重階層積層体を使用する回路は、複数のメモリセルによるこの多重階層積層体に隣接した、ソースゲート選択多結晶（ＳＧＳポリ）層を含むことができる。このＳＧＳポリ層は、多重階層積層体のこれらのメモリセルに対してゲート選択信号を提供することができる。この回路はまた、この積層体の複数の階層にとってのチャネル用にソース導体を提供すべく、導電性ソース層も含む。従って、これら複数のメモリセルは、それぞれ、このソースに結合され得る。ＡｌＯｘ層は、ソース層とＳＧＳポリ層との間に配置され、ドライエッチング選択性およびウェットエッチング選択性の両者を提供する。このエッチング選択性により、複数のメモリセルをソース層に電気的に結合するためのチャネルを、より効果的に加工することが可能となる。

【0014】

一実施形態において、それぞれの階層が複数のＮＡＮＤメモリセルを含む。従って、この回路デバイスは、３次元（３Ｄ）メモリデバイスである。一実施形態において、このプロセスにより、多数の階層に空洞チャネルを構築する。そのような複数のピラーを形成するのに従来使用されている化学は、複数の回路要素の多数の階層で所望のピラープロファイルを形成することに関して限界を有する。特に、複数の回路要素の多重階層積層体を形成することは、従来、エッチング均一性の欠如（例えばエッチング深さ、エッチングアンダーカット）によって制限されている。例えば、１つのメモリデバイス中に一緒に積層された複数のワード線の多くの階層の場合、従来実現され得るものより高いアスペクト比で、ピラーが加工される必要がある。

【0015】

積層型または多重階層回路（３次元または３Ｄ回路ともまた呼ばれる）を形成するためのその他複数の手法は、高い誘電率を有する材料（ＨｉＫ材料）の層を含む。そのような材料の層は、従来、ＳＧＳポリとソースとの間というよりも、むしろ、ＳＧＳポリと複数の回路要素の複数の階層との間に配置されていた。複数のＨｉＫ材料が、リークを低減すべく、回路内の電気的絶縁を提供する。試みられてきた複数のＨｉＫ材料の複数の例は、ＨｆＯｘ、ＺｒＯｘ、およびＴａｎＯｘを含む。ＨｆＯｘ、ＺｒＯｘ、ＴａｎＯｘ、およびＡｌＯｘ（および、これもまた使用され得るその他複数）のような化学式表現は、特定の化学式というよりもむしろ、酸化物化合物の総称的な表現であることが理解されよう。それぞれの表現は、少なくとも１つの酸素原子を伴った、第１の元素の少なくとも１つの原子を含む酸化物化合物を指す。各元素の原子の正確な数は、実施態様および／または処理技術によって変わり得る。ＡｌＯｘは、回路に対して良好な誘電特性を提供するＨｉＫ材料であり、その他複数のＨｉＫ材料よりもはるかに良好なエッチング特性を提供する。示されているその他複数のＨｉＫ材料は、その材料を除去するための、または、標準的なシリコンベースの酸化物または複数のポリシリコン材料に対するウェットエッチング選択性を可能とするための、良好な特性を提供しない。その他複数の材料は、チャネルがソースにより近くなるに連れて、著しく狭い直径を有する導電性チャネルを生じさせる。また、あるいは代替的に、その他複数の材料は、チャネルからチャネルへの短絡を生じさせる、アンダーカットエッチングを許してしまう。従って、その他複数の材料は、十分に真っ直ぐなピラーを生じさせない。そのようなピラーの欠陥は、メモリセルディスターブおよび／または異なる複数の回路要素間の短絡を生じさせかねない。

【0016】

ＡｌＯｘは、エッチング選択性を提供しながらも良好な誘電体分離を提供するという意味において、"不活性ＨｉＫ"材料とみなされ得る。特に、ＡｌＯｘは、ウェットエッチング選択性、並びにドライエッチング選択性の両者を提供することができる。例えば、ＡｌＯｘは、ワード線積層体において使用される複数のポリシリコン材料および酸化物に対する良好な選択性を提供する。そのような選択性は、ＳＧＳポリプロファイルを改善することができ、チャネルによるソース導体層との接触を提供するためのエッチングランディングを改善することができる。従って、ＡｌＯｘは、より少ないプログラムディスターブおよびより低いトラップアップを提供することができる。生じる複数のピラーは、従来の複数の処理技術によって可能なものよりも、より均一な直径を有する。説明されるように、ＡｌＯｘ層の使用はまた、チャネル導体におけるストリング電流を増大させることができると共に、複数の選択ゲート閾値電圧（ＳＧ−Ｖｔ）における変動を低減することもできる。さらに、ＡｌＯｘ層は、多重階層の複数の層による複数のデッキが実装されるような複数のアプリケーションにおいて、改善されたピラーからピラーへの連続性を提供することができる。

【0017】

以下の説明は、添付の複数の図面を参照する。これらの図面において、複数の要素またはコンポーネントが必ずしも縮尺通りに提示されるものではないことが理解されよう。いくつかの要素は、例示および説明を目的として、意図的に誇張して描かれている。特定の複数の例が、１つのデッキが他のデッキの上にあるような、複数のデッキの垂直積層を参照することもまた理解されよう。一実施形態においては、複数の回路が水平方向に構成されることができよう。

【0018】

図１は、ＡｌＯｘランディング層を有する積層型回路の実施形態のブロック図である。システム１００が、複数の回路要素階層による複数のデッキを使用する電子回路デバイスを表す。全ての回路要素を単一の積層体に加工し、全ての回路要素を動作させるための１つのチャネルを形成することを試みる代わりに、システム１００は、複数の回路要素による複数のデッキによって、複数の層に加工される。

【0019】

基板１１０は、そこに電子回路が加工される基板または半導体プラットフォームを表す。システム１００は電子回路の断面を表す。通常、そのような多くの回路が、１つの半導体ウェハに同時に加工されようことが理解されるであろう。このプロセスにより、基板１１０に、または基板１１０上にソース導体１２０を形成する（例えば、堆積する）。ソース導体１２０は、システム１００の複数の回路要素の回路動作をアクティブ化することまたは制御することができる。ソース導体１２０は、金属材料（例えば、タングステンシリサイド（ＷＳｉｘ））または多くの高移動性キャリアを持ったその他の材料のような、高い導電性の材料である。一実施形態においてソース導体１２０は、材料の複数の層（例えば、ＷＳｉｘ層およびハイドープされたポリ層）を含む。機能的回路のための全ての回路要素がシステム１００に示されるのではないことが理解されよう。

【0020】

ＡＬＯＸ（要素１３０−Ａおよび１３０−Ｂ）が、ソース１２０とソースゲート層であるＳＧＳポリ１４０（要素１４０−Ａおよび１４０−Ｂ）との間の電気的障壁を提供することができる。デッキ１０２は、ＳＧＳポリ１４０によってアクティブ化される複数の回路要素１５０（要素１５０−Ａおよび１５０−Ｂ）を含む。要素'Ａ'および'Ｂ'として示されているものの、デッキ１０２は、チャネル１２２を介してＳＧＳポリ１４０により個別にアクティブ化される多数の回路要素１５０を含み得ることが理解されよう。'Ａ'または'Ｂ'という符号は、単なる例示目的に過ぎない。複数の回路要素１５０は、デッキ１０２内にて複数の階層として形成される。従って、複数の回路要素１５０は、デッキ１０２内にて、互いに隣接して（例えば、垂直に隣接して）積層され得る。デッキ１０２は、数個の回路要素から、数十個の回路要素（例えば、３６個または３８個のメモリセル）まで、いくつでも含むことができる。チャネル１２２が、デッキ１０２全体の高さ／長さにわたってソース１２０まで延在し、これによって、ソース１２０から複数の回路要素１５０への電気的接続性を提供する。チャネル１２２は、このデッキの一端から、このデッキの他端まで（例えば、垂直方向の積層においては最上部から底部まで、または、水平方向の積層／行においては左右に）延在する。

【0021】

一実施形態においてシステム１００は、デッキ１０２に隣接して構築された、または加工されたデッキ１０４によって示されるように、複数のデッキを含む。デッキ１０４は、複数の回路要素１８０（要素１８０−Ａおよび１８０−Ｂ）を含む。一実施形態においてデッキ１０４は、デッキ１０２からデッキ１０４を分離する絶縁体１６０上にＡＬＯＸ１７０（要素１７０−Ａおよび１７０−Ｂ）を含む。一実施形態において、複数の回路要素１５０および１８０は、それらの各デッキ内における複数の回路要素の複数の階層として、それぞれ垂直に積層される。一実施形態において、複数の回路要素１８０を形成するプロセスは、複数の回路要素１５０を形成するプロセスと同一であるが、いくつかのデッキ処理工程によって分離された、異なるデッキに実行される。

【0022】

一実施形態において、このプロセスにより、その上にデッキ１０４が加工され得るセパレータを提供すべく、デッキ１０２上に絶縁体１６０（要素１６０−Ａおよび１６０−Ｂ）を形成する。導体１２４がチャネル１２２の端に加工され、デッキ１０４のチャネル１２６に対して、デッキ１０２のチャネル１２２への、従ってソース１２０への電気的接続性を与える。ソース１２０が金属層である場合、このプロセスは、高い導電性の材料または金属材料である導体１２４を伴ったチャネル１２２および１２６を生成することを可能とする、均一な特性を持つ良好なピラーを形成する複数のエッチングプロセスを含み得ることが理解されよう。

【0023】

ＡＬＯＸ１３０およびＡＬＯＸ１７０は、それぞれチャネル１２２および１２６のためのピラーを形成するエッチングプロセスのためのランディング層を提供することができる。従って、ＡＬＯＸ１３０および／またはＡＬＯＸ１７０により、システム１００のこのプロセスは、複数の高選択的なエッチング工程を実現可能にする。ＡＬＯＸ１３０により、チャネル１２２によるソース１２０への良好な電気的接触が可能となる。ＡＬＯＸ１７０により、チャネル１２６による導体１２４への良好な電気的接触が可能となる。一実施形態において、システム１００のこのプロセスは、ドライエッチングおよび／またはウェットエッチングプロセスを含み得る、複数のエッチング工程を含む。このＡＬＯＸは、ウェットエッチングおよびドライエッチングの両者に対して、高選択的なエッチング特性を与える。具体的にデッキ１０２を参照すると、一実施形態においてＡＬＯＸ１３０は、複数の回路要素１５０の多重階層積層体を通してエッチングするチャネルエッチングに対し、エッチング停止層を提供する。ＡＬＯＸ１３０は、ソース１２０を露出することなく、ＡＬＯＸ層にてエッチングを停止させることができる。このプロセスにより、ソース１２０を露出させるべく、複数の回路要素１５０およびＡＬＯＸ１３０に対して複数のゲートコンタクトをエッチングするためのゲートエッチングにより、ＡＬＯＸ１３０を選択的にエッチングすることができる。

【0024】

システム１００は、明示的に２つのデッキ、デッキ１０２とデッキ１０４を示す。異なるデッキにおける複数の要素の分離、並びに、複数のデッキを接続する複数の空洞チャネルと停止層の高い導電性により、システム１００においては、理論的に任意の数のデッキを積層可能なことが理解されよう。従って、システム１００中の回路要素の総数は、この占有面積が従来可能としてきたものに対して、積層に基づき２倍、３倍、またはそれより大きくなり得る。本明細書にて説明される選択的エッチングがデッキ１０２に対して実行され得ること、および、システム１００がその他複数のデッキを必ずしも有さなくてよい（すなわち、デッキ１０４は任意選択的である）ことが理解されよう。デッキ１０４が加工されるような一実施形態においては、デッキ１０４に対するこのプロセスが必ずしもＡＬＯＸ１７０を使用する必要はないが、デッキ１０４にポリ層が無い場合には、別の絶縁体を使用することが可能であろう。

【0025】

図２Ａ−２Ｆは、ＡｌＯｘエッチング選択性層を有する積層型回路の、様々な段階にある実施形態のブロック図である。例示を目的として、図２Ａ−２Ｆは、複数のメモリセルによる多数の階層を有する、３次元積層型メモリデバイスを示す。具体的に、図２Ａ−２Ｆ中の例は、垂直に積層されたメモリデバイスの実施形態の一例を与える。一実施形態においては、"水平"な態様だが、半導体基板またはウェハから出るように積層されたデバイスに対して、そのような加工を行うことができる。従って、一実施形態において、"垂直"な積層とは、動作用に複数のデバイスが加工される、および／または配置される半導体基板から出るように、またはそのような半導体基板から上方に離れるように、複数の回路要素を延在させるあらゆるプロセスを指すことができる。このプロセスは、選択的エッチング能力を与えるためのＡｌＯｘ層を含む。

【0026】

図２Ａは、ソース２２０上に複数の回路要素階層２５２が加工されている回路状態２０２を示す。一実施形態において、ＡＬＯＸ２３０はソース２２０上に加工される。一実施形態においては、ソース２２０とＡＬＯＸ２３０との間に酸化物層が存在する。一実施形態において、酸化物層２３２は、ＡＬＯＸ２３０とＳＧＳポリ２４０の間において、ＡＬＯＸ２３０上に加工される。ＡＬＯＸ２３０とソース２２０との間、または、ＡＬＯＸ２３０とＳＧＳポリ２４０との間の酸化物層は、これらの層を通ってソース２２０まで加工されるピラーのエッチングプロファイルに対するさらなる制御を提供することができる。

【0027】

一実施形態において、ソース層２２０は１または複数の材料層を含む。例えば、ソース２２０は、タングステンシリサイド（ＷＳｉｘ）、ヘビードープされたポリシリコン、ポリタングステンシリサイド、および／または、その他複数の高導電性材料を含むことができる。一実施形態において、ソース２２０は、ｎ型ドープポリシリコンのような自由キャリア導体を含む。複数のｎ型材料が、（電荷を提供することによって）電流フローを提供する複数の自由電子を有するのに対し、複数のｐ型材料が、（電荷を受け取ることによって）電流フローを提供する複数の自由正孔を有することが理解されよう。一実施形態において、ＳＧＳポリ２４０はｐ型ドープポリシリコンを含む。多数の階層２５２を伴う階層積層体２５０が、ＳＧＳポリ２４０上に加工される。階層積層体２５０は、絶縁体材料（例えば、酸化物）と導電材料（例えば、ドープされたポリ）による交互の層を含むことができる。

【0028】

図２Ｂは、複数のチャネル導体のための１または複数のピラーをこのプロセスによって形成する回路状態２０４を示す。一実施形態において、１または複数のピラー２６０が、パンチエッチングによって形成される。これは、階層積層体２５０を通り、ＳＧＳポリ２４０を通り、酸化物２３２を通り、そしてＡＬＯＸ２３０中に開口を形成する。ＡＬＯＸ２３０は、ピラー２６０を形成するためのエッチング停止層を提供することができる。従来行われていたようにＳＧＳポリ２４０と階層積層体２５０との間に代わり、ＳＧＳポリ２４０とソース２２０との間にＡＬＯＸ２３０を配置することにより、このプロセスは、約２０から４０パーセントＳＧＳプロファイルを改善することができる。そのようなプロファイルの改善は、ＳＧＳポリ層２４０を通るピラー２６０の直径の均一性に帰する。さらに、ソース２２０により近いＡＬＯＸ層によるＡＬＯＸ２３０の選択性によって、ソース付近のピラー２６０の直径を約５０％改善することができる。これが、導体に対して、はるかに良好なプロファイルを与える。

【0029】

回路状態２０４に表されるように、ピラー２６０をＡＬＯＸ２３０中までエッチングし、ソース２２０中までエッチングすることなしに、ＡＬＯＸ層内にて停止させることができる。一実施形態においてピラー２６０は、ドライエッチングプロセスによってＡＬＯＸ２３０中までエッチングされ得る。従って、ＡＬＯＸ２３０は、ソース２２０中にピット形成することなく、非常に高いアスペクト比（例えば、アスペクト比が約２５）の複数の構造のための、ドライエッチングランディングウィンドウを提供することができる。ピラー２６０をＡＬＯＸ２３０中までエッチングした後（例えば、ドライエッチングプロセスの後）、ピラー２６０は、製造および／または加工における積層体の変化に応じて、ＡＬＯＸ２３０内のどこへでもエッチングされ得る。表されている２つの異なるピラー２６０によって示されるように、ＡＬＯＸ中へのエッチングは、同一のデバイス内の異なるピラー中で、より深く、または、より浅くなり得る。また、異なるデバイスにおいて、同一のプロセスにより、異なる量だけＡＬＯＸ中をエッチングすることができる。

【0030】

回路状態２０４はまた、複数のプロセス残留物２６２も表す。複数の残留物２６２は、エッチングの間に、ピラー２６０へとスパッタリングで戻され得る材料を表す。例えば、ドライエッチングの間、ＡＬＯＸ２３０からの材料が、ピラー２６０へとスパッタリングで戻され得る。ピラー２６０中の複数のＨｉＫ残留物は、これらがピラー２６０の内側から除去されない場合、連続した複数の統合プロセスおよびセル形成を妨げ得る。

【0031】

図２Ｃは、このプロセスによってピラー２６０をきれいにし、ソース２２０を露出する回路状態２０６を示す。図２Ｂに関連して上記のように、エッチングプロセスが完了すると、ピラー２６０内に残留材料を生じさせ得る。そしてこのピラーは、ＡＬＯＸ２３０を通ってソース２２０まで完全にはエッチングされない。一実施形態において、このプロセスは、ソース２２０へ接触させるべく、ドライエッチングプロセスに続いて行うウェットエッチングプロセスを含む。一実施形態において、ＡＬＯＸ２３０は非晶質ＡＬＯＸである。または、非晶質ＡＬＯＸを含む。そのような実施形態においては、ＨＦ（フッ酸エッチング）およびＢＯＥ（エッチング化学物質と共に使用される緩衝剤を含む緩衝酸化物エッチング）のような従来の複数のウェットエッチング技術によって、スパッタされた材料を非常にきれいに除去することができると共に、ソース２２０を露出するための高い選択性を提供する。

【0032】

ソース２２０とＳＧＳポリ２４０との間に、ＨｉＫ材料層としてＡＬＯＸ２３０を使用することは、５０：１のＨＦ除去選択性、および、約１００：１のＢＯＥ除去選択性を提供することができる。さらに、ＡＬＯＸ２３０は、ＳＧＳポリ２４０のポリおよび／または酸化物２３２と比べて、１０：１のドライエッチング選択性を提供することができる。相対的な選択性は、たとえ非晶質形態であっても、ＡＬＯＸ２３０に当てはまる。一実施形態において、ＡＬＯＸ２３０のウェットエッチングおよびドライエッチング選択性は、高温（例えば、９５０−１１００℃の範囲内）でＡＬＯＸ膜を結晶化させることにより、約３倍増大させることができる。例えば、ＡＬＯＸ層がデバイスの特定の一部分からエッチングされないこと、または除去されないことが所望されるような場合に、そのような結晶化は、連続的な複数の処理工程またはステップに対する付加的な統合の利点を提供することができる。

【0033】

図２Ｄは、このプロセスによって、浮遊ゲート加工のために複数の階層をリセスする回路状態２０８を示す。一実施形態において、このプロセスは、同様に、浮遊ゲート加工のためにＡＬＯＸ２３０をリセスする。一実施形態において、このプロセスは、ＡＬＯＸ層内には浮遊ゲートを形成しない。このプロセスは、各階層２５２に複数のリセス２６４を形成する。一実施形態において、このプロセスは、ＡＬＯＸ２３０に同様な複数のリセスを形成する。これらのリセスは、例えば、エッチング工程によって形成され得る。一実施形態において、複数のリセス２６４を形成するエッチング工程は、ピラー２６０から複数のＡＬＯＸ残留物を除去するために使用されたものと同一のプロセスであり得る。そして、このプロセスを継続することによって複数のリセスを形成することができる。

【0034】

図２Ｅは、このプロセスによって複数の階層２５２に複数の浮遊ゲート２７０を形成する回路状態２１０を示す。このプロセスがＡＬＯＸ２３０にもまた浮遊ゲートを形成するような実施形態においては、このプロセスはＡＬＯＸ２３０にダミー浮遊ゲート２７２を形成する。複数の浮遊ゲート２７０は、動作上機能的である。従って、それらは、選択信号に応答して、複数のゲートとして動作する。ダミー浮遊ゲート２７２もまた、選択信号に応答して動作することができ、アクティブ化された場合に、電流フローを増大させるという意味において機能的にアクティブであり得る。しかし、ＡＬＯＸ２３０が、メモリセルまたは選択ゲート信号に応答してトリガされるその他の回路要素を含まないという点において、複数の浮遊ゲート２７０と同一の意味では、動作上機能的ではない。

【0035】

図２Ｆは、このプロセスによって複数のピラーに導体チャネルを形成する回路状態２１２を示す。チャネル２８０は、（上記の複数の図面において示された）ピラー２６０の複数の壁面および底面（ソース２２０に最も近い部分）に形成された導体を有するピラーを表す。一実施形態において、チャネル２８０は、導体が取り囲む絶縁体（例えば、酸化物）によって充填される。従って、空洞チャネルと呼ばれ得る。空洞チャネル導体とは、導体の薄い（例えば、導体材料の抵抗率を制御すべく結晶粒径を低減するのに十分に薄い）層を複数の壁面に有し、チャネルの内部に絶縁体を有するピラーを指す。この導体は、ソース２２０とオーミック接触を形成し、また、複数の浮遊ゲート２７０と（および、複数のゲート２７２が形成される実施態様においてはそれらのゲート２７２と）オーミック接触を形成する。従って、チャネル２８０は、ソース２２０から複数の浮遊ゲート２７０への電気的接続性を提供する。一実施形態において、複数のダミーゲート２７２は、複数の浮遊ゲート２７０と同一のゲート選択信号によりトリガできる。従って、ＡＬＯＸ２３０の複数のダミーゲート２７２は、ソース２２０からチャネル２８０への電流フローを改善することができる。これは、生じる回路の電気的特性を改善することができる。一実施形態において、複数の回路要素による複数の階層のその他複数のデッキが、示されている回路上に加工され得る。

【0036】

図３は、電流増大浮遊ゲートを伴うＡｌＯｘランディング層を有する積層型回路の実施形態のブロック図である。回路３００は、図１のシステム１００の、または、回路状態２０２、２０４、２０６、２０８、２１０、２１２の一例であり得る。特に、回路３００は、導体チャネルに隣接して加工されたリセスの詳細な表現を提供する。このプロセスによって、複数のリセスに複数の要素３９０を形成する。

【0037】

一実施形態において、回路３００は、ソース２２０の一例であり得るソース層３１２および３１４を含む。一実施形態において、ソース３１２はＷＳｉｘまたはその他の金属材料である。一実施形態において、ソース３１４は、（ｎ型ドープポリシリコンのような）ソース多結晶材料である。このソースは、材料の２つの層を必ずしも必要としないこと、および、一実施形態においては、ある材料またはその他の材料がソース層であり得ることが理解されよう。

【0038】

回路３００は、ＳＧＳポリ層３４０とソースとの間にＡＬＯＸ層３３０を含む。具体的に示されてはいないが、回路３００は、ＡＬＯＸ３３０とＳＧＳポリ３４０との間に酸化物層を含み得る。一実施形態において、回路３００は、ＡＬＯＸ３３０とソースとの間に酸化物層３２０を含む。そのような酸化物層（これは、例えば、ＡＬＯＸ３３０の厚さの約１／８から１／２０のように、非常に薄いものであってよい）は、ＡＬＯＸ３３０のリセス形成の間に、アンダーカットによるピラーからピラーへの短絡が起こり得ることを防ぐのに役立つ。一実施形態において、ＡＬＯＸ３３０の厚さは約４０−１００ｎｍであってよく、酸化物３２０の厚さは約５ｎｍであってよい。一実施形態において、ＳＧＳポリ３４０の厚さは約１００−２００ｎｍであってよい。

【0039】

一実施形態において、回路３００は、複数の階層の積層体をＳＧＳポリ３４０から絶縁するための酸化物３５０を含み、複数の回路要素の間に（酸化物または窒化物のような）絶縁層３７０を含む。各絶縁層３７０の厚さは約２０ｎｍであることができる。メモリデバイスの実施態様において、複数の回路要素は、示されるように、浮遊ゲートおよびメモリセル構造を伴うワード線ポリ３６０として形成され得る。ＷＬポリ３６０の厚さは約３０ｎｍであることができる。回路３００は、これらの処理工程によって支援される任意の数の階層を含むことができる。階層の数に応じて、回路３００の複数の回路要素による１つのデッキ全体の厚さは、ソース３１２から最後の階層までが約２０００−３０００ｎｍ、またはそれよりもさらに大きくてよい。加えて、一実施形態において回路３００は、複数の積層されたデッキを含むことができ、それらのデッキのそれぞれが、積層された複数の階層を有することができる。

【0040】

この図面の横の差し込み図は、回路要素３９０の詳細な視点を示し、これは、一実施形態において、チャネル３８０から離れた、複数のリセスに形成される。この視点には、チャネル３８０、ＳＧＳポリ３４０、ＡＬＯＸ３３０、および酸化物３２０の一部分が示されている。回路３００に示されるように、要素３９０と同様な構造が、それぞれの階層にもまた形成され得る。一実施形態においては、複数の回路要素の複数の階層において、この階層が、ＷＬポリ３６０から要素を絶縁するための誘電体３９４の別の層を含むことができる。一実施形態において、チャネル導体３９２が、チャネル３８０に沿い、且つ、要素３９０の浮遊ゲートおよび複数のセルコンポーネントの周囲に延在する。要素３９０は、チャネル導体３９２と浮遊ゲート３９６との間に誘電体３９４を含むことができる。一実施形態において、要素３９０は、浮遊ゲート３９６および誘電体３９４に隣接してセル３９８を含む。ＡＬＯＸ層３３０は、アドレス指定されないダミーセルを含むことができる。従って、メモリセルのように機能することができるが、有用な情報は格納せず、複数の読み出しまたは書き込み動作に対してアクセスされない。しかしながら、要素３９０のアクティブ化は、回路３００におけるストリング電流および連続性を改善することができる。

【0041】

図４は、ＡｌＯｘランディング層を有する積層型空洞チャネル回路を形成するためのプロセスの実施形態のフロー図である。プロセス４００は、図２Ａ−２Ｆの回路状態、図１のシステム１００、および／または図３の回路３００のような、またはそれらと同様な、複数の回路および複数の回路状態を形成するためのプロセスの一例であり得る。プロセス４００は、製造業者の処理装置によって実行され得る。製造者が処理装置を構成し、一連のプロセスステップまたは工程を半導体ウェハに実行して、これらの電子回路を形成する。この処理装置は、あらゆるタイプの材料処理工程（堆積、ＣＭＰ、エッチング、イオン注入、アニール、その他）を実行する複数のツールを含むことができる。そのような処理装置は、このプロセスを実行するコンピュータ装置並びに機械的ツールおよび電気的ツールを含む。この処理装置は、１または複数の処理工程制御によって制御される。これは、このプロセスを制御するためのハードウェアロジックおよび／またはソフトウェア／ファームウェアロジックを含むことができる。この装置は、いくつかの工程を特定の順序で実行するようにプログラムされ得る、または構成され得る。この装置およびプロセスまたは構成を一括して、処理システムと呼ぶことができる。プロセス４００のために、複数の工程が、製造者および製造者によって使用される処理システムを間接的に指す"このプロセス"によって実行されるものとして説明される。

【0042】

このプロセスは、４０２にて、シリコンウェハのような半導体基板上に、または半導体基板中にソース層を形成する。このプロセスは、ソース上に電子回路を形成する。このソースは、複数の回路要素中に電気的活性を形成すべくアクティブ化されることのできる導体である。このソース層は、金属材料またはドープされた多結晶材料のいずれか、もしくはこの両者を含むことができる。一実施形態においてこのプロセスは、４０４にて、ソース上にバッファ酸化物を堆積する。このバッファ酸化物は絶縁体である。このプロセスは、４０６にて、ＡｌＯｘエッチング停止ランディング層を形成する。このＡｌＯｘ層は、ウェットエッチング工程およびドライエッチング工程の両者に対する選択性を提供し、ＨｉＫ誘電性材料である。従って、このＡｌＯｘ層は、そのエッチング選択性に基づいた（上記にて説明されたもののような）プロセス上の複数の利点を提供しながらも、ＨｉＫ材料の複数の電気的な利点を提供することができる。

【0043】

このプロセスは、４０８にて、電子回路のための選択ゲートソース多結晶層を堆積、あるいはまた形成する。一実施形態において、この選択ゲートは、複数の回路要素の多重階層積層体における全ての回路要素に対するゲートである。このプロセスは、４１０にて、複数の回路要素の複数の階層によるデッキを形成する。一実施形態においてこのプロセスは、複数のセルまたはその他複数の回路要素の複数の層もしくは複数の階層を堆積する。一実施形態において、このプロセスは、互いに垂直に積層された複数の回路要素の複数の階層を形成する。複数の回路要素の複数の階層は、階層間絶縁体としての酸化物材料によって分離され得る。

【0044】

一実施形態においてこのプロセスは、４１２にて、複数のセルによるデッキの下方にあるソース導体層を露出させるために、例えばパンチエッチングによってピラーを形成する。このピラーは、ＡｌＯｘの高い選択性、および、選択ゲート層とソース層との間のＡｌＯｘの位置のために、ソースを露出することなく、またはソースにピット形成することなく、ＡｌＯｘ層上で、もしくはＡｌＯｘ層中で停止するであろう。

【0045】

一実施形態においてこのプロセスは、４１４にて、このピラーに対して良好なプロファイルを与えることのできる複数のエッチングプロセス（またはサブプロセス）を実行する。このピラーに対する良好なプロファイルとは、ソース近くのピラーの直径が、積層体の複数の階層近くのピラーの直径と同等であるようなピラープロファイルのことを指す。ピラーの直径における大幅な変動は、複数のメモリセルまたは積層体の複数の回路要素における性能の変動を形成することが理解されよう。従って、良好なピラープロファイルは、積層体の全ての回路要素が性能許容誤差内で動作することを可能にする。一実施形態において、良好なピラープロファイルは、ソースから最も遠い階層からソースに最も近い層まで、ピラーの長さに沿って、くびれまたは途切れを形成しないピラーの直径を有する。チャネルのプロファイルの良好さを評価する目的に対しては、ＡｌＯｘ層のリセスに形成されたダミーセルまたはダミーゲートは、ピラーの直径を変化させるものとはみなされないことが理解されよう。

【0046】

一実施形態においてこのプロセスは、４１６にて、ＡｌＯｘ層に浮遊ゲートを形成すべく、ＡｌＯｘ層にアンダーカットエッチングを実行する。このプロセスは、その後４１８にて、複数の回路要素の複数の階層並びにＡｌＯｘ層に浮遊ゲートを加工することができる。このプロセスは、４２０にて、ソースから複数の回路要素の多数の階層まで、チャネルに沿って電気的接触を提供するためのチャネル導体を堆積することができる。一実施形態においてこのプロセスは、４２２にて、複数の回路要素の多数の階層による複数のデッキを形成し続ける。

【0047】

図５は、ＡｌＯｘランディング層を有する積層型空洞チャネル回路が実装され得る、コンピューティングシステムの実施形態のブロック図である。システム５００は、本明細書に説明される任意の実施形態に従ったコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームまたはエンターテインメントコントロールシステム、スキャナ、コピー機、プリンタ、ルーティングまたはスイッチングデバイス、もしくは、その他の電子デバイスであり得る。システム５００はプロセッサ５２０を含み、プロセッサ５２０は、システム５００の複数の命令の処理、動作管理、および実行を提供する。プロセッサ５２０は、システム５００のための処理を提供すべく、任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア、またはその他の処理ハードウェアを含むことができる。プロセッサ５２０は、システム５００の動作全体を制御し、１または複数のプログラマブルな汎用または特定用途マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）等、または、そのような複数のデバイスの組み合わせであることができる。またはそれらを含むことができる。

【0048】

メモリサブシステム５３０は、システム５００のメインメモリを表し、プロセッサ５２０によって実行されるコード、またはルーチンを実行する際に使用される複数のデータ値の一時的な格納を提供する。メモリサブシステム５３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１または複数の様々なランダムアクセスメモリ（ＲＡＭ）、またはその他複数のメモリデバイスのような１または複数のメモリデバイス、もしくは、それらのようなデバイスの組み合わせを含むことができる。メモリサブシステム５３０は、特に、システム５００において複数の命令を実行するためのソフトウェアプラットフォームを提供すべく、オペレーティングシステム（ＯＳ）５３６を格納し、ホストとなる。さらに、その他複数の命令５３８が、メモリサブシステム５３０に格納され、且つ、メモリサブシステム５３０から実行されて、システム５００のロジックおよびプロセスを提供する。ＯＳ５３６および複数の命令５３８は、プロセッサ５２０によって実行される。メモリサブシステム５３０は、データ、複数の命令、複数のプログラム、またはその他複数のアイテムを格納するメモリデバイス５３２を含む。一実施形態においてメモリサブシステムは、メモリコントローラ５３４を含む。このメモリコントローラ５３４は、メモリデバイス５３２への複数のコマンドを生成し発するためのメモリコントローラである。メモリコントローラ５３４は、プロセッサ５２０の物理的な一部分であり得ることが理解されよう。

【0049】

プロセッサ５２０およびメモリサブシステム５３０は、バス／バスシステム５１０に結合される。バス５１０は、適切な複数のブリッジ、アダプタ、および／またはコントローラによって接続された、任意の１または複数の個別の物理的なバス、通信ライン／インタフェース、および／またはポイントツーポイント接続を表す抽象化である。従ってバス５１０は、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または、電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般には"ファイヤワイヤ"と呼ばれている）のうちの１または複数を含むことができる。バス５１０の複数のバスはまた、ネットワークインタフェース５５０における複数のインタフェースに対応することもできる。

【0050】

システム５００はまた、１または複数の入出力（Ｉ／Ｏ）インタフェース５４０、ネットワークインタフェース５５０、１または複数の内蔵大容量ストレージデバイス５６０、および、バス５１０に結合された周辺機器インタフェース５７０も含む。Ｉ／Ｏインタフェース５４０は、１または複数のインタフェースコンポーネント（例えば、ビデオ、オーディオ、および／または、英数字インタフェース）を含むことができる。ユーザは、これらを通じて、システム５００とやり取りする。一実施形態において、Ｉ／Ｏインタフェース５４０は、ユーザに対する出力を提供する高精細（ＨＤ）ディスプレイを含むことができる。高精細とは、約１００ＰＰＩ（ピクセル・パー・インチ）またはそれより大きな画素密度を有するディスプレイを指すことができ、フルＨＤ（例えば、１０８０ｐ）、複数のレティーナ（Retina）ディスプレイ、４Ｋ（超高精細またはＵＨＤ）、またはその他複数のような複数のフォーマットを含み得る。高精細とはまた、複数の画素ディスプレイと同等な視覚的品質を有する複数の投影型ディスプレイ（例えば、複数のヘッドマウントディスプレイ）を指すことができる。ネットワークインタフェース５５０は、１または複数のネットワークを介して複数のリモートデバイス（例えば、複数のサーバ、その他複数のコンピューティングデバイス）と通信する能力を、システム５００に与える。ネットワークインタフェース５５０は、イーサネット（登録商標）アダプタ、複数の無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、もしくは、その他の有線規格または無線規格に準拠したインタフェース、もしくはプロプライエタリインタフェースを含むことができる。

【0051】

ストレージ５６０は、１または複数の磁気ディスク、ソリッドステートディスク、または光学ベースのディスク、もしくはそれらの組み合わせのような、大量のデータを不揮発性の態様で格納するための任意の従来の媒体であることができる。もしくはそれらを含むことができる。ストレージ５６０は、コードまたは複数の命令およびデータ５６２を、永続的な状態で保持する（すなわち、システム５００への電力が遮断されても値が保持される）。メモリ５３０は、プロセッサ５２０に対して複数の命令を提供するための実行メモリまたは動作メモリであるが、ストレージ５６０は、一般的に"メモリ"であるとみなされ得る。ストレージ５６０が不揮発性である一方で、メモリ５３０は、揮発性メモリ（すなわち、システム５００への電力が遮断されると、データの値または状態が不定となる）を含むことができる。

【0052】

周辺機器インタフェース５７０は、具体的には上記されていない任意のハードウェアインタフェースを含むことができる。複数の周辺機器とは、一般的に、システム５００に対して従属的に接続する複数のデバイスを指す。従属的な接続とは、システム５００がソフトウェアプラットフォームおよび／またはハードウェアプラットフォームを提供するような接続であり、このプラットフォームでオペレーションを実行し、このプラットフォームを用いてユーザがやり取りする。

【0053】

一実施形態において、メモリサブシステム５３０（例えば、複数のメモリデバイス５３２）および／またはシステム５００のその他複数のコンポーネントが、ＡｌＯｘエッチング停止層上にランディングした複数の導体チャネルを有する積層型回路として形成された複数の要素を含む。複数の回路要素を垂直な複数の階層に形成することにより、システム５００の複数のハードウェアコンポーネントが、従来可能であったものより小さな占有面積で実装され得る。この導体チャネルは、複数の積層された回路要素が共通ソース層に電気的に接続することを可能にする。このＡｌＯｘ層は、これらの積層型回路が異なるプロセス上の変化にわたって機能することを可能にする加工プロファイルを提供する。

【0054】

図６は、ＡｌＯｘランディング層を有する積層型空洞チャネル回路が実装され得る、モバイルデバイスの実施形態のブロック図である。デバイス６００が、コンピューティングタブレット、携帯電話またはスマートフォン、無線可能な電子書籍リーダ、ウェアラブルコンピューティングデバイス、またはその他のモバイルデバイスのような、モバイルコンピューティングデバイスを表す。複数のコンポーネントのうちのいくつかが大まかに示されており、そのようなデバイスの全てのコンポーネントがデバイス６００中に示されるわけではないことが理解されよう。

【0055】

デバイス６００は、デバイス６００の複数の主要な処理動作を実行するプロセッサ６１０を含む。プロセッサ６１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、またはその他の処理手段のような、１または複数の物理的デバイスを含むことができる。プロセッサ６１０によって実行される複数の処理動作は、複数のアプリケーションおよび／または複数のデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。これらの処理動作は、人間であるユーザまたはその他複数のデバイスとのＩ／Ｏ（入出力）に関連する複数の動作、電力管理に関連する複数の動作、および／または、デバイス６００を別のデバイスに接続することに関連する複数の動作を含む。これらの処理動作はまた、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する複数の動作を含むこともできる。

【0056】

一実施形態においてデバイス６００は、オーディオサブシステム６２０を含む。オーディオサブシステム６２０は、このコンピューティングデバイスに対して複数のオーディオ機能を提供することに関連した複数のハードウェアコンポーネント（例えば、オーディオハードウェアおよび複数のオーディオ回路）並びにソフトウェアコンポーネント（例えば、複数のドライバ、コーデック）を表す。複数のオーディオ機能が、スピーカ出力および／またはヘッドフォン出力、並びにマイク入力を含むことができる。そのような複数の機能用の複数のデバイスが、デバイス６００に統合され得る。または、デバイス６００に接続され得る。一実施形態においては、プロセッサ６１０によって受信され、処理される複数のオーディオコマンドを提供することによって、ユーザがデバイス６００とやり取りする。

【0057】

ディスプレイサブシステム６３０が、ユーザがこのコンピューティングデバイスとやり取りするための視覚的ディスプレイおよび／または触覚ディスプレイを提供する、複数のハードウェアコンポーネント（例えば、複数のディスプレイデバイス）およびソフトウェアコンポーネント（例えば、複数のドライバ）を表す。ディスプレイサブシステム６３０は、ディスプレイインタフェース６３２を含む。ディスプレイインタフェース６３２は、ユーザに対してディスプレイを提供するために使用される特定のスクリーンまたはハードウェアデバイスを含む。一実施形態においてディスプレイインタフェース６３２は、ディスプレイに関連した少なくともいくつかの処理を実行するために、プロセッサ６１０から独立したロジックを含む。一実施形態においてディスプレイサブシステム６３０は、ユーザに対する出力および入力の両者を提供するタッチスクリーンデバイスを含む。一実施形態において、ディスプレイサブシステム６３０は、ユーザに対する出力を提供する高精細（ＨＤ）ディスプレイを含む。高精細とは、約１００ＰＰＩ（ピクセル・パー・インチ）またはそれより大きな画素密度を有するディスプレイを指すことができ、フルＨＤ（例えば、１０８０ｐ）、複数のレティーナディスプレイ、４Ｋ（超高精細またはＵＨＤ）、またはその他複数のような複数のフォーマットを含み得る。高精細とはまた、複数の画素ディスプレイと同等な視覚的品質を有する複数の投影型ディスプレイ（例えば、複数のヘッドマウントディスプレイ）を指すことができる。

【0058】

Ｉ／Ｏコントローラ６４０が、ユーザとのやり取りに関連した複数のハードウェアデバイスおよび複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ６４０は、オーディオサブシステム６２０および／またはディスプレイサブシステム６３０の一部分であるハードウェアを管理するように動作することができる。さらに、Ｉ／Ｏコントローラ６４０は、ユーザがそれを通じてシステムとやり取りできるようにするための、デバイス６００に接続する複数の追加のデバイス用の接続ポイントを示す。例えば、デバイス６００に取り付けられ得る複数のデバイスが、複数のマイクデバイス、複数のスピーカまたはステレオシステム、複数のビデオシステム、またはその他のディスプレイデバイス、複数のキーボードまたはキーパッドデバイス、もしくは、複数のカードリーダまたはその他複数のデバイスのような複数の特定のアプリケーションと共に使用するためのその他複数のＩ／Ｏデバイスを含んでよい。

【0059】

上記のように、Ｉ／Ｏコントローラ６４０は、オーディオサブシステム６２０および／またはディスプレイサブシステム６３０とやり取りすることができる。例えば、マイクまたはその他のオーディオデバイスを通じた入力が、デバイス６００の１または複数のアプリケーションまたは機能に対する入力または複数のコマンドを提供することができる。さらに、ディスプレイ出力に代えて、またはディスプレイ出力に加えて、オーディオ出力が提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、このディスプレイデバイスはまた、Ｉ／Ｏコントローラ６４０によって少なくとも部分的に管理され得る入力デバイスとしても動作する。デバイス６００には、Ｉ／Ｏコントローラ６４０によって管理される複数のＩ／Ｏ機能を提供するための複数の追加のボタンまたはスイッチもまた存在することができる。

【0060】

一実施形態において、Ｉ／Ｏコントローラ６４０は、複数の加速度計、カメラ、光センサまたはその他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、または、デバイス６００に含まれ得るその他のハードウェアのような、複数のデバイスを管理する。この入力は、直接的なユーザのやり取りの一部分であり得ると共に、（ノイズのフィルタリング、輝度検出のためにディスプレイを調整すること、カメラにフラッシュを適用すること、またはその他複数の機能のような）その複数の動作に影響を及ぼす環境入力をシステムへ提供することであり得る。一実施形態においてデバイス６００は、バッテリ電力使用量、バッテリの充電、および省電力動作に関連した複数の機能を管理する、電力管理６５０を含む。

【0061】

メモリサブシステム６６０が、デバイス６００に情報を格納するためのメモリデバイス６６２を含む。メモリサブシステム６６０は、不揮発性（メモリデバイスへの電力が遮断された場合にも状態が変化しない）および／または揮発性（メモリデバイスへの電力が遮断された場合には状態が不定である）の、複数のメモリデバイスを含むことができる。メモリ６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、またはその他のデータ、並びに、システム６００の複数のアプリケーションおよび機能の実行に関連したシステムデータ（長期間であろうと一時的であろうと）を格納できる。一実施形態においてメモリサブシステム６６０は、（システム６００の制御の一部分ともまたみなされ得るし、プロセッサ６１０の一部分とみなされる可能性もある）メモリコントローラ６６４を含む。メモリコントローラ６６４は、メモリデバイス６６２への複数のコマンドを生成および発するスケジューラを含む。

【0062】

接続６７０が、複数のハードウェアデバイス（例えば、複数の無線および／または有線コネクタおよび通信ハードウェア）並びに複数のソフトウェアコンポーネント（例えば、複数のドライバ、プロトコルスタック）を含むことにより、デバイス６００は、複数の外部デバイスと通信することが可能である。この外部デバイスは、その他複数のコンピューティングデバイス、複数の無線アクセスポイントまたは複数の基地局のような複数の個別のデバイス、並びに、複数のヘッドセット、複数のプリンタ、またはその他複数のデバイスのような複数の周辺機器であり得る。

【0063】

接続６７０は、複数の異なるタイプの接続を含むことができる。一般化すべく、デバイス６００は、セルラ接続６７２および無線接続６７４を伴うものとして示されている。セルラ接続６７２は、一般的に、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）またはその変形版または派生版、ＣＤＭＡ（符号分割多重アクセス）またはその変形版または派生版、ＴＤＭ（時分割多重）またはその変形版または派生版、ＬＴＥ（ロングタームエボリューション、また"４Ｇ"とも呼ばれる）、またはその他複数のセルラサービス規格を介して提供されるもののような、複数の無線キャリアによって提供されるセルラネットワーク接続を指す。無線接続６７４は、セルラ方式ではない無線接続を指し、（ブルートゥース（登録商標）のような）複数のパーソナルエリアネットワーク、（ＷｉＦｉ（登録商標）のような）複数のローカルエリアネットワーク、および／または、（ＷｉＭａｘのような）複数のワイドエリアネットワーク、またはその他の無線通信を含むことができる。無線通信とは、非固体の媒体を介した、変調された電磁放射の使用によるデータの転送を指す。有線通信とは、固体の通信媒体を介して行われる。

【0064】

複数の周辺接続６８０が、複数のハードウェアインタフェースおよびコネクタ、並びに、複数の周辺接続を形成するための複数のソフトウェアコンポーネント（例えば、複数のドライバ、プロトコルスタック）を含む。デバイス６００は、他の複数のコンピューティングデバイスに対する周辺デバイスであり得る（"出"６８２）と共に、同様に、自身に接続された複数の周辺デバイスを有し得る（"入"６８４）ものであることが理解されよう。デバイス６００は一般に、デバイス６００上でコンテンツを管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）することのような複数の目的のために、その他複数のコンピューティングデバイスに接続するための"ドッキング"コネクタを有する。さらに、ドッキングコネクタは、例えば、オーディオビジュアルシステムまたはその他複数のシステムへと出力されるコンテンツをデバイス６００が制御することを可能にさせるいくつかの周辺機器に、デバイス６００が接続することを可能にし得る。

【0065】

プロプライエタリドッキングコネクタまたはその他のプロプライエタリ接続ハードウェアに加えて、デバイス６００は、一般的なまたは規格に準拠した複数のコネクタを介して、複数の周辺接続６８０を形成することができる。複数の一般的なタイプのものとして、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースの任意のものを含むことができる）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、またはその他のタイプを含むことができる。

【0066】

一実施形態において、メモリサブシステム６６０（例えば、複数のメモリデバイス６６２）および／またはシステム６００のその他複数のコンポーネントが、ＡｌＯｘエッチング停止層上にランディングした複数の導体チャネルを有する積層型回路として形成された複数の要素を含む。複数の回路要素を垂直な複数の階層に形成することにより、システム５００の複数のハードウェアコンポーネントが、従来可能であったものより小さな占有面積で実装され得る。この導体チャネルは、複数の積層された回路要素が共通ソース層に電気的に接続することを可能にする。このＡｌＯｘ層は、これらの積層型回路が異なるプロセス上の変化にわたって機能することを可能にする加工プロファイルを提供する。

【0067】

一態様において、回路デバイスが、複数のメモリセルによる多重階層積層体であって、この積層体のそれぞれの階層が一のメモリセルデバイスを含む多重階層積層体と、複数のメモリセルによるこの多重階層積層体に隣接したソースゲート選択多結晶（ＳＧＳポリ）層であって、この多重階層積層体の複数のメモリセルに対するゲート選択信号を提供するＳＧＳポリ層と、この積層体の複数の階層に対するチャネルのためのソース導体を提供する導電性ソース層と、ソース層とＳＧＳポリ層との間の酸化アルミニウム（ＡｌＯｘ）層を含む。このＡｌＯｘ層は、ソース層からＳＧＳポリ層を分離するためのエッチング停止層を提供する。また、このＡｌＯｘ層はドライエッチング選択性およびウェットエッチング選択性の両者を提供する。そして、チャネルエッチングが、複数のメモリセルによる多重階層積層体およびＳＧＳポリ層を通ってエッチングし、ＡｌＯｘ層において停止し、ソース層は露出させない。また、選択的ゲートエッチングが、複数のメモリセルに複数のゲートコンタクトをエッチングし、ソース層を露出すべくＡｌＯｘ層をエッチングする。

【0068】

一実施形態において、このＳＧＳポリ層はｐ型ドープポリシリコンを含む。一実施形態において、このソース層は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含む。一実施形態において、このソース層はｎ型ドープポリシリコンを含む。一実施形態において、このＡｌＯｘ層は、ソース層から複数のメモリセルによる多重階層積層体へ電流を提供すべく、ゲート選択信号によりトリガされる浮遊ゲートをさらに含む。一実施形態において、このチャネルは、多重階層積層体を通って延在する空洞チャネルを含み、この空洞チャネルは、複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含む。ＡｌＯｘ層浮遊ゲートは、ソース層から空洞チャネルへ電流を提供する。一実施形態において、ＡｌＯｘ層とＳＧＳポリ層との間に酸化物層をさらに含む。一実施形態において、ＡｌＯｘ層とソース層との間に酸化物層をさらに含む。

【0069】

一態様において、電子デバイスが、データを格納するための３次元積層型メモリデバイスと、このメモリデバイスに格納されるデータに基づいた表示を生成すべく結合された高精細ディスプレイとを含む。このメモリデバイスは、複数のメモリセルによる多重階層積層体であって、この積層体のそれぞれの階層が一のメモリセルデバイスを含む多重階層積層体と、複数のメモリセルによるこの多重階層積層体に隣接したソースゲート選択多結晶（ＳＧＳポリ）層であって、この多重階層積層体の複数のメモリセルに対するゲート選択信号を提供するＳＧＳポリ層と、この積層体の複数の階層に対するチャネルのためのソース導体を提供する導電性ソース層と、ソース層とＳＧＳポリ層との間の酸化アルミニウム（ＡｌＯｘ）層を含む。このＡｌＯｘ層は、ソース層からＳＧＳポリ層を分離するためのエッチング停止層を提供する。また、このＡｌＯｘ層はドライエッチング選択性およびウェットエッチング選択性の両者を提供する。そして、チャネルエッチングが、複数のメモリセルによる多重階層積層体およびＳＧＳポリ層を通ってエッチングし、ＡｌＯｘ層において停止し、ソース層は露出させない。また、選択的ゲートエッチングが、複数のメモリセルに複数のゲートコンタクトをエッチングし、ソース層を露出すべくＡｌＯｘ層をエッチングする。

【0070】

一実施形態において、このＳＧＳポリ層はｐ型ドープポリシリコンを含む。一実施形態において、このソース層は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含む。一実施形態において、このソース層はｎ型ドープポリシリコンを含む。一実施形態において、このＡｌＯｘ層は、ソース層から複数のメモリセルによる多重階層積層体へ電流を提供すべく、ゲート選択信号によりトリガされる浮遊ゲートをさらに含む。一実施形態において、このチャネルは、多重階層積層体を通って延在する空洞チャネルを含み、この空洞チャネルは、複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含む。ＡｌＯｘ層浮遊ゲートは、ソース層から空洞チャネルへ電流を提供する。一実施形態において、このメモリデバイスは、ＡｌＯｘ層とＳＧＳポリ層との間に酸化物層をさらに含む。一実施形態において、このメモリデバイスは、ＡｌＯｘ層とソース層との間に酸化物層をさらに含む。

【0071】

一態様において、ＡｌＯｘランディング層を有する積層型回路を形成するための方法が、複数のメモリセルによる多重階層積層体を生成する段階であって、この積層体のそれぞれの階層が一のメモリセルデバイスを含む生成する段階と、複数のメモリセルによるこの多重階層積層体に隣接してソースゲート選択多結晶（ＳＧＳポリ）層を形成する段階であって、この多重階層積層体の複数のメモリセルに対するゲート選択信号を提供するＳＧＳポリ層を形成する段階と、この積層体の複数の階層に対するチャネルのためのソース導体を提供すべく、半導体基板に導電性ソース層を形成する段階と、ソース層とＳＧＳポリ層との間に酸化アルミニウム（ＡｌＯｘ）層を形成する段階を含む。このＡｌＯｘ層は、ソース層からＳＧＳポリ層を分離するためのエッチング停止層を提供する。また、このＡｌＯｘ層は、ドライエッチング選択性およびウェットエッチング選択性の両者を提供する。そして、チャネルエッチングが、複数のメモリセルによる多重階層積層体およびＳＧＳポリ層を通ってエッチングし、ＡｌＯｘ層において停止し、ソース層は露出させない。また、選択的ゲートエッチングが、複数のメモリセルに複数のゲートコンタクトをエッチングし、ソース層を露出すべくＡｌＯｘ層をエッチングする。

【0072】

一実施形態において、ＳＧＳポリ層を形成する段階は、ｐ型ドープポリシリコンを形成する段階を含む。一実施形態において、ソース層を形成する段階は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含むソース層を形成する段階を含む。一実施形態において、ソース層を形成する段階は、ｎ型ドープポリシリコンを形成する段階を含む。一実施形態において、ＡｌＯｘ層を形成する段階は、ソース層から複数のメモリセルによる多重階層積層体へ電流を提供すべく、ゲート選択信号によりトリガされるべき浮遊ゲートを形成する段階をさらに含む。一実施形態において、多重階層積層体を通って延在する空洞チャネルを形成する段階をさらに有し、この空洞チャネルは、複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含む。ＡｌＯｘ層浮遊ゲートは、ソース層から空洞チャネルへ電流を提供する。一実施形態において、ＡｌＯｘ層とＳＧＳポリ層との間に酸化物層を形成する段階をさらに含む。一実施形態において、ＡｌＯｘ層とソース層との間に酸化物層を形成する段階をさらに含む。

【0073】

一態様において、製造物品が、実行された場合にＡｌＯｘランディング層を有する積層型回路を形成するための複数の工程を実行するコンテンツが格納されたコンピュータ可読記憶媒体を含む。これは、複数のメモリセルによる多重階層積層体を生成するコンテンツであって、この積層体のそれぞれの階層が一のメモリセルデバイスを含む生成するコンテンツと、複数のメモリセルによるこの多重階層積層体に隣接してソースゲート選択多結晶（ＳＧＳポリ）層を形成するコンテンツであって、この多重階層積層体の複数のメモリセルに対するゲート選択信号を提供するＳＧＳポリ層を形成するコンテンツと、この積層体の複数の階層に対するチャネルのためのソース導体を提供すべく、半導体基板に導電性ソース層を形成するコンテンツと、ソース層とＳＧＳポリ層との間に酸化アルミニウム（ＡｌＯｘ）層を形成するコンテンツを含む。このＡｌＯｘ層は、ソース層からＳＧＳポリ層を分離するためのエッチング停止層を提供する。また、このＡｌＯｘ層は、ドライエッチング選択性およびウェットエッチング選択性の両者を提供する。そして、チャネルエッチングが、複数のメモリセルによる多重階層積層体およびＳＧＳポリ層を通ってエッチングし、ＡｌＯｘ層において停止し、ソース層は露出させない。また、選択的ゲートエッチングが、複数のメモリセルに複数のゲートコンタクトをエッチングし、ソース層を露出すべくＡｌＯｘ層をエッチングする。

【0074】

一実施形態において、ＳＧＳポリ層を形成するためのコンテンツは、ｐ型ドープポリシリコンを形成するためのコンテンツを含む。一実施形態において、ソース層を形成するためのコンテンツは、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含むソース層を形成するためのコンテンツを含む。一実施形態において、ソース層を形成するためのコンテンツは、ｎ型ドープポリシリコンを形成するためのコンテンツを含む。一実施形態において、ＡｌＯｘ層を形成するためのコンテンツは、ソース層から複数のメモリセルによる多重階層積層体へ電流を提供すべく、ゲート選択信号によりトリガされるべき浮遊ゲートを形成するためのコンテンツをさらに含む。一実施形態において、多重階層積層体を通って延在する空洞チャネルを形成するためのコンテンツをさらに有し、この空洞チャネルは、複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含む。ＡｌＯｘ層浮遊ゲートは、ソース層から空洞チャネルへ電流を提供する。一実施形態において、ＡｌＯｘ層とＳＧＳポリ層との間に酸化物層を形成するためのコンテンツをさらに含む。一実施形態において、ＡｌＯｘ層とソース層との間に酸化物層を形成するためのコンテンツをさらに含む。

【0075】

一態様において、ＡｌＯｘランディング層を有する積層型回路を形成するための装置が、複数のメモリセルによる多重階層積層体を生成するための手段であって、この積層体のそれぞれの階層が一のメモリセルデバイスを含む生成するための手段と、複数のメモリセルによるこの多重階層積層体に隣接してソースゲート選択多結晶（ＳＧＳポリ）層を形成するための手段であって、この多重階層積層体の複数のメモリセルに対するゲート選択信号を提供するＳＧＳポリ層を形成するための手段と、この積層体の複数の階層に対するチャネルのためのソース導体を提供すべく、半導体基板に導電性ソース層を形成するための手段と、ソース層とＳＧＳポリ層との間に酸化アルミニウム（ＡｌＯｘ）層を形成するための手段を含む。このＡｌＯｘ層は、ソース層からＳＧＳポリ層を分離するためのエッチング停止層を提供する。また、このＡｌＯｘ層は、ドライエッチング選択性およびウェットエッチング選択性の両者を提供する。そして、チャネルエッチングが、複数のメモリセルによる多重階層積層体およびＳＧＳポリ層を通ってエッチングし、ＡｌＯｘ層において停止し、ソース層は露出させない。また、選択的ゲートエッチングが、複数のメモリセルに複数のゲートコンタクトをエッチングし、ソース層を露出すべくＡｌＯｘ層をエッチングする。

【0076】

一実施形態において、ＳＧＳポリ層を形成するための手段は、ｐ型ドープポリシリコンを形成するための手段を含む。一実施形態において、ソース層を形成するための手段は、タングステンシリサイド、ヘビードープされたポリシリコン、またはポリタングステンシリサイドのうちの１または複数を含むソース層を形成するための手段を含む。一実施形態において、ソース層を形成するための手段は、ｎ型ドープポリシリコンを形成するための手段を含む。一実施形態において、ＡｌＯｘ層を形成するための手段は、ソース層から複数のメモリセルによる多重階層積層体へ電流を提供すべく、ゲート選択信号によりトリガされるべき浮遊ゲートを形成するための手段をさらに含む。一実施形態において、多重階層積層体を通って延在する空洞チャネルを形成するための手段をさらに有し、この空洞チャネルは、複数のメモリセルの複数のゲートに対する電気的接触を提供すべく、チャネル絶縁体周囲の導電材料を含む。ＡｌＯｘ層浮遊ゲートは、ソース層から空洞チャネルへ電流を提供する。一実施形態において、ＡｌＯｘ層とＳＧＳポリ層との間に酸化物層を形成するための手段をさらに含む。一実施形態において、ＡｌＯｘ層とソース層との間に酸化物層を形成するための手段をさらに含む。

【0077】

本明細書にて示される複数のフロー図は、様々な処理動作のシーケンスの複数の例を与える。それらのフロー図は、ソフトウェアまたはファームウェアルーチン、並びに複数の物理的動作により実行される複数の動作を示すことができる。一実施形態において、あるフロー図は、ハードウェアおよび／またはソフトウェアで実装され得る有限ステートマシン（ＦＳＭ）の状態を示すことができる。特定のシーケンスまたは順序で示されているものの、そうでないことが特定されていない限り、これらの動作の順序は変更され得る。従って、示されている複数の実施形態は、単なる例として理解されるべきであり、このプロセスは、異なる順序で実行されることができ、いくつかの動作は並列に実行され得る。さらに、様々な実施形態において、１または複数の動作が省略され得る。従って、あらゆる実施形態において、全ての動作が必要なわけではない。その他複数のプロセスフローも可能である。

【0078】

様々な動作または機能が本明細書にて説明された限りにおいて、それらは、ソフトウェアコード、複数の命令、設定、および／またはデータとして説明されること、または定義されることができる。そのコンテンツは、直接的実行可能物（"オブジェクト"または"実行可能な"形式）、ソースコード、または差分コード（"デルタ"または"パッチ"コード）であり得る。本明細書に説明される複数の実施形態のソフトウェアコンテンツは、そのコンテンツがそこに格納された製造物品を介して提供され得る。または、通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体が、説明される複数の機能または動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイス、等）のように、機械（例えば、コンピューティングデバイス、電子システム、等）によってアクセス可能な形式で情報を格納する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ、等のように、別のデバイスと通信するための、ハードワイヤード、無線、光、等の媒体の任意のものにインタフェースする任意の機構を含む。通信インタフェースは、複数の設定パラメータを提供することにより、および／または、ソフトウェアコンテンツを記述したデータ信号を提供するための通信インタフェースを準備する複数の信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１または複数のコマンドまたは信号を介してアクセスされ得る。

【0079】

本明細書にて説明される様々なコンポーネントが、説明された複数の動作または機能を実行するための手段であり得る。本明細書にて説明された各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらのコンポーネントは、複数のソフトウェアモジュール、複数のハードウェアモジュール、特定用途ハードウェア（例えば、アプリケーション特定のハードウェア、複数の特定用途向け集積回路（ＡＳＩＣ）、複数のデジタルシグナルプロセッサ（ＤＳＰ）、等）、複数の組み込みコントローラ、ハードワイヤード回路、等として実装され得る。

【0080】

本明細書に説明されているものに加えて、開示されている本発明の複数の実施形態および実施態様に対し、それらの範囲から逸脱することなく、様々な変更が成され得る。従って、本明細書における複数の例示および例は、限定的な意味ではなく、例示的な意味に解釈されるべきである。本発明の範囲は、以下の複数の特許請求項のみを参照して評価されるべきである。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3】

【図4】

【図5】

【図6】