特許第6445480号(P6445480)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6445480
(24)【登録日】2018年12月7日
(45)【発行日】2018年12月26日
(54)【発明の名称】SOI基板の製造方法
(51)【国際特許分類】
   H01L 21/02 20060101AFI20181217BHJP
   H01L 27/12 20060101ALI20181217BHJP
   H01L 21/266 20060101ALI20181217BHJP
   H01L 21/265 20060101ALI20181217BHJP
   H01L 29/786 20060101ALI20181217BHJP
   H01L 21/336 20060101ALI20181217BHJP
   H01L 29/861 20060101ALI20181217BHJP
   H01L 29/868 20060101ALI20181217BHJP
   H01L 21/329 20060101ALI20181217BHJP
   H01L 29/06 20060101ALI20181217BHJP
【FI】
   H01L27/12 E
   H01L21/265 M
   H01L21/265 602A
   H01L29/78 618E
   H01L29/78 618A
   H01L29/91 D
   H01L29/91 B
   H01L29/06 301D
【請求項の数】5
【全頁数】11
(21)【出願番号】特願2016-59090(P2016-59090)
(22)【出願日】2016年3月23日
(65)【公開番号】特開2017-174963(P2017-174963A)
(43)【公開日】2017年9月28日
【審査請求日】2017年11月3日
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(73)【特許権者】
【識別番号】302006854
【氏名又は名称】株式会社SUMCO
(74)【代理人】
【識別番号】110000110
【氏名又は名称】特許業務法人快友国際特許事務所
(72)【発明者】
【氏名】山田 哲也
(72)【発明者】
【氏名】金原 啓道
(72)【発明者】
【氏名】内田 晋二郎
(72)【発明者】
【氏名】福田 雅光
【審査官】 宇多川 勉
(56)【参考文献】
【文献】 特開平11−274312(JP,A)
【文献】 特開平07−263539(JP,A)
【文献】 特開平09−008310(JP,A)
【文献】 特開平02−069974(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/02
H01L 21/265
H01L 21/266
H01L 21/329
H01L 21/336
H01L 27/12
H01L 29/06
H01L 29/786
H01L 29/861
H01L 29/868
(57)【特許請求の範囲】
【請求項1】
高濃度領域を有するSOI基板の製造方法であって、
裏面側半導体層と、前記裏面側半導体層の表面に接している絶縁層と、前記絶縁層の表面に接している表面側半導体層を有するSOI予備基板を準備する工程と、
前記表面側半導体層に不純物を注入することで、前記表面側半導体層に不純物濃度を上昇させた高濃度領域を形成する工程と、
前記高濃度領域を形成した前記SOI予備基板を熱処理する工程と、
熱処理後の前記SOI予備基板の前記表面側半導体層の表面に、前記高濃度領域よりも不純物濃度が低い追加半導体層をエピタキシャル成長させる工程、
を有し、
前記高濃度領域を形成する前記工程では、前記表面側半導体層への不純物注入範囲を変更しながら不純物注入を繰り返し行うことで、前記表面側半導体層の横方向に配列されているとともに不純物濃度が互いに異なる複数の領域を有する前記高濃度領域を形成する、
製造方法。
【請求項2】
前記追加半導体層に不純物を注入することで、前記追加半導体層の一部にp型領域とn型領域を形成する工程をさらに有し、
前記高濃度領域がn型であり、
前記追加半導体層がn型であり、
前記追加半導体層に不純物を注入する前記工程において、元の前記追加半導体層の不純物濃度を維持している領域が中間領域であり、
前記中間領域が、前記p型領域と前記n型領域の間に配置され、
前記高濃度領域が、前記中間領域と前記絶縁層の間に配置される、
請求項1の製造方法。
【請求項3】
前記高濃度領域内の前記複数の領域が、前記n型領域から前記p型領域に向かうにしたがってn型不純物濃度が低下するように配列されている、請求項2の製造方法。
【請求項4】
前記p型領域がダイオードのアノード領域であり、
前記n型領域がダイオードのカソード領域である、
請求項2または3の製造方法。
【請求項5】
前記p型領域が、MOSFETのドレイン領域であり、
前記n型領域が、MOSFETのソース領域に隣接している、
請求項2または3の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書では、SOI(Silicon on Insulator)基板の製造方法を開示する。
【0002】
特許文献1に、SOI基板を利用する半導体装置が開示されている。SOI基板は、裏面側半導体層の表面に絶縁層が接しており、その絶縁層の表面にデバイス層が接している構造を備えている。本明細書では、ダイオードまたはスイッチング素子等として動作する半導体素子構造が作りこまれる側の半導体層をデバイス層という。絶縁層は、裏面側半導体層の表面を覆うだけでなく、裏面側半導体層の側面と裏面をも覆っていることがある。絶縁層が裏面側半導体層の全表面を覆っている場合は、その絶縁層をボックス層という。
【0003】
特許文献1の半導体装置では、デバイス層の裏面近傍の領域(デバイス層とボックス層との界面近傍)に、それよりも表面側に比べて不純物濃度が高い高濃度領域が設けられている。デバイス層の裏面近傍に高濃度領域を設けることによって、半導体装置の縦方向の耐圧(すなわち、デバイス層から裏面側半導体層に向かう方向における耐圧)が改善される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−173422号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
デバイス層の裏面近傍に高濃度領域が設けられているSOI基板を利用すると、縦方向の耐圧が高い半導体装置を容易に製造することができる。
【0006】
高濃度領域を形成する前のSOI基板のデバイス層の裏面近傍に不純物を注入してから熱処理することによって、デバイス層の裏面近傍に高濃度領域が設けられているSOI基板を製造することができる。ただし、その製造方法によると、熱処理の際に、デバイス層の裏面近傍の領域から表面近傍の領域まで不純物が拡散する。このため、その後に、デバイス層に半導体素子を形成すると、デバイス層の表面近傍に拡散した不純物の影響によって半導体素子の特性を所望の特性に制御することができない。したがって、本明細書では、デバイス層の表面近傍へ不純物が拡散することを抑制できるSOI基板の製造方法を開示する。
【課題を解決するための手段】
【0007】
本明細書が開示する製造方法では、デバイス層の裏面近傍に高濃度領域を有するSOI基板を製造する。この製造方法は、SOI予備基板準備工程と、高濃度領域形成工程と、熱処理工程と、エピタキシャル成長工程を有する。SOI予備基板準備工程では、裏面側半導体層と、裏面側半導体層の表面に接している絶縁層と、絶縁層の表面に接している表面側半導体層を有するSOI予備基板を準備する。高濃度領域形成工程では、表面側半導体層に不純物を注入することで、表面側半導体層に不純物濃度を上昇させた高濃度領域を形成する。表面側半導体層の表面の全域に不純物を注入する場合もあれば、局所的な範囲に不純物を注入することもある。熱処理工程では、高濃度領域を形成したSOI予備基板を熱処理する。エピタキシャル成長工程では、熱処理工程後のSOI予備基板の表面側半導体層の表面に、高濃度領域よりも不純物濃度が低い半導体によって構成される追加半導体層をエピタキシャル成長させる。
【0008】
この製造方法では、表面側半導体層に不純物を注入することによって表面側半導体層内に高濃度領域を形成し、その後にSOI基板を熱処理する。これによって、表面側半導体層内で、不純物を拡散させる。熱処理の段階では追加半導体層が形成されていないので、熱処理時に表面側半導体層から追加半導体層へ不純物が拡散することがない。このため、表面側半導体層から追加半導体層への不純物拡散を考慮することなく熱処理を行うことが可能であり、表面側半導体層の厚み方向に十分に不純物を拡散させることできる。したがって、不純物濃度が厚み方向に十分に均質化された高濃度領域を形成することができる。次に、表面側半導体層の表面に、不純物濃度が低い追加半導体層をエピタキシャル成長させる。表面側半導体層と追加半導体層によってデバイス層を形成する。エピタキシャル成長工程では、SOI基板が高温となるが、半導体素子を形成するのに必要な厚み(例えば、数μm程度)の追加半導体層をエピタキシャル成長させるのに必要な処理時間は短い。すなわち、エピタキシャル成長工程では、SOI基板が高温に曝される時間が短い。したがって、表面側半導体層の高濃度領域から追加半導体層への不純物の拡散はほとんど生じない。したがって、不純物濃度が低い追加半導体層を形成することができる。この製造方法によれば、デバイス層の裏面近傍の領域(すなわち、表面側半導体層)に高濃度領域が形成されているとともに、デバイス層の表面近傍の領域(すなわち、追加半導体層)の不純物濃度が低いSOI基板を製造することができる。このSOI基板を用いることで、縦方向の耐圧が高く、特性に優れる半導体装置を製造することができる。
【図面の簡単な説明】
【0009】
図1】SOI予備基板10の縦断面図。
図2】酸化膜22が形成されたSOI予備基板10の縦断面図。
図3】表面側半導体層16へのn型不純物注入を示す縦断面図。
図4】高濃度領域30の拡大断面図。
図5】酸化膜22を除去した後のSOI予備基板10の縦断面図。
図6】追加半導体層40を形成した後のSOI基板の縦断面図。
図7】ダイオードの構成を示す拡大断面図。
図8】MOSFETの構成を示す拡大断面図。
図9】第1エピタキシャル層40aを形成した後の縦断面図。
図10】第2エピタキシャル層40bを形成した後の縦断面図。
【発明を実施するための形態】
【実施例1】
【0010】
実施例1の製造方法では、図1に示すSOI予備基板10を用意する。SOI予備基板10は、裏面側半導体層12と、ボックス層14と、表面側半導体層16を有している。裏面側半導体層12は、p型のシリコンによって構成されている。ボックス層14は、酸化シリコンによって構成されている絶縁層である。ボックス層14は、裏面側半導体層12の表面全体を覆っている。ボックス層14は、従来公知の方法によって形成することができる。例えば、ボックス層14を形成する前の裏面側半導体層12(すなわち、p型のシリコンにより構成された半導体ウエハ)の表面を酸化させることで、ボックス層14を形成することができる。表面側半導体層16は、n型のシリコンによって構成されている。表面側半導体層16は、ボックス層14の表面に固定されている。表面側半導体層16の厚みは、0.5〜1.0μmである。表面側半導体層16は、従来公知の方法によって形成することができる。例えば、n型のシリコンにより構成された半導体ウエハを、ボックス層14に貼り付けることで表面側半導体層16を形成することができる。
【0011】
最初に、図2に示すように、表面側半導体層16を部分的にエッチングすることによって、表面側半導体層16の表面にアライメントマーク(凹部)20を形成する。次に、表面側半導体層16の表面に、酸化膜22を形成する。ここでは、熱酸化法またはCVD法によって酸化膜22を形成する。酸化膜22が略均一な厚さで形成されるので、酸化膜22の表面にアライメントマーク20に沿って凹部が形成される。
【0012】
次に、図3に示すように、酸化膜22の表面に、レジストマスク24を形成する。レジストマスク24の表面には、アライメントマーク20に沿って凹部が形成される。次に、レジストマスク24に、開口24aを形成する。アライメントマーク20(より詳細には、レジストマスク24の表面の凹部)を基準として位置を調整して、開口24aを形成することができる。次に、レジストマスク24を介して、表面側半導体層16に向けてn型不純物(例えば、As)のイオンを照射する。ここでは、約60keVのエネルギーでn型不純物を照射する。n型不純物は、開口24a内において、酸化膜22を貫通して表面側半導体層16に注入される。このため、開口24a内の表面側半導体層16におけるn型不純物濃度が上昇する。これによって、図3に示すように、表面側半導体層16内に複数の高濃度領域30(すなわち、元の表面側半導体層16に対してn型不純物濃度が上昇した領域)が形成される。
【0013】
なお、ここでは、レジストマスク24の形成、n型不純物注入及びレジストマスク24の除去のサイクルを複数回(例えば、3回)繰り返し行う。各サイクルにおいて、開口24aの形状が変更される。また、各サイクルにおいて、n型不純物注入工程におけるドーズ量(不純物の面密度)が変更される。ドーズ量は、0.5×1011〜5.0×1012cm−2の範囲で変更される。このように条件を変更しながら複数サイクルの不純物注入を行うことで、図4に示すように、高濃度領域30内にn型不純物濃度が互いに異なる領域31〜35が形成される。本実施例では、高濃度領域30内において、領域35のn型不純物濃度が最も高く、領域35から離れるにしたがって階段状にn型不純物濃度が低くなる。なお、図3、4の低濃度領域16aは、各サイクルにおいてn型不純物が注入されず、元の表面側半導体層16のn型不純物濃度を維持している領域である。
【0014】
なお、各サイクルのn型不純物の注入工程において、酸化膜22によって、表面側半導体層16の金属汚染が防止されるとともに、チャネリングが防止される。
【0015】
次に、SOI予備基板10を炉により熱処理する。ここでは、SOI予備基板10を、1000〜1200℃に3〜6時間維持する。熱処理が終了したら、図5に示すように、酸化膜22をウェットエッチング等によって除去する。
【0016】
上述した熱処理によって、表面側半導体層16に注入されたn型不純物が拡散するとともに活性化する。ここでは、表面側半導体層16内におけるn型不純物の平均拡散長が表面側半導体層16の厚みの2倍以上となるように、熱処理工程の温度と時間が調整される。例えば、n型不純物の平均拡散長を1〜2μm程度とすることができる。n型不純物の平均拡散長が表面側半導体層16の厚みの2倍以上であると、表面側半導体層16内をその厚み方向に拡散するn型不純物の大部分が、表面側半導体層16の上端と下端の間を1往復以上移動する。このため、熱処理後に、高濃度領域30内のn型不純物濃度が厚み方向において略均一となる。すなわち、高濃度領域30内のn型不純物濃度の厚み方向におけるプロファイルにおいて、濃度差が極めて小さくなる。この方法によれば、厚み方向にn型不純物濃度が一様に分布する高濃度領域30を形成することができる。なお、熱処理において、n型不純物は横方向にも拡散する。しかしながら、熱処理前において、領域35から領域31に向かうにしたがってn型不純物濃度が低下するように分布しており、領域35から領域31までの間の距離がn型不純物の拡散長に対して十分長いので、熱処理後においても領域35から領域31に向かうにしたがってn型不純物濃度が低下するように分布している。
【0017】
次に、図6に示すように、表面側半導体層16上に、追加半導体層40をエピタキシャル成長させる。追加半導体層40は、表面側半導体層16よりも厚く形成される。例えば、追加半導体層40の厚みを、1〜12μm程度とすることができる。追加半導体層40は、n型のシリコンによって構成されている。追加半導体層40のn型不純物濃度は、高濃度領域30のn型不純物濃度(例えば、領域31のn型不純物濃度)よりも低い。なお、表面側半導体層16の表面には、アライメントマーク20に沿って凹部20aが形成される。
【0018】
追加半導体層40と表面側半導体層16によって、デバイス層が構成される。追加半導体層40を形成することで、SOI基板が完成する。
【0019】
なお、追加半導体層40をエピタキシャル成長させるときに、SOI基板が高温(約1200℃)に加熱される。しかしながら、半導体素子を形成するのに必要な追加半導体層40の厚みは上記の通り1〜12μm程度であり、この程度の厚みの追加半導体層は短時間(例えば、数分程度)で成長させることができる。エピタキシャル成長工程では、SOI基板が加熱される時間が短いので、高濃度領域30から追加半導体層40にほとんどn型不純物が拡散しない。したがって、n型不純物濃度が低い追加半導体層40を形成することができる。
【0020】
以上に説明したように、この製造方法によれば、デバイス層の下端近傍の領域(すなわち、表面側半導体層16)に高濃度領域30が形成されていると共に、デバイス層の表面近傍の領域(すなわち、追加半導体層40)の不純物濃度が低いSOI基板を製造することができる。
【0021】
また、この製造方法によれば、デバイス層の厚み(すなわち、表面側半導体層の厚みと追加半導体層の厚みの和)を厚くすることができる。従来のように完成したデバイス層の表面から不純物を注入して高濃度領域を形成する方法では、デバイス層が厚いと、不純物の注入エネルギーを大きくして、不純物の注入深さを深くする必要がある。不純物の注入エネルギーには限界があるので、不純物の注入エネルギーによってデバイス層の厚さが制限される。これに対し、本実施例の方法では、高濃度領域30を形成した後に追加半導体層40を形成するので、高濃度領域30への不純物の注入エネルギーに関係なく追加半導体層の厚みを設定することができる。このため、この方法によれば、デバイス層の厚みが厚いSOI基板を製造することができる。
【0022】
また、この製造方法によれば、SOI基板の量産時に、高濃度領域30のn型不純物濃度にばらつきが生じ難く、また、追加半導体層40のn型不純物濃度にばらつきが生じ難い。したがって、このSOI基板を用いて半導体装置を製造することがで、半導体装置の特性のばらつきを抑制することができる。
【0023】
なお、このSOI基板を用いて、以下のように半導体装置を製造することができる。
【0024】
追加半導体層40にp型及びn型の不純物を注入することによって、追加半導体層40に半導体素子を形成する。実施例1では、図7に示すように、各高濃度領域30の上部に、ダイオードを形成する。図7においては、追加半導体層40から表面側半導体層16にかけて、n型のカソード領域56が設けられている。カソード領域56は、カソード電極56aに接続される。また、カソード領域56から離れた位置に、追加半導体層40から表面側半導体層16にかけて、p型のアノード領域52が設けられている。アノード領域52は、アノード電極52aに接続される。また、アノード領域52に隣接する範囲の表層部に、p型領域54が設けられている。p型領域54のp型不純物濃度は、アノード領域52のp型不純物濃度よりも低い。カソード領域56とアノード領域52の間の範囲に、n型のドリフト領域58が形成されている。ドリフト領域58は、元の追加半導体層40の濃度を維持している領域である。カソード領域56、アノード領域52、p型領域54及びドリフト領域58によって、ダイオードが構成されている。ドリフト領域58の下部に高濃度領域30が設けられている。高濃度領域30内のn型不純物濃度は、カソード領域56側からアノード領域52側に向かうにしたがって低下している。
【0025】
カソード領域56は、追加半導体層40にn型不純物を注入することにより形成される。アノード領域52とp型領域54は、追加半導体層40にp型不純物を注入することにより形成される。追加半導体層40に注入された不純物の活性化処理は、フラッシュランプアニールやレーザアニールのように、加熱時間が短時間で、不純物の拡散が生じ難い方法で実施するのが好ましい。
【0026】
上述したダイオードを形成した後に、SOI基板をダイシングすることで、ダイオードを有する半導体装置が完成する。
【0027】
ダイオードを形成する前の追加半導体層40のn型不純物濃度が低いので、ダイオードのドリフト領域58のn型不純物濃度を低くすることができる。このため、ダイオードのドリフト領域58の抵抗が小さくなり、ダイオードのオン抵抗が小さくなる。したがって、この方法によれば、損失が小さいダイオードを有する半導体装置を製造することができる。
【0028】
また、上述した方法で製造される半導体装置では、ドリフト領域58の下部であって、ボックス層14と表面側半導体層16の界面に隣接する位置に高濃度領域30が設けられている。この位置に高濃度領域30を設けることで、ダイオードの縦方向(すなわち、追加半導体層40から裏面側半導体層12に向かう方向)における耐圧を向上させることができる。特に、高濃度領域30内のn型不純物濃度が、カソード領域56からアノード領域52に向かうにしたがって低くなるように分布しているので、ダイオードの縦方向の耐圧を効果的に向上させることができる。特に、追加半導体層40の厚みが表面側半導体層16(すなわち、高濃度領域30)の厚みよりも厚い。この構成によれば、ダイオードの縦方向における耐圧がより高くなる。
【実施例2】
【0029】
実施例2の製造方法では、半導体素子形成工程で、追加半導体層40に、図8に示すMOSFETを形成する。実施例2の製造方法のその他の構成は、実施例1の製造方法と等しい。
【0030】
図8においては、追加半導体層40の表層部にp型のソース領域62が形成されている。ソース領域62は、ソース電極62aに接続される。また、ソース領域62に隣接する位置に、追加半導体層40から表面側半導体層16にかけて、n型領域64が形成されている。また、n型領域64に隣接する位置の追加半導体層40に、n型領域66が形成されている。n型領域66の上部に、p型のドレイン領域68、70が形成されている。ドレイン領域70は、ドレイン領域68よりも高いp型不純物濃度を有している。ドレイン領域70は、ドレイン電極70aに接続される。ソース領域62とドレイン領域68、70は、p型不純物の注入によって形成される。n型領域64は、n型不純物の注入によって形成される。n型領域66は、元の追加半導体層40の濃度を維持している領域である。追加半導体層40の表面に、ゲート絶縁膜72とゲート電極74が形成されている。ゲート電極74、ゲート絶縁膜72、ソース領域62、n型領域64、66、ドレイン領域68、70によって、MOSFETが構成されている。ドリフト領域58の下部に高濃度領域30が設けられている。高濃度領域30内のn型不純物濃度は、ソース領域62側からドレイン領域70側に向かうにしたがって低下している。MOSFETを形成した後に、SOI基板をダイシングすることで、MOSFETを有する半導体装置が完成する。
【0031】
実施例2の製造方法によれば、n型領域66のn型不純物濃度を低くすることができる。この構成によれば、MOSFETの横方向の耐圧を向上させることができる。また、高濃度領域30によって、MOSFETの縦方向の耐圧を向上させることができる。特に、追加半導体層40の厚みが表面側半導体層16(すなわち、高濃度領域30)の厚みよりも厚いので、MOSFETの縦方向における耐圧がより高くなる。この方法によれば、耐圧が高いMOSFETを有する半導体装置を製造することができる。
【実施例3】
【0032】
実施例3の製造方法では、エピタキシャル成長を繰り返し実施することで、複数のエピタキシャル層の積層体を形成する。積層体によって追加半導体層40が構成される。実施例3の製造方法のその他の構成は、実施例1の製造方法と等しい。
【0033】
実施例3の製造方法では、追加半導体層40の形成工程において、まず、図9に示すように、表面側半導体層16上に第1エピタキシャル層40aを成長させる。第1エピタキシャル層40aは、n型不純物濃度が低いn型のシリコンによって構成されている。なお、第1エピタキシャル層40aの表面に、アライメントマーク20に対応する凹部20bが形成される。
【0034】
次に、第1エピタキシャル層40a上に開口を有するレジストマスクを形成する。開口の位置調整は、凹部20bを用いて行う。次に、レジストマスクを介して第1エピタキシャル層40aにp型不純物(例えば、ボロンやリン)を注入する。これによって、図9に示すように、第1エピタキシャル層40aの一部に、p型領域42を形成する。図9では、各高濃度領域30の上部にp型領域42が形成されている。なお、第1エピタキシャル層40aに注入した不純物の活性化は、加熱時間が短時間で、不純物の拡散が生じ難い方法で実施する。
【0035】
次に、図10に示すように、第1エピタキシャル層40a上に第2エピタキシャル層40bを成長させる。第2エピタキシャル層40bは、n型不純物濃度が低いn型のシリコンによって構成されている。なお、第2エピタキシャル層40bの表面に、凹部20bに対応する凹部20cが形成される。第1エピタキシャル層40aと第2エピタキシャル層40bによって、追加半導体層40が構成される。
【0036】
次に、第2エピタキシャル層40bに選択的に不純物を注入する。これによって、追加半導体層40内に半導体素子(例えば、上述したダイオードやMOSFET)を形成する。なお、不純物注入範囲の位置調整は、凹部20cを用いて行うことができる。その後、SOI基板をダイシングすることで、半導体装置が完成する。
【0037】
実施例3の方法によれば、デバイス層の中間深さ(高濃度領域30の上部)にp型領域42を形成することができる。この構成によれば、半導体素子の縦方向の耐圧をさらに向上させることができる。
【0038】
以上のように、実施例3の製造方法によれば、第1エピタキシャル層40a内の拡散領域と第2エピタキシャル層40b内の拡散領域を組み合わせてより複雑な構造の半導体素子を形成することができる。なお、実施例3では、第1エピタキシャル層40aと第2エピタキシャル層40bによって追加半導体層40が形成されたが、3層以上のエピタキシャル層によって追加半導体層40が形成されてもよい。
【0039】
なお、上述した実施例においては、高濃度領域30内の領域31〜35の間でn型不純物濃度に差を設けたが、高濃度領域30内でn型不純物濃度が略一定であってもよい。この構成でも、半導体素子の縦方向の耐圧を向上させることができる。
【0040】
また、上述した実施例においては、表面側半導体層16の一部に高濃度領域30を形成したが、表面側半導体層16の全体に高濃度領域30を設けてもよい。この構成によれば、表面側半導体層16へのn型不純物注入工程においてレジストマスクが不要となる。
【0041】
また、上述した実施例においては、デバイス層にダイオードとMOSFETを形成する場合について説明したが、その他の半導体素子をデバイス層に形成してもよい。
【0042】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【0043】
本明細書が開示する一例の製造方法では、SOI予備基板を熱処理する工程において、表面側半導体層内における不純物の平均拡散長が、表面側半導体層の厚みの2倍以上である。
【0044】
この構成によれば、表面側半導体層の厚み方向における高濃度領域内の不純物濃度分布を均一化することができる。
【0045】
本明細書が開示する一例の製造方法では、追加半導体層をエピタキシャル成長させる工程では、エピタキシャル成長とエピタキシャル層への不純物注入を繰り返すことで、複数のエピタキシャル層の積層体によって構成されている追加半導体層を形成する。
【0046】
この構成によれば、デバイス層に複雑な構造を形成することができる。このSOI基板を用いることで、より複雑な半導体装置を製造することができる。
【0047】
本明細書が開示する一例の製造方法では、追加半導体層の厚みが、表面側半導体層の厚みよりも厚い。
【0048】
この構成によれば、SOI基板の耐圧がより高くなる。
【0049】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【0050】
10 :SOI予備基板
12 :裏面側半導体層
14 :ボックス層
16 :表面側半導体層
30 :高濃度領域
40 :追加半導体層
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10