特許第6445703号(P6445703)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6445703セキュリティ機能を有する回路を含む半導体デバイス
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6445703
(24)【登録日】2018年12月7日
(45)【発行日】2018年12月26日
(54)【発明の名称】セキュリティ機能を有する回路を含む半導体デバイス
(51)【国際特許分類】
   H01L 21/822 20060101AFI20181217BHJP
   H01L 27/04 20060101ALI20181217BHJP
   G03F 7/20 20060101ALI20181217BHJP
   H04L 9/10 20060101ALI20181217BHJP
【FI】
   H01L27/04 F
   G03F7/20 521
   H04L9/00 621Z
【請求項の数】7
【全頁数】10
(21)【出願番号】特願2017-534388(P2017-534388)
(86)(22)【出願日】2016年8月3日
(86)【国際出願番号】JP2016072806
(87)【国際公開番号】WO2017026350
(87)【国際公開日】20170216
【審査請求日】2018年1月22日
(31)【優先権主張番号】特願2015-158407(P2015-158407)
(32)【優先日】2015年8月10日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】堀 洋平
(72)【発明者】
【氏名】柳 永▲勲▼
(72)【発明者】
【氏名】大内 真一
(72)【発明者】
【氏名】安田 哲二
(72)【発明者】
【氏名】昌原 明植
(72)【発明者】
【氏名】入沢 寿史
(72)【発明者】
【氏名】遠藤 和彦
(72)【発明者】
【氏名】太田 裕之
(72)【発明者】
【氏名】前田 辰郎
(72)【発明者】
【氏名】小池 帆平
(72)【発明者】
【氏名】小笠原 泰弘
(72)【発明者】
【氏名】片下 敏宏
(72)【発明者】
【氏名】福田 浩一
【審査官】 市川 武宜
(56)【参考文献】
【文献】 国際公開第2014/026011(WO,A1)
【文献】 特表2013−507773(JP,A)
【文献】 特開2005−136301(JP,A)
【文献】 特開2012−033593(JP,A)
【文献】 特開2011−198317(JP,A)
【文献】 藤原英弘,複製防止デバイスPUF−メモリPUF−,日本信頼性学会誌,日本,2013年12月 1日,Vol.35 No.8 Page.495
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/822
G03F 7/20
H01L 27/04
H04L 9/10
(57)【特許請求の範囲】
【請求項1】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の配線ピッチが100nm以上である少なくとも一層にセキュリティ機能を有する回路を設け
前記セキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF)を含む、半導体デバイス。
【請求項2】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中のM5以上(M5、M6、M7、・・・)の配線層の少なくとも一層にセキュリティ機能を有する回路を設け
前記セキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF)を含む、半導体デバイス。
【請求項3】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の液浸ArF露光を用いる必要が無い少なくとも一層にセキュリティ機能を有する回路を設け
前記セキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF)を含む、半導体デバイス。
【請求項4】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の200nm以上の露光波長を用いて露光される少なくとも一層にセキュリティ機能を有する回路を設け
前記セキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF)を含む、半導体デバイス。
【請求項5】
前記少なくとも一層は多結晶半導体を含む、請求項1から4のいずれかに記載の半導体デバイス。
【請求項6】
前記多結晶半導体は、多結晶Siまたは多結晶Geを含む、請求項5に記載の半導体デバイス。
【請求項7】
前記PUFは、Arbiter PUF、Ring Oscillator PUF、SRAM PUF、及びButterfly PUFの中から選択された少なくもと1つを含む、請求項1〜6のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、より具体的には、セキュリティ機能を有する回路を含む半導体デバイスに関する。
なお、本明細書で使用する「半導体デバイス」は、半導体で作られる1つのデバイス(素子、ICチップ、モジュール等)を意味し、「半導体回路」、「半導体集積回路」、「半導体装置」等の用語と同様な意味で使用されるものである。
【背景技術】
【0002】
LSI等の半導体デバイスに、そのデバイスの模倣(複製)品を判別する等のために、デバイスの識別等の何らかのセキュリティ機能を組み込みたい要請がある。その場合、通常セキュリティ機能を持つ回路は、半導体ウェハ上のFET等の素子が形成されるいわゆるフロントエンドオブライン(FEOL)に形成される。FEOLでの素子(回路)形成は、最近の10数nmの配線幅に代表される配線ピッチの微細化、さらには半導体デバイスの設計、製造メーカのファブレス化に伴い、その微細化に対応した半導体製造プロセスを備える外部の特定の半導体受託製造メーカ(専業ICファンドリー)で行われる場合が増えている。
【0003】
しかし、その場合、セキュリティ機能を持つ回路の設計情報が外部の半導体受託製造メーカに流れることになり、機密保持契約等を掻い潜った情報漏えい等により、そのセキュリティ機能がデバイス模倣者を含む第三者に知れてしまう恐れがある。また、FEOLに設けられたセキュリティ機能を持つ回路は、その位置が特定されやすくかつその内容も解析されやすい傾向がある。
【0004】
一方、FEOLの上部に形成されるバックエンドオブライン(BEOL)には、通常積層化された複数の配線層のみが設けられ、上部層へ行くにつれて外部端子との接続を可能にするためにその配線ピッチが広くなるので、上述したFEOLで求められる微細化プロセスは必要とされない。ただし、BEOLには通常配線層以外の何らかの機能回路が設けられる場合はほとんど無い。
【0005】
特許文献1では、外部電気接続部にそれぞれ配線で接続された少なくとも2つの貫通シリコンビアを含むチップ識別構造体と、チップ識別構造体に結合されたチップ識別復号ロジックを有する垂直積層可能なダイ(チップ)を開示する。
【0006】
非特許文献1では、3次元積層IC構造のバックエンドに形成された薄いMOSFETを開示する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】国際公開WO2011/044385
【非特許文献】
【0008】
【非特許文献1】Chang-Hong Shen, et al. ”Monolithic 3D Chip Integrated with 500ns NVM, 3ps Logic Circuits and SRAM”, 9.3.1 - 9.3.4, Electron Devices Meeting (IEDM), 2013 IEEE International, 9-11 Dec. 2013
【発明の概要】
【発明が解決しようとする課題】
【0009】
特許文献1に記載の発明では、チップ識別構造体は、積層されたダイ(チップ)の各々を識別するものであって、かつBEOL内の特定の層に設けられたものではない。また、非特許文献1に記載の発明では、BEOL内に形成された薄いMOSFETを開示するが、セキュリティ機能を持つ回路については何ら開示が無い。
本発明の目的は、BEOL内において内蔵されるセキュリティ機能を有する回路の存在(その位置及び機能)が特定されにくい識別/追跡可能な半導体デバイスを提供することである。
【課題を解決するための手段】
【0010】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の配線ピッチが100nm以上である少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。
【0011】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計/販売メーカ等が自前の汎用的な半導体製造プロセスを用いてセキュリティ機能を持つ回路をバックエンドの選択したいずれかの層に形成することができるので、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくすることができる。その結果、デバイス模倣者等に知れることなく、半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【0012】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中のM5以上(M5、M6、M7、・・・)の配線層の少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。
【0013】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計/販売メーカ等が自前の汎用的な半導体製造プロセスを用いてセキュリティ機能を持つ回路をバックエンドの選択したM5以上のいずれかの配線層に形成することができるので、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【0014】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の液浸ArF露光を用いる必要が無い少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。
【0015】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計/販売メーカ等が高価な液浸ArF露光装置(プロセス)を用いることなくセキュリティ機能を持つ回路をバックエンドの選択したいずれかの配線層に形成することができるので、比較的安価で、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【0016】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の200nm以上の露光波長を用いて露光される少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。
【0017】
本発明の一態様の半導体デバイスによれば、高価な設備投資が必要となる露光プロセスに伴う200nmより短い波長の光源を用いることなくセキュリティ機能を持つ回路をバックエンドの選択したいずれかの配線層に形成することができるので、比較的安価で、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【0018】
本発明の一態様では、半導体デバイスのバックエンドの少なくとも一層は多結晶半導体(多結晶Siまたは多結晶Ge)を含むことができる。
【0019】
本発明の一態様の半導体デバイスによれば、多結晶Siまたは多結晶Geのような特性が比較的ばらつきやすい材料を用いることにより、その特性ばらつきを反映させたセキュリティ機能を持つ回路を形成することが可能となる。
【0020】
本発明の一態様では、半導体デバイスのセキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF)、例えば、アービタ(Arbiter)PUF、リングオシレータ(Ring Oscillator)PUF、SRAM PUF、及びバタフライ(Butterfly)PUF等の中から選択された少なくもと1つを含むことができる。
【0021】
本発明の一態様の半導体デバイスによれば、製造後の内蔵するPUF回路の出力値としてその半導体デバイス固有の値を得ることができ、それにより半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【図面の簡単な説明】
【0022】
図1】本発明の一実施形態の半導体デバイスの構成を示す断面図である。
図2】本発明の一実施形態のセキュリティ機能を持つ回路の形成領域を説明するための図である。
図3】配線層と配線ピッチの関係を説明するための図である。
図4】露光時の光源、波長、解像度の関係を説明するための図である。
図5】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
図6】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
図7】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
図8】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
【発明を実施するための形態】
【0023】
図面を参照しながら本発明の実施形態について説明する。図1は、本発明の一実施形態の半導体デバイス100の構成を示す断面図である。図1は、1つの半導体デバイスの断面、あるいは1つの半導体デバイスの一部の断面を示し、言い換えれば、半導体基板(半導体ウェハ)の分割前の一部断面、あるいは1つの半導体デバイス(チップ)用に分割後の断面を示す。図1の符号10が基板(より正確にはその部分を)を示し、基板10上に上面12に向かって絶縁層14中に積層された複数の配線層20(導電ビアを含む)が形成されている。半導体基板としては、Si、Ge等のIV族半導体、GaAs、GaNなどのIII―V族化合物半導体、SiGe等の他の化合物半導体等を含む任意の半導体材料からなる基板を用いることができる。
【0024】
基板10及びそれに接続する近傍の領域は、いわゆるフロントエンドオブライン(FEOL)を示し、その領域にはFET16、18等を含む複数の機能素子(回路素子)が形成されている。以下、フロントエンドオブライン(FEOL)は、単にフロントエンドと呼ぶ。フロントエンドでの素子(回路)形成は、最近の10数nm(例えば14nm)の配線幅に代表される微細な配線ピッチに基づいて形成することができる。その形成は、半導体ウェハの状態において、微細化に対応した半導体製造プロセスを備える外部の特定の半導体受託製造メーカ(専業ICファンドリー)で行うことができる。
【0025】
フロントエンド上の上面12に到るまでの領域は、いわゆるバックエンドオブライン(BEOL)を示し、既に上述したように、通常積層化された複数の配線層のみが設けられ、上部層へ行くにつれて外部端子との接続を可能にするためにその配線ピッチが広くなる。以下、同様にバックエンドオブライン(BEOL)は、単にバックエンドとも呼ぶ。図1の本発明の一実施形態では、M1〜M4の配線レベルのバックエンドAと、その上部のM5以上の配線レベル(M5、M6、M7、・・・)のバックエンドBとに区別される。
【0026】
本発明では、このバックエンドに着目し、バックエンド内、より具体的には図1のバックエンドB内にセキュリティ機能を持つ回路(以下、セキュリティ機能回路と呼ぶ)を設けることに1つの特徴がある。図1では、バックエンドB内の符号22、23、24で指示される領域(層)にセキュリティ機能回路が配置される。層22と24は、配線層上に設ける場合の一例であり、層23は絶縁層上に設ける場合の一例である。セキュリティ機能回路の出力は、接続するバックエンド内の配線を介して上面12の端子等から取得することができる。セキュリティ機能回路は、バックエンドB内の選択された1つの層内に少なくとも1つあればよく、同一層中あるいは異なる層中に同一種類あるいは異なる種類のセキュリティ機能回路を2つ以上設けることもできる。
【0027】
セキュリティ機能回路が設けられる層は、多結晶半導体、例えば多結晶Si、多結晶Ge等を含むことができる。多結晶半導体を用いる理由は、詳細は後述するように、本発明の一実施形態のセキュリティ機能回路が、それが設けられる半導体層の製造後の特性ばらつきを利用することを意図しているからである。したがって、その意図に沿う材料であって、かつバックエンドで形成可能な材料であれば、他の半導体材料(例えば、アモルファスSi等)を用いることもできる。セキュリティ機能回路は、その半導体材料を用いて、例えば薄膜トランジスタ(TFT)等の機能素子、抵抗、コンデンサ等の素子を用いて、従来からある半導体製造技術を用いて製造することができる。
【0028】
本発明の一実施形態のセキュリティ機能回路は、上述したようにM5以上の配線レベル(M5、M6、M7、・・・)内の少なくとも一層に設けることができる以外に、バックエンド内の配線ピッチが100nm以上である少なくとも一層に設けることができる。また、本発明の一実施形態のセキュリティ機能回路は、バックエンド内の液浸ArF露光を用いる必要が無い少なくとも一層に設けることができる。さらに、本発明の一実施形態のセキュリティ機能回路は、200nm以上の露光波長を用いて露光される少なくとも一層に設けることができる。
【0029】
本発明の一実施形態のセキュリティ機能回路を上記した少なくとも一層に設ける理由は、その一層における回路形成が、FEOLで求められる微細化プロセスは必要とされないので、自前のいわば汎用的な半導体製造プロセスを用いて行うことが可能であるからである。より具体的には、外部の特定の半導体受託製造メーカで製造されたFEOLを含む半導体ウェハを取得した半導体デバイスの設計、製造メーカ等がそのBEOL工程の一部として、セキュリティ機能回路を自前のいわば汎用的な半導体製造プロセスを用いて形成することが可能であるからである。
【0030】
その結果、セキュリティ機能回路の設計情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくいので、デバイス模倣者等に知れることなく、半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【0031】
図2図4を参照しながら、本発明の一実施形態のセキュリティ機能回路が設けられるバックエンド内の少なくとも一層について説明する。図2は、本発明の一実施形態のセキュリティ機能を持つ回路の形成領域を説明するための図である。言い換えれば、図2は、配線層、配線ピッチ、露光用光源/技術の関係を示している。図3は、配線層(Layer)と配線ピッチ(Pitch)の関係を説明するための図である。図3は、インテル社が公表している最新のFEOLでの14nmピッチにおけるBEOLの配線デザインルールを示している。図3から最新の14nmピッチでもM5以上で100nm以上の配線ピッチを有することがわかる。図4は、露光用の光源、波長、解像度(最小寸法)の関係を説明するための図である。
【0032】
図2において、配線層のレベルがM0からM11に向かうにつれて、配線ピッチ(nm)が大きくなり、かつ図4の露光用の光源と波長との関係から、露光用光源として比較的長い波長(200nm以上)を有する光源(g線、i線、KrF等)を用いることができることがわかる。本発明の一実施形態では、図2の3角形で囲まれる領域Rをセキュリティ機能回路を設ける領域として選択する。この領域R内の層は、既に上述した、配線層のレベルがM5以上、配線ピッチが100nm以上、露光用光源/技術として液浸ArFを用いる必要が無い、さらには露光波長が約200nm以上であるという特徴を備えている。
【0033】
ここで、液浸ArF露光は、従来のArFエキシマレーザ等を用いた露光のように光源を短波長化する代わりに、浸液した像空間で露光光(ArFエキシマレーザ光)が短波長化することを利用する技術である。液浸ArF露光では、例えば134nm程度の波長光を得ることができる反面、浸液供給機構等を含む高価な露光装置が必要となる。この液浸ArF露光を用いることの無い露光は、比較的安い汎用的な露光装置を用いて行うことができるので、半導体デバイスの設計、製造メーカ等が自前のいわば汎用的な半導体製造プロセスにおいて行うことが可能である。
【0034】
次に、図5図8を参照しながら本発明の一実施形態のセキュリティ機能回路の例について説明する。図5図8は、いずれもセキュリティ機能回路として、半導体の特性ばらつきを利用する物理的に複製困難な関数(PUF:Physically Unclonable Function)を利用する回路の例である。ここで、半導体の特性ばらつきを利用するとは、図1において例示した、例えば多結晶半導体層のような特性が比較的ばらつきやすい材料を用いてセキュリティ機能回路を形成することを意味する。
【0035】
セキュリティ機能回路としてPUF回路を利用する場合は、そのPUF回路の出力が、それが設けられる半導体層の特性ばらつきを含む製造後(時)のデバイス特性のばらつきにより個々に(デバイス(チップ)毎に)変わってくることになる。本発明の一実施形態では、そのPUF回路の出力の変化(違い)をデバイスの識別に利用する。なお、図5図8の例はあくまで一例であって、他のPUF回路あるいは他の種類のセキュリティ機能回路を用いることもできる。
【0036】
図5は、PUF回路としてアービタ(Arbiter)PUFを利用する例である。図5の例では、2つのセレクタ30の列の出力の遅延量Δt=t1−t2に応じてアービタ回路32の出力が0(L)または1(H)で変化する。その遅延量Δt=t1−t2は、この回路が設けられる半導体材料の特性を含むデバイス特性に応じて異なる。その結果、デバイスデバイス製造後にその出力値(0または1)を予め測定し記録しておくことで、例えば後からデバイスの模倣品等が出た場合に、その出力値を得ることができる真正品を特定すると同時に、その出力値を得ることができない模倣品を特定することが可能となる。
【0037】
図6は、PUF回路としてリングオシレータ(RO)PUFを利用する例である。図6のPUF回路は、複数のRO34と、セレクタ36と、コンパレータ38を含む。RO34は、直列接続されたアンドゲート40とインバータ42を含む。図6において、セレクタ36により選択された2つのRO34の出力のどちらが速いか(その差分)がコンパレータ38によって決定され出力(0または1)される。ROの発振周波数は、この回路が設けられる半導体材料の特性を含むデバイス特性に応じて異なる。その結果、デバイス製造後にその出力値(0または1)を予め測定し記録しておくことで、図5のPUF回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【0038】
図7は、PUF回路としてSRAM PUFを利用する例である。図7は典型的なSRAM回路(セル)の構成を示している。電源投入時のSRAMセルの初期値、すなわちビットライン(BL、/BL)の出力値(0または1)をデバイスの識別子に利用する。電源投入後のSRAMセルの出力値が0または1のどちらになるかは、そのセルが設けられる半導体材料の特性を含むデバイス特性のばらつきによって決まり、製造前に予測することは困難である。SRAM回路(セル)製造後にその出力値(0または1)を予め測定し記録しておくことで、図5図6のPUF回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【0039】
図8は、PUF回路としてとしてバタフライ(Butterfly)PUFを利用する例である。図8のPUF回路では、相互接続されたフリップフロップ(FF)44、46の初期値をデバイスの識別子に利用する。電源投入後やリセット後の出力(OUT)が0または1のどちらになるかは、その回路が設けられる半導体材料の特性を含むデバイス特性のばらつきによって決まり、製造前に予測することは困難である。製造後にその出力値(0または1)を予め測定し記録しておくことで、図5から図7のPUF回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【0040】
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【産業上の利用可能性】
【0041】
本発明の半導体デバイスは、セキュリティ機能を持つデバイスとして、汎用的なIC(LSI)、各種のカスタムIC、例えば模倣品が出回りやすいゲーム用IC、不揮発性半導体メモリ等、基本的にあらゆる用途の半導体デバイスに利用することが可能である。
【符号の説明】
【0042】
10:半導体デバイスの下面(基板)
12:半導体デバイスの上面
14:複数の層(絶縁層)
16、18:機能素子(トランジスタ等)
20:配線(配線層、導電ビア)
22、23、24:セキュリティ機能回路(層)
30、36:セレクタ
32:アービタ
34:リングオシレータ(RO)
38:コンパレータ
40:ANDゲート
42:インバータ
44、46:フリップフロップ(FF)
100:半導体デバイス

図1
図2
図3
図4
図5
図6
図7
図8