特許 6462799 位相雑音試験能力を備えた集積ＲＦ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6462799

(24)【登録日】2019年1月11日

(45)【発行日】2019年1月30日

(54)【発明の名称】位相雑音試験能力を備えた集積ＲＦ回路

(51)【国際特許分類】

   G01R 31/28 20060101AFI20190121BHJP

   G01S 7/03 20060101ALI20190121BHJP

   G01S 7/40 20060101ALI20190121BHJP

   H03L 7/06 20060101ALI20190121BHJP

【ＦＩ】

   G01R31/28 V

   G01S7/03 220

   G01S7/40 117

   G01R31/28 U

   H03L7/06

【請求項の数】8

【外国語出願】

【全頁数】16

(21)【出願番号】特願2017-160920(P2017-160920)

(22)【出願日】2017年8月24日

(65)【公開番号】特開2018-44951(P2018-44951A)

(43)【公開日】2018年3月22日

【審査請求日】2017年8月25日

(31)【優先権主張番号】10 2016 115 785.6

(32)【優先日】2016年8月25日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】501209070

【氏名又は名称】インフィネオン テクノロジーズ アーゲー

【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】フランク， オリヴァー

(72)【発明者】

【氏名】ハイダー， ギュンター

(72)【発明者】

【氏名】シュラットネッケル， ヨッヘン オー．

【審査官】 續山 浩二

(56)【参考文献】

【文献】 登録実用新案第３２１３３３１（ＪＰ，Ｕ）

【文献】 特開２０１２−０８３３１０（ＪＰ，Ａ）

【文献】 特開平０６−２８１７２２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／００２０５２１（ＵＳ，Ａ１）

【文献】 特表２００２−５２１９０４（ＪＰ，Ａ）

【文献】 特開昭６３−０３８３２９（ＪＰ，Ａ）

【文献】 実開昭６３−０５００６８（ＪＰ，Ｕ）

【文献】 米国特許出願公開第２００７／００２６８３０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ３１／２８

Ｇ０１Ｓ ７／０３

Ｇ０１Ｓ ７／４０

Ｈ０３Ｌ ７／０６

(57)【特許請求の範囲】

【請求項1】

モノリシックマイクロ波集積回路（ＭＭＩＣ）に組み入れられたＲＦ発振器を試験する方法であって、
前記ＭＭＩＣに組み入れられた分周器によって、前記ＲＦ発振器によって生成されたＲＦ発振器信号の周波数を分周して、低下周波数を有したＲＦ信号を生成するステップと、
前記ＭＭＩＣに組み入れられたミキサによって、前記低下周波数を有したＲＦ信号をダウンコンバートして、ミキサ出力信号を生成するステップであって、前記ミキサは、外部試験装置によって生成され、前記ＭＭＩＣの第１のテストパッドを介して前記ミキサに供給される基準発振器信号を前記ダウンコンバージョンに使用する、ステップと、
前記ミキサ出力信号を処理するステップと、
を含む、方法。

【請求項2】

前記ミキサ出力信号を処理するステップが、
前記ミキサ出力信号のアナログ事前処理と、
デジタル信号を提供するための前記事前処理されたミキサ出力信号のデジタル化と、
前記デジタル信号のスペクトル解析の実施と、
を含む、請求項１に記載の方法。

【請求項3】

前記アナログ事前処理が、少なくとも部分的に前記ＡＴＥによって達成され、又は
前記アナログ事前処理が、少なくとも部分的に、前記ＭＭＩＣに組み入れられたアナログ信号処理チェーンによって達成される、請求項２に記載の方法。

【請求項4】

前記アナログ事前処理が、少なくとも、ローパスフィルタリング又は帯域通過フィルタリングを含む、請求項３に記載の方法。

【請求項5】

前記デジタル化は、少なくとも部分的に前記ＡＴＥによって達成され、又は
前記デジタル化は、少なくとも部分的に、前記ＭＭＩＣに組み入れられたアナログ・デジタル変換器によって達成される、請求項２〜４のいずれか一項に記載の方法。

【請求項6】

前記スペクトル解析の実施は、
少なくとも１つの離散周波数値に関して前記デジタル信号のパワースペクトル密度を表す少なくとも１つのデジタル電力値を計算することと、
前記少なくとも１つのデジタル電力値が、所定の仕様と適合するか否かをチェックすることと、
を含む、請求項２〜５のいずれか一項に記載の方法。

【請求項7】

前記スペクトル解析は、前記ＭＭＩＣに組み入れられたデジタル信号プロセッサによって行われる、請求項２〜５のいずれか一項に記載の方法。

【請求項8】

前記スペクトル解析は、前記ＡＴＥに含まれるデジタル信号プロセッサによって行われる、請求項２〜５のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、無線周波数（ＲＦ）回路の分野に関する。一部の実施形態は、オンチップＲＦ発振器の自動試験の向上を可能にする「デザイン・フォー・テスト」（ＤＦＴ）機能を含むＲＦチップに関する。

【背景技術】

【0002】

無線周波数（ＲＦ）トランシーバ及びレシーバは、数多くの適用例において、特に、無線通信及びレーダセンサの分野に見られる。自動車部門では、いわゆる「アダプティブクルーズコントロール」（ＡＣＣ）又は「レーダクルーズコントロール」（ＲＣＣ）システムに使用されるレーダセンサに対する要望が増加している。このようなシステムは、例えば、前方の他の自動車又は他の物体から安全な距離を保つように自動車のスピードを自動的に調節するために使用することができる。

【0003】

最新のレーダシステムは、レーダトランシーバのＲＦフロントエンドの全ての主要機能を１つの単一チップパッケージ（単一チップトランシーバ）に組み込むことができる高度集積ＲＦ回路を利用する。このようなＲＦフロントエンドは、中でも、電圧制御発振器（ＶＣＯ）、電力増幅器、低雑音増幅器（ＬＮＡ）等の増幅器、ミキサ、フィルタを含み得る。デジタル出力を提供するために、１つ又は複数のアナログ・デジタル変換器（ＡＤＣ）が含まれてもよい。さらに、チップ又はチップパッケージが、１つ又は複数のアンテナを含んでもよい。レーダセンサのＲＦフロントエンドを含む半導体チップ等の無線周波数チップは、モノリシックマイクロ波集積回路（ＭＭＩＣ）とも呼ばれる。

【0004】

自動車で使用されるレーダ適用例は、道路交通安全に関する様々な基準、例えば、「道路車両−機能的安全性」というタイトルの機能的安全基準ＩＳＯ２６２６２に従う。レーダセンサの機能的安全性を保証するためには、レーダセンサの現在の状態が、信頼性のある距離及びスピードの測定を可能にするか否かを知ることが重要である。しかしながら、レーダ以外の適用例においても、信頼性が問題となり得る。

【0005】

レーダシステムにおいては、全体的なノイズフロアが、レーダ目標を検出することができる感度を制限する。この点について、オンチップ発振器の位相雑音特性が全体的なノイズフロア、ひいては距離及び速度の測定の感度及び精度に大きな影響を与え得ることに留意されたい。オンチップＲＦ発振器が所望の仕様の範囲内で動作することを保証するために、ＲＦ発振器を含むＲＦチップ（ＭＭＩＣ）が、オンチップＲＦ発振器の雑音特性を特徴付ける試験を含む様々な自動試験を受けることができる。経済的生産にとって、これらの自動試験の継続時間及び並行して試験できるチップの数は、重要なパラメータである。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】Ｔｏｍ Ａ．Ｄ． Ｒｉｌｅｙ： Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｉｏｎ ｉｎ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ， ｉｎ： ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ２８， ｎｏ． ５， Ｍａｙ １９９３

【発明の概要】

【課題を解決するための手段】

【0007】

集積回路が、本明細書に記載される。ある実施形態によれば、集積回路は、局部発振器信号を生成する電圧制御発振器（ＶＣＯ）を備えた局部発振器を含む。さらに、集積回路は、ＶＣＯに対して、その下流で結合された分周器を含む。分周器は、局部発振器信号の周波数を一定の率だけ低下させることによって、分周局部発振器信号を提供する。集積回路の第１のテストパッドは、基準発振器信号を受信するように構成される。さらに、集積回路は、基準発振器信号及び分周局部発振器信号を受信して、分周局部発振器信号をダウンコンバートする第１のミキサを含む。

【0008】

また、モノリシックマイクロ波集積回路（ＭＭＩＣ）に組み入れられたＲＦ発振器を試験する方法が、本明細書に記載される。ある実施形態によれば、本方法は、ＭＭＩＣに組み入れられた分周器によって、ＲＦ発振器によって生成されたＲＦ発振器信号の周波数を分周して、低下周波数を有したＲＦ信号を生成するステップを含む。本方法は、ＭＭＩＣに組み入れられたミキサによって、低下周波数を有したＲＦ信号をダウンコンバートして、ミキサ出力信号を生成するステップをさらに含む。ミキサは、外部試験装置によって生成され、ＭＭＩＣの第１のテストパッドを介してミキサに供給される基準発振器信号をダウンコンバージョンに使用する。最後に、本方法は、ミキサ出力信号の処理を含む。

【0009】

さらに、モノリシックマイクロ波集積回路（ＭＭＩＣ）を試験する自動試験装置（ＡＴＥ）、及び試験されるＭＭＩＣを含むシステムが、本明細書に記載される。ある実施形態によれば、ＡＴＥは、基準発振器信号を生成する基準発振器を含む。ＭＭＩＣは、局部発振器信号を生成する電圧制御発振器（ＶＣＯ）を備えた局部発振器を含む集積ＲＦ回路を含む。集積ＲＦ回路は、ＶＣＯに対して、その下流で結合された分周器をさらに含む。分周器は、局部発振器信号の周波数を一定の率だけ低下させることによって、分周局部発振器信号を提供する。集積ＲＦ回路は、ＡＴＥから基準発振器信号を受信する第１のテストパッドをさらに含む。ＭＭＩＣに組み入れられたミキサは、第１のテストパッドを介して基準発振器信号を受信し、さらに、分周局部発振器信号を受信して、分周局部発振器信号をダウンコンバートする。

【0010】

本発明は、以下の図面及び説明を参照して、より深く理解することができる。図面のコンポーネントは、必ずしも一定の縮尺ではなく、代わりに、本発明の原理を示すことに重点が置かれる。また、図面においては、同様の参照符号は、一致するパーツを示す。

【図面の簡単な説明】

【0011】

【図1】レーダセンサの一構造例を示すブロック図である。

【図2】ＲＦトランシーバ又はレシーバの受信チャネルの基本構造を示す回路図である。

【図3】発振周波数を調節するＰＬＬを含むＲＦ発振器（局部発振器）の一実施態様例を示すブロック図である。

【図4】ＲＦ発振器の位相雑音特性を特徴付けるために使用することができる試験機構を示すブロック図であり、試験機構は、いわゆる基準発振器技術を用いて、位相雑音のスペクトル又はスペクトルの特定のパラメータを得る。

【図5】内部ＲＦ発振器の雑音特性を試験するための外部基準発振器信号を受信可能なモノリシックマイクロ波集積回路（ＭＭＩＣ）の第１の実施形態例を示すブロック図である。

【図6】内部ＲＦ発振器の雑音特性を試験するための外部基準発振器信号を受信可能なＭＭＩＣの第２の実施形態例を示すブロック図である。

【図7】図５の例のわずかな変更形態である第３の実施形態例を示すブロック図である。

【図8】雑音特性がオンチップで決定される、内部ＲＦ発振器の雑音特性を試験するための外部基準発振器信号を受信可能なＭＭＩＣの第４の実施形態例を示すブロック図である。

【図9】内部ＲＦ発振器を試験するための外部基準発振器信号を受信可能なＭＭＩＣの一般実施形態のブロック図である。

【図10】ＭＭＩＣに組み入れられたＲＦ発振器を試験するための一方法例を示すフローチャートである。

【発明を実施するための形態】

【0012】

レーダトランシーバとの関連で、本発明の実施形態を以下に説明する。但し、本発明は、例えばＲＦ通信デバイスのＲＦトランシーバ等のレーダ以外の適用例にも適用することができることに留意されたい。実際、オンチップＲＦ発振器（通常「局部発振器」又は単にＬＯと呼ばれる）の特性を試験するための本明細書に記載される手法は、システムの特定の適用例に依存しない。

【0013】

いわゆる「単一チップレーダ」は、１つのチップ内に、距離及び／又は速度測定に必要とされる主要ＲＦ機能を提供する回路網を含んでもよい。ＲＦ回路網を含むシリコンチップは、通常、モノリシックマイクロ波集積回路（ＭＭＩＣ）と呼ばれる。レーダＭＭＩＣは、中でも、ＲＦ発振器、増幅器、及びミキサ等のＲＦフロントエンド回路網、並びに増幅器及びアナログフィルタ等のベースバンド（及び／又は中間周波数（ＩＦ）帯域）回路網を含み得る。また、ベースバンド又はＩＦ帯域信号をデジタル化するために、チップ内にアナログ・デジタル変換器が含まれてもよい。未来のセンサ設計では、ＡＤＣ、ベースバンド回路網、及びＲＦフロントエンド回路網と共に、チップ内に、デジタル信号プロセッサも含まれ得る。しかしながら、現在のレーダセンサでは、信号プロセッサは、通常、別個のチップ内に実装される。

【0014】

図１は、レーダセンサの構造例を示すブロック図を示す。しかしながら、同様の構造が、通信システム等の他の適用例において使用されるＲＦトランシーバにも見られる。従って、少なくとも１つの送信アンテナ５（ＴＸアンテナ）及び少なくとも１つの受信アンテナ６（ＲＸアンテナ）が、ＭＭＩＣ１に含まれるＲＦフロントエンド１０に接続される。ＲＦフロントエンド１０は、ＲＦ信号処理に必要とされる全ての回路コンポーネントを含み得る。このような回路コンポーネントは、例えば、局部発振器（ＬＯ）、ＲＦ電力増幅器、低雑音増幅器（ＬＮＡ）、ラットレース結合器及びサーキュレータ等の方向性結合器、並びにベースバンド若しくはＩＦ帯域へのＲＦ信号のダウンコンバージョン、又はＲＦ帯域へのベースバンド信号若しくはＩＦ信号のアップコンバージョン用のミキサを含む。なお、単一アンテナの代わりに、アンテナアレイが使用されてもよい。図示された例は、別個のＲＸ及びＴＸアンテナを有するバイスタティック（又は擬似モノスタティック）レーダシステムを示す。モノスタティックレーダシステムの場合、単一アンテナ又は単一アンテナアレイは、電磁（レーダ）信号の受信及び送信の両方に使用することができる。この場合、方向結合器（例えば、サーキュレータ）が、レーダチャネルから受信されたＲＦ信号から、レーダチャネルに送信されるＲＦ信号を区別するために使用されてもよい。

【0015】

周波数変調連続波（ＦＭＣＷ）レーダシステムの場合、ＴＸアンテナ５によって放射される送信ＲＦ信号は、約２０ＧＨｚを超える値（例えば、２４ＧＨｚ）〜８１ＧＨｚの範囲内（例えば、自動車適用例では７７ＧＨｚ）にあり、いわゆる「チャープ」（周波数ランプ）から成る。ＲＸアンテナ６によって受信されるＲＦ信号は、レーダエコー、すなわち、いわゆるレーダ目標で後方散乱された信号を含む。既に述べた通り、受信ＲＦ信号は、ベースバンドへとダウンコンバートされ、さらに、基本的にベースバンド信号のフィルタリング及び増幅を含むアナログ信号処理（図１を参照、ベースバンド信号処理チェーン１３）を用いてベースバンドで処理される。ベースバンド信号は、最終的に、１つ又は複数のアナログ・デジタル変換器１４を用いてデジタル化され、さらに、デジタル領域（図１を参照、例えば、デジタル信号プロセッサ１５に実装されるデジタル信号処理チェーン）において処理される。システム全体が、適宜のファームウェアを実行するマイクロコントローラ等のプロセッサを用いて少なくとも部分的に実装され得るシステムコントローラ１６によって制御される。図１に示すように、ＲＦフロントエンド１０及びアナログベースバンド信号処理チェーン（及び任意でＡＤＣ１４）は、ＭＭＩＣ１内に組み入れられてもよい。

【0016】

図２は、例えばレーダ距離測定デバイスに含まれるようなＲＦ受信チャネルの受信パス（受信チャネル）を示す。本例によれば、受信チャネルは、ＲＦ入力信号Ｓ_ＲＸ、及びＲＦ入力信号Ｓ_ＲＸをベースバンド又はＩＦ帯域にダウンコンバートするために使用されるＲＦ発振器信号Ｓ_ＬＯ（ミキサ基準信号）が供給されるミキサ１２を含む。ＲＦ入力信号Ｓ_ＲＸは、アンテナ（図１を参照、ＲＸアンテナ６）によって提供されてもよく、ミキサ１２に供給される前に事前増幅されてもよい。本例では、増幅ＲＦ入力信号（信号Ｓ_ＲＸ’）は、ＲＦ増幅器１１によって提供され、及びＲＦ発振器信号Ｓ_ＬＯは、例えば、位相ロックループ（ＰＬＬ）において結合された電圧制御発振器（ＶＣＯ）を含み得る局部発振器ＬＯによって生成される。しかしながら、ＲＦ発振器信号Ｓ_ＬＯは、実際の適用例に応じた他の回路によって提供されてもよい。レーダ距離測定デバイスにおいて使用される場合、ＲＦ発振器信号Ｓ_ＬＯは、約２０ＧＨｚ〜８１ＧＨｚの範囲内（通常、約７７ＧＨｚ）となり得る。しかしながら、より高い、又はより低い周波数も適用可能となり得る。いわゆる周波数変調連続波（ＦＭＣＷ）レーダセンサの場合、ＲＦ発振器信号Ｓ_ＬＯは、通常、周波数変調される。しかしながら、ＦＭＣＷレーダの動作原理は、それ自体知られており、従って、本明細書ではそれ以上説明を行わない。ミキサ１２及びミキサ１２の上流に配置される全ての回路コンポーネントは、ＲＦフロントエンド１０のパーツと見なすことができる。本例では、ダウンコンバージョンは、１つのミキサ１２によって、１つのステップで達成される。あるいは、ダウンコンバージョンは、直列接続された２つ以上のミキサを用いて、２つ以上のステップで達成されてもよい。

【0017】

上述の通り、１つ又は複数のアンテナ及びデジタル信号プロセッサコアが、ＲＦフロントエンド（ＲＦ回路網及びミキサ）及びベースバンド信号処理チェーンと同じチップパッケージ内に含まれてもよい。実質的にレーダ距離測定システム全体が単一のチップパッケージに組み入れられるので、このシステムは、システムインパッケージ（ＳｉＰ）とも呼ばれる。しかしながら、ＡＤＣ及びシステムのデジタル部分（通常、ＣＭＯＳ技術を用いて製造される）は、１つ又は複数の別個のチップ内に配置されてもよい。同様に、アンテナは、別個のパッケージ内に配置されてもよい。一部の実施形態では、ＲＦ及びベースバンド回路網、並びに１つ又は複数のアンテナのパッケージ化のために、いわゆる埋込ウエハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージが用いられる。

【0018】

既に述べた通り、ミキサ１２は、ＲＦ入力信号Ｓ_ＲＸ’（増幅アンテナ信号）をベースバンドにダウンコンバートする。各ベースバンド信号（ミキサ出力信号）は、Ｓ_ＢＢで表される。ダウンコンバージョンは、単一の段階で（すなわち、ＲＦ帯域からベースバンドへ）、又は１つ若しくは複数の中間段階（ＲＦ帯域からＩＦ帯域へ、及び続いてベースバンドへ）を経て達成されてもよい。ベースバンド信号Ｓ_ＢＢは、次に、例えば信号処理チェーン１３によって提供されるアナログベースバンド信号処理を受ける。信号処理チェーン１３は、不要のサイドバンド又はイメージ周波数を抑制する少なくとも１つのアナログフィルタを含む。信号処理チェーン１３は、以下のコンポーネント：ローパスフィルタ、ハイパスフィルタ、及びベースバンド増幅器の少なくとも１つを含み得る。フィルタリングされたベースバンド信号（信号処理チェーン１３の出力信号）は、Ｓ_ＢＢ’によって表される。ＲＦ入力信号をベースバンドへとダウンコンバートするためにミキサを利用するレシーバは、ホモダインレシーバとして、それ自体知られており、従って、それ以上より詳細に説明を行わない。フィルタリングされたベースバンド信号Ｓ_ＢＢ’は、次に、サンプリングされ、デジタル信号Ｓ_{ＲＸＤＩＧ}に変換（アナログ・デジタル変換器１４）され、これは、次に、例えば信号プロセッサ１５を用いてデジタル領域でさらに処理される。ベースバンドの代わりにＩＦバンドへのダウンコンバージョンの場合、ＩＦ信号は、本例におけるベースバンド信号と同じように処理され、続いて、ＩＦ信号のデジタル復調及びさらなるデジタル処理のためにデジタル化されてもよい。デジタル信号処理は、例えば、適宜のソフトウェア命令を実行するデジタル信号プロセッサ（ＤＳＰ）を用いて行われてもよい。このために、１つ又は複数のプロセッサコアが、アナログ信号処理チェーン１３と同じチップ内に組み入れられてもよい。しかしながら、本実施態様では、デジタル信号プロセッサらは、通常、別々の半導体チップ内に設けられる。

【0019】

図２は、ＲＦレシーバ又はトランシーバの受信パスを示す。いわゆるバイスタティック又は擬似モノスタティックレーダシステムでは、レシーバ及びトランスミッタが別個のアンテナを使用するので、レシーバは、トランスミッタから分離してもよい。しかしながら、図１に示されるのと同様の構造を有した受信パスが、ＲＦ信号の送信及び受信に同じアンテナが使用されるモノスタティックレーダシステムにも見られ、本説明は、モノスタティックレーダシステムにも当てはまる。

【0020】

図３は、位相ロックループ（ＰＬＬ）において結合された電圧制御発振器ＶＣＯから成るＲＦ発振器の一実施態様例を示す。このようなＲＦ発振器は、例えば図２に示されるように、ＲＦトランシーバ又はレシーバにおいて局部発振器ＬＯとして使用されてもよい。

【0021】

図３に示される例によれば、局部発振器ＬＯは、フラクショナルＮ多係数分周器を備えたＰＬＬを含む。このようなフラクショナルＮ多係数分周器は、多係数分周器ＭＭＤ、及び有効分周係数として有理数を得るように、（整数）分周係数を連続的に変更するように構成されたΣ−Δ変調器ＳＤＭから成る。このようなＰＬＬの基本原理は、それ自体知られており、例えば、（非特許文献１）に記載されている。

【0022】

ＰＬＬは、発振器ＶＣＯの制御入力（発振器制御信号Ｓ_ＣＴＲＬ）に応じて設定される、ｆ_ＬＯとして表される周波数を有する発振出力信号Ｓ_ＬＯを生成する電圧制御発振器ＶＣＯを含む。発振出力信号Ｓ_ＬＯは、一定の分周比Ｍを適用する分周器ＤＩＶを用いて、事前分周されてもよい。ある具体例では、分周比Ｍは、約８０ＧＨｚの発振器周波数ｆ_ＬＯが、約２．５ＧＨｚの事前分周発振器周波数ｆ_ＬＯ（事前分周発振器信号Ｓ_ＬＯ’）に変換されるように、３２でもよい。信号Ｓ_ＬＯ’は、次に、選択可能（整数）分周比Ｎを有する多係数分周器ＭＭＤに供給されてもよい。つまり、分周器ＭＭＤは、その入力に供給される周波数を分周し、ｆ_ＰＬＬと表される周波数を有する分周器出力信号Ｓ_ＰＬＬを生成するように構成され、ｆ_ＬＯ’＝Ｎ・ｆ_ＰＬＬ、及びｆ_ＬＯ＝Ｎ・Ｍ・ｆ_ＰＬＬである。分周比Ｎは、分周器ＭＭＤの選択入力に供給される信号に基づいて選択可能である。分周器ＭＭＤの出力信号Ｓ_ＰＬＬ（周波数ｆ_ＰＬＬ）は、ＰＬＬクロック信号とも呼ばれる。レーダ適用例では、ＲＦ発振器周波数ｆ_ＬＯは、７６ＧＨｚ〜８１ＧＨｚでもよいが、ＰＬＬクロック信号Ｓ_ＰＬＬは、１６０ＭＨｚ〜２００ＭＨｚの範囲内のＰＬＬクロック周波数ｆ_ＰＬＬを有してもよい。事前分周器ＤＩＶを使用する代わりに、発振器信号Ｓ_ＬＯは、多係数分周器ＭＭＤに直接供給されてもよく、すなわち、発振器周波数ｆ_ＬＯの事前分周が、省かれてもよい。

【0023】

分周器出力信号Ｓ_ＰＬＬ、及び周波数ｆ_ＲＥＦを有する基準信号Ｓ_ＲＥＦは、位相検出器ＰＤ（位相比較器としても知られる）に供給される。実施態様に応じて、位相周波数検出器ＰＦＤが、代わりに用いられてもよい。位相検出器及び位相周波数検出器は、ＰＬＬの分野において一般的に用いられており、従って、これ以上より詳細に説明を行わない。

【0024】

本例では、基準信号Ｓ_ＲＥＦは、通常（但し、必ずしもそうである必要はない）水晶発振器である基準発振器ＸＴＡＬの周波数ｆ_ＣＬＫ（システムクロック周波数とも呼ばれる）を逓倍するように構成された周波数逓倍器ＦＱＭによって提供されてもよい。つまり、周波数ｆ_ＲＥＦは、水晶発振器の共振周波数によって（間接的に）決定されてもよい。あるいは、基準信号Ｓ_ＲＥＦは、周波数逓倍なしに、基準発振器ＸＴＡＬによって直接提供されてもよい。基準周波数ｆ_ＲＥＦは、例えば、１６０ＭＨｚ〜２００ＭＨｚの範囲内でもよいが、基準発振器ＸＴＡＬによって提供されるシステムクロック周波数ｆ_ＣＬＫは、例えば、４０ＭＨｚ〜８０ＭＨｚの範囲内である。本例では、周波数逓倍器ＦＱＭは、２〜５の逓倍率を用いる。但し、適用例に応じて、異なる逓倍率及びｆ_ＣＬＫ、ｆ_ＰＬＬ、及びｆ_ＬＯの周波数値が使用されてもよい。

【0025】

位相（周波数）検出器Ｐ（Ｆ）Ｄの出力信号Ｓ_ＣＴＲＬは、通常、位相検出器の出力段に含まれるチャージポンプによって生成される。出力信号Ｓ_ＣＴＲＬは、制御ループの帯域幅を決定するループフィルタＬＦによってフィルタリングされたエラー信号と見なすことができる。チャージポンプは、通常、電流信号をループフィルタへと送る。ループフィルタＬＦの出力信号は、発振器ＶＣＯの発振器周波数ｆ_ＬＯを調節し、それにより、制御ループを閉じるための制御信号Ｓ_ＣＴＲＬとして使用される。閉ループは、周波数ｆ_ＬＯが、分周器出力信号Ｓ_ＰＬＬ及び基準信号Ｓ_ＲＥＦの位相が一致する値に継続的に調整される。つまり、位相が「固定」される。チャージポンプを含む位相（周波数）検出器Ｐ（Ｆ）Ｄの様々な実施態様は、当該分野において、それ自体知られており、従って、本明細書において、これ以上より詳細には説明を行わない。

【0026】

一般的に、分周器ＭＭＤによって使用される分周比Ｎは、整数である。非整数分周比を得るために、平均（及び有効）分周比が有理数となるように、整数比Ｎが、Σ−Δ変調器ＳＤＭによって変調されてもよい。Σ−Δ変調器ＳＤＭは、ＰＬＬクロック信号Ｓ_ＰＬＬ（クロック周波数ｆ_ＰＬＬ）によってクロックされてもよく、有理数（例えば、０〜１又は０〜２）を表す（例えばデジタル）入力値ｒが供給される。Σ−Δ変調器ＳＤＭの出力で生成される値Ｒは、入力値ｒに等しい平均値を有する整数値である。整数オフセット値Ｘが、変調器出力信号Ｒに加算されてもよい（Ｎ＝Ｘ＋Ｒ）。合計値Ｎは、平均で、Ｘ＋ｒに等しく、その後、合計値Ｎに応じて分周比を設定する分周器ＭＭＤの選択入力に供給される。つまり、分周器ＭＭＤは、変調器出力に応じてＳ_ＰＬＬのクロックサイクル毎に、最新の分周比Ｎを受信する。Σ−Δ変調により、平均分周比は、Ｘ＋ｒであり、すなわち、分数値ｒによって増加された整数比Ｘである。あるいは、整数オフセットが、既に入力値ｒに含まれていてもよい。この場合、ｒは、０〜１の端数ではなく、特定区間（例えば、区間［２，８］内の有理数である）。通常、ＭＡＳＨ３変調器とも呼ばれる三次ＭＡＳＨ（多段雑音整形）構造を有するΣ−Δ変調器が使用される。

【0027】

分周器ＭＭＤによって使用される（有効有理）分周比Ｎを適宜に調整することによって、ＲＦ発振器信号Ｓ_ＬＯの周波数変調を達成することができる。レーダ適用例では、周波数変調は、特に、いわゆるチャープ信号（スイープ信号としても知られる）を生成するために用いられる。チャープ信号、又は単にチャープは、周波数が時間と共に増加する（「アップチャープ」）又は減少する（「ダウンチャープ」）信号である。チャープ信号は、一般的に、ソナー及びレーダ適用例において使用されるが、スペクトル拡散通信等の他の適用例においても使用される。実際には、周波数変動は、線形（線形チャープ、周波数ランプ）、指数関数的（指数チャープ）、又は双曲線形（双曲線チャープ）でもよい。周波数変調ＲＦ発振器信号Ｓ_ＬＯを生成する効率的な方法の１つは、フラクショナルＮ分周器の（有理）分周比Ｘ＋ｒを適宜に変化させることである。

【0028】

図２に見られるように、発振器信号Ｓ_ＬＯは、受信ＲＦ信号Ｓ_ＲＸ’をベースバンドにダウンコンバートするためにミキサによって使用されるミキサ基準信号としても使用される。所望の信号（すなわち、所望のチャープ信号）に加えて、局部発振器信号Ｓ_ＬＯは、雑音、具体的には、振幅及び位相雑音を含み、位相雑音は、レーダ距離及び速度測定の感度及び精度を低下させ得るので、より問題がある。局部発振器信号Ｓ_ＬＯは、ミキサによって使用されるので、位相雑音は、ベースバンドへと直接変換され、従って、ベースバンド信号Ｓ_ＢＢ内、及びデジタル信号Ｓ_{ＲＸＤＩＧ}（図２を参照）内にも含まれる。

【0029】

信号処理において、位相雑音は、時に「ジッター」と呼ばれる、時間領域の不安定性によって引き起こされる、波形の位相における急激で、短期間の不規則変動の周波数領域表現である。上述の通り、位相雑音は、重要な品質パラメータであり、局部発振器ＬＯによって生成される位相雑音の量を知ることが重要となり得る。例えば、自動車レーダセンサのような一部の適用例において、各単一ＭＭＩＣが、自動試験（エンドオブライン試験）中に、位相雑音が指定の範囲内にあるか否かをチェックするために試験される。

【0030】

図４は、ブロック図に基づいて、例えば、レーダセンサ（図２を参照）のＭＭＩＣ内に組み入れられた局部発振器ＬＯ等のＲＦ発振器によって生成される位相雑音を測定するための技術の１つを示す。図２に示される試験回路を形成する回路コンポーネントは、エンドオブライン試験中にＭＭＩＣを試験するために使用することができる自動試験装置（ＡＴＥ）２内に含まれてもよい。試験回路は、被試験体（ＤＵＴ）、すなわちＭＭＩＣ１に含まれる局部発振器ＬＯと比較して、非常に低い雑音電力を生成する低雑音ＲＦ基準発振器２１を含む。従って、位相雑音を解析する技術は、基準発振器技術とも呼ばれる。従って、ＤＵＴによって生成される発振器信号Ｓ_ＬＯは、ミキサ２２のＲＦ入力に送られるが、低雑音基準発振器信号Ｓ_ＴＥＳＴは、発振器信号Ｓ_ＬＯをベースバンドへとダウンコンバートするために、ミキサ２２の基準入力に供給される。ミキサ出力において結果として生じるベースバンド信号は、Ｓ_ＰＮと表される。不要なイメージ周波数を除去するためにフィルタリングされ（フィルタ２３）、低雑音増幅器（ＬＮＡ）２４によって増幅され得る信号Ｓ_ＰＮは、基本的に、発振器信号Ｓ_ＬＯに含まれる位相雑音を含む。フィルタリング及び増幅が行われた信号Ｓ_ＰＮ’は、次に、ＡＤＣ２５によってデジタル化され、さらに、例えば、デジタル信号プロセッサ２６又はパーソナルコンピュータのＣＰＵ及び適宜のソフトウェアを用いて、デジタル領域で処理される。通常、所望の情報は、例えば、周知の高速フーリエ変換（ＦＦＴ）アルゴリズムを用いて計算することができる、位相雑音のパワースペクトル密度（ＰＳＤ）に基づく。

【0031】

基準発振器技術に従って集積発振器を試験するために使用することができるＡＴＥシステムが、市場で入手できる。一例は、ＴｅｒａｄｙｎｅのＵｌｔｒａＦＬＥＸ Ｔｅｓｔ Ｓｙｓｔｅｍである。しかしながら、それらのシステムは、幾分高価であり、基本的にＡＴＥシステムによって提供される限られた数のミキサにより、少数のＭＭＩＣのみを同時に試験することができる。さらに、オンチップ局部発振器と同じ周波数範囲（すなわち、レーダ適用例の場合、７６〜８１ＧＨｚの範囲）で動作する低雑音基準発振器は、標準ＡＴＥでは利用できない。但し、最大約６ＧＨｚまでの周波数で動作する基準発振器は、容易に利用できる。

【0032】

図５は、図２の例に示されるような、ＲＦフロントエンド１０（局部発振器ＬＯ、ＲＦ増幅器１１、ミキサ１２、アナログベースバンド処理チェーン１３）、アナログ・デジタル変換器１４、及びデジタル信号プロセッサ１５を含むＲＦトランシーバ（又はレシーバ）の受信経路の一実施形態を示す。局部発振器は、例えば図３に示されるようなＰＬＬを含む。この点について、説明の繰り返しを回避するために、図２及び３が参照される。図２の例と比較して、ＭＭＩＣ１に組み入れられたＲＦフロントエンド１０は、追加のミキサ２２’を含む。ミキサ２２’のＲＦ入力は、分周発振器信号Ｓ_ＬＯ’がミキサ２２’のＲＦ入力に供給されるように、局部発振器ＬＯのＰＬＬに結合される。ミキサ２２’の基準入力は、低雑音基準発振器信号Ｓ_ＴＥＳＴが注入され得るテストパッドＰ１又はテストピンに結合される。低雑音基準発振器２１は、ＡＴＥ２の一部でもよい。ミキサ２２’の出力も、ダウンコンバートされた雑音信号Ｓ_ＰＮが引き出され得るさらなるテストパッドＰ２又はさらなるテストピンに結合される。図５の例では、ダウンコンバートされた雑音信号Ｓ_ＰＮは、信号Ｓ_ＰＮがフィルタリングされ（フィルタ２３）、増幅され（ＬＮＡ２４）、及びデジタル化される（アナログ・デジタル変換器２５）ＡＴＥ２において、さらに処理される。結果として生じるデジタル信号は、図４を参照して上記で説明した通り、デジタル領域においてさらに処理される（図５を参照、デジタル信号プロセッサ２６において実施されるスペクトル解析）。要するに、信号Ｓ_ＰＮに含まれる位相雑音のパワースペクトル密度（ＰＳＤ）又は関連の信号パラメータは、パーソナルコンピュータ等のＣＰＵ等のデジタル信号プロセッサを用いて計算することができる。本例では、上述のパラメータは、１つ又は複数の特定の周波数値（例えば、１００ｋＨｚ、３００ｋＫｚ、及び１０００ｋＨｚ）に関して、テストパッド／ピンＰ２で提供された信号Ｓ_ＰＮのＰＳＤである。続いて、ＡＴＥ２は、上述の信号パラメータ（例えば、特定周波数でのＰＳＤ値）が、既定の仕様に適合するか否かをチェックすることができる。このチェックの結果は、各ＭＭＩＣに不合格の印を付けるため、又は各ＭＭＩＣを選別するために使用することができる合格／不合格判断である。

【0033】

追加のミキサ２２’をＭＭＩＣ１のＲＦフロントエンド１０に組み入れることにより、複雑さの程度が低いＡＴＥシステムを用いたＭＭＩＣのエンドオブライン試験が可能となる。さらに、同時に試験することができるＭＭＩＣの数は、大幅に増加し、基本的に、ＡＴＥシステムにおいて利用可能なＡＤＣチャネルの数によってのみ制限される。

【0034】

なお、位相雑音測定／解析は、電圧制御発振器ＶＣＯの出力で提供される局部発振器信号Ｓ_ＬＯに基づくのではなく、電圧制御発振器ＶＣＯに対して、その下流で結合された分周器ＤＩＶの出力で提供される分周発振器信号Ｓ_ＬＯ’に基づく。上述の通り、分周器ＤＩＶは、測定中に変化しない一定の分周比Ｍを有する。一定の分周比は、必ずしも分周比が固有であることを意味しない。一定の分周比は、設定可能でもよいが、試験測定中は変化しない。実際の実施態様に基づいて、単一の分周器ＤＩＶの代わりに、直列接続された２つ以上の分周器が存在してもよい。ミキサ２２’のＲＦ入力に供給される信号Ｓ_ＬＯ’は、電圧制御発振器ＶＣＯの下流であるが、フラクショナルＮ分周器ＦＮＤの上流であるＰＬＬ内のいずれの分周器の出力においても引き出すことができる。

【0035】

説明用の例として、分周器ＤＩＶに関して、分周比Ｍ＝３２であると仮定する。さらに、７６．８ＧＨｚ（８０ＧＨｚ）の局部発振器周波数ｆ_ＬＯを仮定すると、分周局部発振器信号Ｓ_ＬＯ’の周波数は、２．４ＧＨｚ（２．５ＧＨｚ）である。従って、７６．８ＧＨｚ〜８０ＧＨｚの周波数範囲が、２．４ＧＨｚ〜２．５ＧＨｚの周波数範囲にマッピングされる。率Ｍによる局部発振器信号Ｓ_ＬＯの事前分周により、基準発振器信号Ｓ_ＴＥＳＴの周波数は、図４の例に見られるように、非常に低く、例えば、８０ＧＨｚの代わりに２．５ＧＨｚとなり得る。ＡＴＥシステムは、ＥＨＦ（又はＳＨＦ）帯域の代わりに、ＵＨＦ帯域の基準信号を生成する低雑音基準発振器２１を設けるだけでよい。

【0036】

図６は、図２の例に示されるようなＲＦトランシーバ（又はレシーバ）の受信経路の代替実施形態を示す。局部発振器は、例えば図３に示されるようなＰＬＬを含む。図５の前の例と同様に、追加のミキサ２２’が、ＲＦフロントエンド１０に含まれる。ミキサ２２’のＲＦ入力は、分周発振器信号Ｓ_ＬＯ’がミキサ２２’のＲＦ入力に供給されるように、局部発振器ＬＯのＰＬＬに結合される。ミキサ２２’の基準入力は、低雑音基準発振器信号Ｓ_ＴＥＳＴが注入され得るテストパッドＰ１又はテストピンに結合される。但し、出力信号Ｓ_ＰＮは、さらなるテストパッドＰ２（図５の実施形態ではライン）に向けられるのではなく、レーダセンサの通常動作中に受信レーダ信号を処理するように構成された受信経路に配置されるベースバンド信号処理チェーン１３の入力にある回路ノードＮ１に向けられる。

【0037】

本例では、ダウンコンバートされた発振器信号Ｓ_ＰＮをフィルタリング及びデジタル化するタスクは、組み入れられたベースバンド信号処理チェーン１３（例えば、フィルタ及び増幅器を含む）及び組み入れられたアナログ・デジタル変換器１４によって達成される。結果として生じるデジタル信号Ｓ_{ＰＮＤＩＧ}（回路ノードＮ２において得られる）は、次に、それがＡＴＥ２によって引き出され得るテストパッドＰ２に向けられる。ＡＴＥ２は、図５の前の例で説明されたようなデジタル領域でデジタル信号を処理するデジタル信号プロセッサを含む。デジタル信号Ｓ_{ＰＮＤＩＧ}は、低電圧差動信号伝送（ＬＶＤＳ）を用いてＡＴＥ２に向けられてもよい。従って、テストパッドＰ２は、ＡＴＥ２への差動信号伝送を可能にする２つのパーツから成ってもよい。追加のミキサ２２’の出力信号Ｓ_ＰＮの処理を除いて、図６の実施形態は、図５の前の実施形態と同じであり、上記の記載が参照される。

【0038】

図７は、図５の前の実施形態の変更形態である、さらなる実施形態例を示す。図５と比較して、ミキサ２２’の出力信号Ｓ_ＰＮは、さらなるテストパッドＰ２に直接向けられるのではなく、ＭＭＩＣ１に含まれるアナログベースバンド信号処理チェーン１３によって事前処理される。従って、ミキサ２２’の出力は、ノードＮ１（アナログベースバンド信号処理チェーン１３の入力）に結合され、回路ノードＮ１’（アナログベースバンド信号処理チェーン１３の出力）は、事前処理されたミキサ出力信号Ｓ_ＰＮ’が提供されるさらなるテストパッドＰ２に接続される。図６の例と比較して、オンチップで利用可能なＡＤＣ１４の代わりに、ＡＴＥのＡＤＣ２５が使用される。

【0039】

図８は、図６の前の実施形態に対する代替例を示す。図８の実施形態は、デジタル信号処理が、ＡＴＥ２に組み入れられるＤＳＰの代わりに、レーダデバイスのＤＳＰ１５によって達成されることを除き、基本的に図６の実施形態と同一である。従って、ＡＴＥ２は、基本的に、基準発振器信号Ｓ_ＴＥＳＴを提供すればよい。図６の前の実施形態と比較して、テストパッドＰ２及びテストパッドＰ２と回路ノードＮ２との間の信号接続は、省かれてもよい。ＤＳＰ１５は、図６の前の例におけるＡＴＥ（図６を参照、ブロック２５）のプロセッサと同じようにデジタル信号Ｓ_{ＰＮＤＩＧ}を処理するように構成される。従って、１つ又は複数の周波数値でデジタル信号Ｓ_{ＰＮＤＩＧ}の電力（例えば、パワースペクトル密度、ＰＳＤ）を計算するように構成された機能ブロック１５１が、ＤＳＰ１５内に（例えば適宜のソフトウェアを用いて）実装されてもよい。信号電力は、基本的に、局部発振器ＬＯの位相雑音によって支配される。計算された電力値が指定の最大値と適合するか否かをチェックするように構成された、さらなる機能ブロック１５２が、ＤＳＰ１５内に含まれてもよい。このようなチェックの結果は、「合格」（仕様に準拠した雑音電力）又は「不合格」（仕様に準拠しない雑音電力）となり得る。ＡＴＥは、ブール情報の形態（試験合格／不合格）で、ＤＳＰ１５から試験結果を受信してもよい。

【0040】

図５〜８に示された実施形態の様々な局面は、さらなる実施形態を得るために組み合わせることができることに留意されたい。例えば、２つのテストパッドＰ１及びＰ２を超えるテストパッドが、ＡＴＥを接続する様々な選択肢を提供するために設けられてもよい。例えば、図７の実施形態は、デジタル信号をＡＴＥ（図６を参照）に提供するために、ミキサ２２’（図５を参照）の出力に直接接続される追加のテストパッド、及び／又はＡＤＣ１４の出力（回路ノードＮ２）に接続されるさらなるテストパッドが追加されてもよい。

【0041】

図９は、内部ＲＦ発振器を試験する外部基準発振器信号Ｓ_ＴＥＳＴを受信可能なＭＭＩＣの一般例を示す。「内部」という用語は、各回路コンポーネントがＭＭＩＣ内に組み入れられることを示すために使用され、「外部」という用語は、各回路コンポーネントが、試験されるＭＭＩＣから切り離して実装されることを示すために使用される。外部及び内部信号は、類似して区別される。従って、外部基準発振器信号Ｓ_ＴＥＳＴは、外部信号源（例えばＡＴＥ２）によって生成され、チップパッド（テストパッド／ピン）Ｐ１を介してＭＭＩＣに供給される。チップ上では、チップパッドＰ１は、ＭＭＩＣに組み入れられるミキサ２２’の基準入力に接続される。局部発振器ＬＯは、（レーダ適用例の場合）ＥＨＦ又はＳＨＦ帯域の発振周波数ｆ_ＬＯを有し得る局部発振器信号Ｓ_ＬＯを生成する。分周器ＤＩＶ’は、局部発振器ＬＯに結合され、例えばＵＨＦ帯域内に存在し得る低下周波数ｆ_ＬＯ’（例えば、整数率だけ低下された）を有する発振器信号Ｓ_ＬＯ’を（局部発振器信号Ｓ_ＬＯに基づいて）生成するように構成される。分周器出力信号Ｓ_ＬＯ’は、局部発振器信号Ｓ_ＬＯと同一又は類似の雑音特性を有し（すなわち、雑音特性が、分周によって維持される）、従って、分周器出力信号Ｓ_ＬＯ’は、上記で説明した通り、所望の雑音パラメータ（例えば、ベースバンドの特定の周波数におけるパワースペクトル密度）を測定するために、さらに処理される（すなわち、ミキサ２２’によってダウンコンバートされる、デジタル化される等、図５〜８も参照）。

【0042】

分周器は、局部発振器ＬＯ内に含まれるＰＬＬフィードバックループにおいて結合されるのではなく、局部発振器出力に独立して接続されることが言及されるべきである。しかしながら、発振器信号Ｓ_ＬＯ’は、図５〜８の例に示されるように、フィードバックループ内に含まれる分周器（一定の分周比を持つ）で引き出されてもよい。図９の例では、上記で説明した通り、ミキサ出力は、オンチップで（図８を参照）、又は外部ＡＴＥ内で（図５〜７を参照）処理されてもよい。

【0043】

図１０は、ＭＭＩＣに組み入れられたＲＦ発振器を試験するための一方法例を示すフローチャートである。従って、（内部）ＲＦ局部発振器信号（例えば、図５〜９を参照、信号Ｓ_ＬＯ）の周波数は、低下周波数を持つＲＦ信号（例えば、図５〜９を参照、信号Ｓ_ＬＯ’）を生成するために、一定の分周比によって分周される（図１０を参照、ステップＳ１）。既に述べた通り、分周器は、局部発振器のＰＬＬフィードバックループ内に含まれてもよく（例えば、図５〜８を参照、分周器ＤＩＶ）、又は局部発振器に独立して接続されてもよい（例えば、図９を参照、分周器ＤＩＶ’）。低下周波数を有するＲＦ信号は、ミキサ出力信号を生成するためにダウンコンバートされ（図１０を参照、ステップＳ２）、それによって、ＭＭＩＣのテストパッドで受信された外部基準発振器信号（図５〜９を参照、ミキサ２２’に供給されるパッドＰ１の信号Ｓ_ＴＥＳＴ）を使用する。ミキサ出力信号（図５〜９を参照、信号Ｓ_ＰＮ）は、所望の試験結果を得るために処理される（例えば、図５〜８に示される例に関して説明された通り）。

【0044】

本発明が、１つ又は複数の実施態様に関して図示及び説明されたが、添付の請求項の精神及び範囲から逸脱することなく、説明用の例に対して変形及び／又は変更を行うことができる。特に上記のコンポーネント又は構造（ユニット、アセンブリ、デバイス、回路、システム等）によって行われる様々な機能について、そのようなコンポーネントを説明するために使用された用語（「意味する」（“ｍｅａｎｓ”）に対する言及を含む）は、特記がない限り、（例えば、機能的に同等の）説明されるコンポーネントの指定の機能を行うコンポーネント又は構造に、たとえ、本発明の本明細書において例示された実施態様例においてその機能を行う開示の構造と構造的に同等でなくとも対応するものとする。

【0045】

加えて、本発明の特定の特徴が、幾つかの実施態様の内の１つのみに関して開示されたかもしれないが、このような特徴は、要望に応じて、及び所与又は特定の適用例にとって有利となるように、他の実施態様の他の１つ又は複数の特徴と組み合わせられてもよい。さらに、「含む」（“ｉｎｃｌｕｄｉｎｇ”）、「含む」（“ｉｎｃｌｕｄｅｓ”）、「有する」（“ｈａｖｉｎｇ”）、「有する」（“ｈａｓ”）、「備えた」（“ｗｉｔｈ”）、又はそれらの異形が、詳細な説明又は特許請求の範囲において使用される限りにおいて、それらの用語は、「含む」（“ｃｏｍｐｒｉｓｉｎｇ”）という用語と同様に包括的であることが意図される。

【符号の説明】

【0046】

１ モノリシックマイクロ波集積回路（ＭＭＩＣ）
２ 自動試験装置（ＡＴＥ）
５ ＴＸアンテナ
６ ＲＸアンテナ
１０ ＲＦフロントエンド
１１ ＲＦ増幅器
１２、２２、２２’ ミキサ
１３ ベースバンド信号処理チェーン
１４、２５ アナログ・デジタル変換器
１５、２６ デジタル信号プロセッサ
１６ システムコントローラ
２１ 低雑音基準発振器
２３ フィルタ
２４ 低雑音増幅器（ＬＮＡ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】