特許 6541006 デュアルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6541006

(24)【登録日】2019年6月21日

(45)【発行日】2019年7月10日

(54)【発明の名称】デュアルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）

(51)【国際特許分類】

   H01L 21/8244 20060101AFI20190628BHJP

   H01L 27/11 20060101ALI20190628BHJP

   G11C 11/34 20060101ALI20190628BHJP

   G11C 11/412 20060101ALI20190628BHJP

   G11C 5/02 20060101ALI20190628BHJP

   G11C 7/10 20060101ALI20190628BHJP

   G11C 8/16 20060101ALI20190628BHJP

【ＦＩ】

   H01L27/11

   G11C11/34

   G11C11/412

   G11C5/02 100

   G11C7/10 480

   G11C8/16

【請求項の数】16

【全頁数】13

(21)【出願番号】特願2016-500467(P2016-500467)

(86)(22)【出願日】2014年2月27日

(65)【公表番号】特表2016-517168(P2016-517168A)

(43)【公表日】2016年6月9日

(86)【国際出願番号】US2014019081

(87)【国際公開番号】WO2014149504

(87)【国際公開日】20140925

【審査請求日】2017年2月4日

(31)【優先権主張番号】13/842,086

(32)【優先日】2013年3月15日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】コラール、プラモッド

(72)【発明者】

【氏名】パンジャ、グンジャン エイチ．

(72)【発明者】

【氏名】バッタチャリャ、ウダラック

(72)【発明者】

【氏名】グオ、ゼン

【審査官】 宮本 博司

(56)【参考文献】

【文献】 特開２００３−１１５５５１（ＪＰ，Ａ）

【文献】 特開２００９−０６５０３５（ＪＰ，Ａ）

【文献】 特開２０１０−１７０５９５（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０１８１６３（ＷＯ，Ａ１）

【文献】 特開２００２−００９１７６（ＪＰ，Ａ）

【文献】 特開２００４−１０３８５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４４

Ｇ１１Ｃ ５／０２

Ｇ１１Ｃ ７／１０

Ｇ１１Ｃ ８／１６

Ｇ１１Ｃ １１／３４

Ｇ１１Ｃ １１／４１２

Ｈ０１Ｌ ２７／１１

(57)【特許請求の範囲】

【請求項1】

データを格納するためのメモリセル回路であり、
前記メモリセル回路の複数の状態を格納するための一対の交差結合されたインバータと、
前記一対の交差結合されたインバータに結合される複数のアクセスデバイスと、
前記一対の交差結合されたインバータに結合される一組の複数の電気的に非活性なｐ型金属酸化物半導体デバイス（ＰＭＯＳデバイス）と、を備え、
前記複数のアクセスデバイスは、前記一対の交差結合されたインバータへのアクセスを提供し、
前記一対の交差結合されたインバータの一部分と組み合わせた前記一組の複数の電気的に非活性なＰＭＯＳデバイスは、前記メモリセル回路のための連続するｐ型拡散層を可能にし、
前記複数の電気的に非活性なＰＭＯＳデバイスのうちの第１のＰＭＯＳデバイスのゲートは前記複数の電気的に非活性なＰＭＯＳデバイスのうちの第２のＰＭＯＳデバイスのゲートと接続され、前記第１のＰＭＯＳデバイスは前記複数のアクセスデバイスの１つのアクセスデバイスと接続される
メモリセル回路。

【請求項2】

前記複数の電気的に非活性なＰＭＯＳデバイスは前記ｐ型拡散層の密度を高める
請求項１に記載のメモリセル回路。

【請求項3】

少なくとも１つのアクセスデバイスの寸法は、前記メモリセル回路の高さを増加させることなく限界まで増大される
請求項１または２に記載のメモリセル回路。

【請求項4】

前記一組の複数の電気的に非活性なＰＭＯＳデバイスは４つのＰＭＯＳデバイスを備える
請求項１から３の何れか一項に記載のメモリセル回路。

【請求項5】

前記複数のアクセスデバイスに結合される、第１のポートのビット線および第２のポートのビット線と、
前記一対の交差結合されたインバータに結合されるＶｃｃ線と、をさらに備え、
複数の前記ビット線は、読み出し動作および書き込み動作中に前記一対の交差結合されたインバータにデータを転送し、
前記Ｖｃｃ線は、前記第２のポートの前記ビット線から前記第１のポートの前記ビット線を隔離する
請求項１から４の何れか一項に記載のメモリセル回路。

【請求項6】

読み出しアクセス用の読み出しアシストを用いることと併せて、少なくとも１つのアクセスデバイスの寸法は、前記メモリセル回路の高さを増加させることなく限界まで増大される
請求項１から５の何れか一項に記載のメモリセル回路。

【請求項7】

前記複数のアクセスデバイスのうちの少なくとも１つに結合される第１のポートのワード線と、
前記複数のアクセスデバイスのうちの少なくとも１つに結合される第２のポートのワード線と、をさらに備え、複数の前記ワード線は、前記複数のアクセスデバイスを制御し、前記メモリセル回路は、４つのポリシリコントラックを備えて、前記第２のポートの前記ワード線からの前記第１のポートの前記ワード線の隔離を提供する
請求項１から６の何れか一項に記載のメモリセル回路。

【請求項8】

前記メモリセル回路はデュアルポートＳＲＡＭセルを備える
請求項１から７の何れか一項に記載のメモリセル回路。

【請求項9】

プロセッサと、
前記プロセッサに結合される通信チップと、それぞれが複数のメモリセル回路を含む１または複数のアレイと、を備え、各メモリセル回路は、
前記各メモリセル回路の複数の状態を格納するための一対のインバータと、
前記一対のインバータに結合される複数のアクセスデバイスと、
前記一対のインバータに結合される一組の複数の電気的に非活性なｐ型金属酸化物半導体デバイス（ＰＭＯＳデバイス）と、を備え、
前記複数のアクセスデバイスは、交差結合された前記一対のインバータへのアクセスを提供し、
前記一組の複数の電気的に非活性なＰＭＯＳデバイスは前記各メモリセル回路のための連続するｐ型拡散層を可能にし、
前記複数の電気的に非活性なＰＭＯＳデバイスのうちの第１のＰＭＯＳデバイスのゲートは前記複数の電気的に非活性なＰＭＯＳデバイスのうちの第２のＰＭＯＳデバイスのゲートと接続され、前記第１のＰＭＯＳデバイスは前記複数のアクセスデバイスの１つのアクセスデバイスと接続される
コンピューティングデバイス。

【請求項10】

前記複数の電気的に非活性なＰＭＯＳデバイスは、前記ｐ型拡散層の密度を高める
請求項９に記載のコンピューティングデバイス。

【請求項11】

少なくとも１つのアクセスデバイスの寸法は、対応する前記メモリセル回路の高さを増加させることなく限界まで増加される
請求項９または１０に記載のコンピューティングデバイス。

【請求項12】

前記一組の複数の電気的に非活性なＰＭＯＳデバイスは４つのＰＭＯＳデバイスを備える
請求項９から１１の何れか一項に記載のコンピューティングデバイス。

【請求項13】

前記複数のアクセスデバイスに結合される、第１のポートのビット線および第２のポートのビット線と、
交差結合された前記一対のインバータに結合されるＶｃｃ線と、をさらに備え、
複数の前記ビット線は読み出し動作および書き込み動作中に交差結合された前記一対のインバータにデータを転送し、
前記Ｖｃｃ線は前記第２のポートの前記ビット線から前記第１のポートの前記ビット線を隔離する
請求項９から１２の何れか一項に記載のコンピューティングデバイス。

【請求項14】

読み出しアクセス用の読み出しアシストを用いることと併せて、少なくとも１つのアクセスデバイスの寸法は、前記メモリセル回路の高さを増加させることなく限界まで増大される
請求項１３に記載のコンピューティングデバイス。

【請求項15】

前記複数のアクセスデバイスのうちの少なくとも１つに結合される第１のポートのワード線と、
前記複数のアクセスデバイスのうちの少なくとも１つに結合される第２のポートのワード線と、をさらに備え、複数の前記ワード線は、前記複数のアクセスデバイスを制御し、少なくとも１つのメモリセル回路は、４つのポリシリコントラックを備えて、前記第２のポートの前記ワード線からの前記第１のポートの前記ワード線の隔離を提供する
請求項９から１４の何れか一項に記載のコンピューティングデバイス。

【請求項16】

少なくとも１つのメモリセル回路はデュアルポートＳＲＡＭセルを備える
請求項９から１５の何れか一項に記載のコンピューティングデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書において説明される複数の実施形態は、概して、デュアルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）アレイに関するものである。

【背景技術】

【0002】

スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイなどのメモリアレイの歩留りおよび信頼性を向上させることは、大型のオンダイキャッシュを有する集積回路およびマイクロプロセッサの現在の複数の設計課題の中の１つである。内蔵メモリは、読み出し動作および書き込み動作用の１つのアクセスポートを有するシングルポートＳＲＡＭ、または高速通信および画像処理を提供し得るマルチポートＳＲＡＭを含み得る。マルチポートＳＲＡＭは並列処理に適しており、チップ性能を向上させる。高性能および低電力なマルチコアプロセッサは、ダイ内に複数のＣＰＵを有し、メモリアクセスの数の大幅な増加につながる。これにより、メモリアクセス速度は、制限要因になる。マルチポートＳＲＡＭは複数のポートから同時にアクセスされ得るので、マルチポートＳＲＡＭの需要は増加している。

【0003】

１つの従来のアプローチは、ワード線（ＷＬ）ＡおよびＢが両方ともオンであるとき、セルの安定性のために望ましいベータ比を得るべく、凹凸のある拡散層を有する２ポリトラックビットセル（６つのトランジスタビットセルと同様の）を含むデュアルポートビットセル実装である。これは、歪んだアスペクト比４：１の、図１の幅広のビットセル１００をもたらす。しかしながら、歪んだ複数のセルは、ローカルな相互接続抵抗および合計のＷＬ抵抗・容量（ＲＣ）時定数に悪影響が及ぼされるので望ましくない。ｎ型拡散層またはｐ型拡散層の凹凸のある拡散層１１０、１２０、１３０および１４０は、パターニングおよび信頼性への懸念である。メタル３（Ｍ３）における２本のＷＬは、２つのポリトラックに挿入される必要がある。これは、狭く、抵抗性のＭ３の複数のＷＬをもたらす。性能の複数の要件を満たすべく、複数のリピータが必要とされる。複数のリピータは追加の面積のオーバーヘッドを追加し、ビット密度を低減させる。さらに、２本のＷＬは、中間に何のシールドも有さずに、Ｍ３において互いに隣接している。２本の隣接するＷＬが活性化する場合、それらのＷＬの間には有意な相互結合が存在する。これは、読み出し安定性、および／またはビットセルへの書き込み能力に悪影響を及ぼし得る。加えて、低いｐ型拡散層密度のせいで、追加的なフィラーセルが周期的に追加される必要があり得る。これはまたビット密度を低減させる。

【図面の簡単な説明】

【0004】

開示される複数の実施形態は、複数の図面における添付の複数の図と併せて、以下の詳述な説明を読むことによってより良く理解されるであろう。

【0005】

【図1】従来のアプローチによる、デュアルポートＳＲＡＭの幅広のビットセル１００を図示する。

【図2】一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）２００を図示する。

【図3】一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の複数の拡散層およびトランジスタ層のレイアウト３００を図示する。

【図4】一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第１の金属層（メタル１）および第１のビア層のレイアウト４００を図示する。

【図5】一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第１の金属層（メタル１）および第２の金属層（メタル２）のレイアウト５００を図示する。

【図6】一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第３の金属層（メタル３）のレイアウト６００を図示する。

【図7】一実施形態による、コンピューティングデバイス１２００を図示する。

【0006】

説明の簡潔さおよび明確さのために、複数の図面は構成の一般的手法を図示し、本発明の、説明される複数の実施形態についての説明をいたずらに不明瞭にすることを回避すべく、複数の既知の特徴および技術についての複数の説明および複数の詳細は省略され得る。さらに、複数の図面における複数の要素は必ずしも縮尺通りには描かれていない。例えば、複数の図中の複数の要素のうちのいくつかのものの寸法は、本発明の複数の実施形態の理解を高める助けとなるべく、複数の他の要素に対して誇張され得る。異なる複数の図における同一の参照番号は同一の要素を示し、一方で、同様の参照番号は、いつもではないが、同様の要素を示し得る。

【発明を実施するための形態】

【0007】

一実施形態において、情報を格納するためのメモリセル回路は、メモリセル回路の複数の状態を格納するための、一対の交差結合されたインバータを含む。複数のアクセスデバイスが一対の交差結合されたインバータに結合される。複数のアクセスデバイスは、一対の交差結合されたインバータへのアクセスを提供する。メモリセル回路はまた、一対の交差結合されたインバータに結合される一組の電気的に非活性なｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む。一対の交差結合されたインバータの一部分（例えば、複数のＰＭＯＳデバイス）と組み合わせた一組の電気的に非活性なＰＭＯＳデバイスは、メモリセル回路のための連続するｐ型拡散層を可能にする。

【0008】

メモリセル回路は、情報（例えば、データ）を格納するための、２つの読み出し／書き込み（Ｒ／Ｗ）デュアルポートＳＲＡＭビットセル設計であり得る。当該設計は同期的または非同期的であり得る。当該設計は、２つのＲ／Ｗおよび２つのクロック動作をサポートするための４つのポリシリコントラックのレイアウトビットセルであり得る。現在のビットセル設計は、デュアルポートＳＲＡＭアレイのための従来のアプローチにおける複数の問題に対処する。一実施形態におけるこの設計は、アスペクト比を向上させる。この設計は、いかなる凹凸またはノッチも有さない連続する均一なｎ型拡散層及びｐ型拡散層を有し、これが、歩留りを向上させ、信頼性への懸念を低減させる助けとなり得る。複数のワード線（ＷＬ）はより幅広であり得て、複数の異なるポートの複数のＷＬの間に隔離が存在し得る。複数のリピータの必要性は大幅に低減される。ｐ型拡散密度は、複数のプロセス要件を満たすべく、本設計の固有のビットセル回路と共に増大される。

【0009】

ここで図面を参照すると、図２は、一実施形態による、データを格納するためのデュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）２００を図示する。メモリセル２００は、電気的に活性なＰＭＯＳデバイスＰ１およびＰ２と、一組の電気的に非活性な（ダミーの）複数のＰＭＯＳデバイス２０２（例えば、Ｐ３−Ｐ６）と、プルダウンＮＭＯＳデバイスＮ１およびＮ２と、複数のアクセスデバイス（例えば、パスゲートＮＭＯＳデバイスＮ３−Ｎ６）と、を含む。ＰＭＯＳデバイスＰ１およびＰ２と、ＮＭＯＳデバイスＮ１およびＮ２は一対の交差結合されたインバータを形成する。一組の電気的に非活性な複数のＰＭＯＳデバイス２０２はセルの機能に影響を及ぼさない。これは、連続の手法で、複数の設計ルールに適合すべく、高められたｐ型拡散密度を可能にする。ＳＲＡＭにおける各ビットは、交差結合されたデバイスＰ１、Ｐ２、Ｎ１、およびＮ２上に格納される。一般に、各ＳＲＡＭセルは、情報の１ビットを格納することが可能で、論理ハイ状態または論理ロー状態のいずれかにセットされる。アクセスデバイスＮ３−Ｎ６は、読み出し動作および書き込み動作中のセルへのアクセスを制御する。複数の読み出し動作には読み出しアシストが必要とされ得る。読み出しアクセス中にセルの安定性を高めるべく、読み出しアシストはワード線電圧を下げて駆動する。セルへのアクセスは、アクセスデバイスＮ４およびＮ５を制御するポートＡのワード線（ＷＬ）Ａ２１４によって可能にされる。アクセスデバイスＮ４およびＮ５は、今度は、セルがビット線ＢＬ Ａ２１０およびＢＬ ／Ａ２１２に接続されるべきかを制御する。セルへのアクセスはまた、アクセスデバイスＮ３およびＮ６を制御するポートＢのワード線（ＷＬ）Ｂ２２４によって可能にされる。アクセスデバイスＮ３およびＮ６は、今度は、セルがビット線ＢＬ Ｂ２２０およびＢＬ ／Ｂ２２２に接続されるべきかを制御する。複数のビット線は、読み出し動作および書き込動作の両方に対して、データを転送すべく用いられる。

【0010】

図１に例示する従来のアプローチは、２ポリトラックビットセル（すなわち、ビットセルの一寸法（例えば、高さ）内の２行（ｒｏｗ）のポリシリコン構造）を利用する。本設計は４つのポリトラック（すなわち、ビットセルの一寸法（例えば、高さ）内の４行のポリシリコン構造）を用いる。これは、相互結合を排除する、複数の異なるポートのＷＬの間の隔離を可能にする。加えて、非活性のダミーＰＭＯＳデバイスＰ３−Ｐ６を伴ったレイアウトにより、製造性を高める、連続した複数の拡散ストリップを可能にする。一実施形態において、セルのアスペクト比（幅：高さ）は２．６７に向上される。これにより、同一列（ｃｏｌｕｍｎ）数では、ＷＬのＲＣローディングが従来のアプローチにおけるものより確実に改善される。このセルを用いる複数のアレイ設計はリピータの使用をより少なくするであろう。メモリセルは、両方のパスゲートが同時にＯＮの場合に安定である寸法にされる。パスゲート寸法は、メモリセルの高さを増加させることなく、限界まで増加され得る（例えば、プルダウンゲート寸法の半分まで増加され得る）。読み出しアシストと併せたアクセスデバイス寸法（例えば、パスゲート寸法）の複数の変更もまた施され得る。ランダム変動はデバイス面積に反比例するので、より幅広のアクセスデバイスは、アクセスデバイスのランダム変動を低減させた。より幅広のアクセスデバイスと共に読み出しアシストを用いると、セルの安定性の制御に有用である。対照的に、従来のアプローチは増加されたパスゲート寸法に対しセルの高さを増加させる。

【0011】

特定の実施形態において、Ｐ１およびＰ２はｘのゲート比（幅：長さ）を有し、一方で、Ｎ１およびＮ２は６ｘのゲート比を有する。複数のパスゲートは３ｘのゲート比を有し得る。ＰＭＯＳデバイスおよびＮＭＯＳデバイスに対し、様々な他のゲート比が設計され得る。メモリセル回路は、様々な設計およびプロセスノード（例えば、２２ｎｍノード）に対して、２つの非同期クロック機能で２つのＲ／Ｗ動作をサポートし得る。この本設計の、可能性のある複数の用途は、少なくとも、グラフィクス、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、およびネットワークプロセッサを含む。

【0012】

図３は、一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の複数の拡散層およびトランジスタ層のレイアウト３００を図示する。レイアウト３００は、連続層内に、領域３０４、３０６、３０７、３０８および３１０を含む複数の異なる領域を有するｎ型拡散層３０２を含む。例えば、複数のＮＭＯＳデバイスを形成するためのポリシリコンの４つのトラックが、それらの複数の領域のいずれかと、トランジスタ領域３５０および３５１（例えば、トライゲートパターンのフィン）とにより形成され得る。ＳＲＡＭ Ｖｓｓは領域３０７により形成され得る。同様に、ｎ型拡散層３１２は、連続層内に領域３１４、３１６、３１７、３１８および３２０を含む複数の異なる領域を有する。例えば、複数のＮＭＯＳデバイスを形成するためのポリシリコンの４つのトラックが、それらの複数の領域のいずれかと、トランジスタ領域３５６および３５７とにより形成され得る。ＳＲＡＭ Ｖｓｓは領域３１７により形成され得る。

【0013】

レイアウト３００はまた、連続層内に領域３２４、３２６、３２８を含む複数の異なる領域を有するｐ型拡散層３２２を含む。例えば、複数のＰＭＯＳデバイスを形成するためのポリシリコンの４つのトラックが、それらの領域のいずれかと、トランジスタ領域３５３（例えば、トライゲートパターンのフィン）とにより形成され得る。ＳＲＡＭ Ｖｃｃは、領域３２４および３２８により形成され得る。同様に、ｐ型拡散層３３０は、連続層内に領域３３１、３３２および３３４を含む複数の異なる領域を有する。例えば、複数のＰＭＯＳデバイスを形成するためのポリシリコンの４つのトラックが、それらの複数の領域のいずれかと、トランジスタ領域３５４とにより形成され得る。ＳＲＡＭ Ｖｃｃは、領域３３１および３３４により形成され得る。トランジスタ層は、トライゲートパターンの複数のフィンになり得る領域３５０−３５７を含む。レイアウト３００は複数のＮＭＯＳデバイスおよびＰＭＯＳデバイスを形成すべく連続する拡散層を有し、これが歩留りの向上をもたらす。トランジスタ領域３５０−３５７による論理トランジスタパターンは再利用される。当該レイアウトはまた、拡散の凹凸を排除することによって複雑さを低減した。

【0014】

図４は、一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第１の金属層（メタル１）および第１のビア層のレイアウト４００を図示する。レイアウト４００は、領域４２２および４２４を含む複数の異なるビア領域を有するビア層４２０を含む。第１の金属層４１０は、領域４１２および４１４を含む複数の異なるメタル１領域を含む。明瞭なＪ字型の金属パターンが、プロセスのロバスト性のために、全てのビアがメタル１に自己整合されることを保証する複数の設計ルール内で形成される。

【0015】

図５は、一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第１の金属層（メタル１）および第２の金属層（メタル２）のレイアウト５００を図示する。レイアウト５００は複数の異なる金属領域を有する第１の金属層５２０を含む。第２の金属層５０３は、領域ＢＬ Ａ５０４、ＢＬ Ｂ５０６、Ｖｃｃ５０８、ＢＬ Ａ５１０、およびＢＬ Ｂ５１２を含む複数の異なるメタル２領域を含む。第１のポート（ポートＡ）のメタル２の複数のビット線は、Ｖｃｃ５０８により第２のポート（ポートＢ）のメタル２の複数のビット線から隔離される。

【0016】

図６は、一実施形態による、デュアルポートＳＲＡＭセルのメモリセル回路（例えば、ビットセル）の第３の金属層（メタル３）のレイアウト６００を図示する。レイアウト６００は、領域ＷＬ Ｂ６２８、ＷＬ Ｂ６２６、Ｖｓｓ６２４、ＷＬ Ａ６２４、ＷＬ Ａ６２２、ＷＬ Ａ６２０、Ｖｓｓ６１８、ＷＬ Ｂ６１６、ＷＬ Ｂ６１４、およびＶｓｓ６１２を含む複数の異なる金属領域を有する第３の金属層５２０を含む。一実施形態において、ＷＬ Ａ６２０、Ｖｓｓ６１８、およびＷＬ Ｂ６１６はメモリセル回路の第３の金属層６１０を例示する。４トラックポリシリコンセルは、２ポリシリコントラックセルより幅広のメタル３を可能にする。２トラックセルと比較して４トラックセルは、より幅広のスペーシングに起因するより低いワード線抵抗、およびより低いワード線容量を有し、より少ない数のリピータしか必要とせず、これが隔離性能に対して回路面積および遅延を低減し、ポートとポートの中間にＶｓｓを有することによってポート間のワード線の隔離を可能にし、Ｖｓｓグリッドのロバスト性を増加させる。

【0017】

図７は、一実施形態による、コンピューティングデバイス１２００を図示する。コンピューティングデバイス１２００はボード１２０２を収容する。ボード１２０２は、限定はされないが、プロセッサ１２０４および少なくとも１つの通信チップ１２０６を含むいくつかの構成要素を含み得る。プロセッサ１２０４は、ボード１２０２に物理的および電気的に結合される。いくつかの実装において、少なくとも１つの通信チップ１２０６もまた、ボード１２０２に物理的および電気的に結合される。さらなる複数の実装において、通信チップ１２０６はプロセッサ１２０４の一部である。

【0018】

それの複数の用途に依存して、コンピューティングデバイス１２００は、ボード１２０２に物理的および電気的に結合され得る、またはされ得ない複数の他の構成要素を含み得る。これらの他の構成要素は、揮発性メモリ（例えば、ＤＲＡＭ１２１０）、不揮発性メモリ（例えば、ＲＯＭ１２１２）、複数のメモリセル回路（例えば、メモリセル回路２００）の１または複数のアレイを備えるＳＲＡＭ１２１２、フラッシュメモリ、グラフィクスプロセッサ１２２０、デジタル信号プロセッサ、暗号プロセッサ、チップセット１２２２、アンテナ１２２４、ディスプレイ、タッチスクリーンディスプレイ１２２６、タッチスクリーンコントローラ１２２８、バッテリ１２３０、オーディオコーデック、ビデオコーデック、パワーアンプ１２３２、全地球測位システム（ＧＰＳ）デバイス１２３４、コンパス１２３６、加速度計、ジャイロスコープ、スピーカ１２４０、カメラ１２５０、および大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、その他など）を含むが、限定はされない。

【0019】

通信チップ１２０６は、コンピューティングデバイス１２００へ、およびコンピューティングデバイス１２００からの、データの転送のための無線通信を可能にする。「無線」という用語およびその複数の派生語が、非固体媒体を通じて、変調された電磁放射を使用することによってデータを通信し得る、複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャネル、その他を記載すべく用いられ得る。当該用語は、関連する複数のデバイスがいずれの電線も含まないことを暗示しているわけではないが、いくつかの実施形態においては含み得ない。通信チップ１２０６は、限定はされないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１系統）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６系統）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇ、およびそれ以降の世代として指定されるあらゆる他の無線プロトコル、を含むいくつかの無線規格または無線プロトコルのうちのいずれかを実装してよい。コンピューティングデバイス１２００は複数の通信チップ１２０６を含み得る。例えば、第１の通信チップ１２０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの複数の短距離無線通信に専用化され得て、第２の通信チップ１２０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、およびその他のものなどの長距離無線通信に専用化され得る。

【0020】

コンピューティングデバイス１２００のプロセッサ１２０４は、プロセッサ１２０４内にパッケージングされた集積回路ダイを含む。本発明のいくつかの実施形態において、プロセッサの集積回路ダイは、本発明の複数の実装に従って形成される１または複数のメモリセル回路を含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部分を指し得る。

【0021】

通信チップ１２０６はまた、通信チップ１２０６内にパッケージングされる集積回路ダイも含む。本発明の別の実施形態に従って、通信チップの集積回路ダイは、本発明の複数の実装に従って形成される１または複数のメモリセル回路を含む。

【0022】

さらなる複数の実施形態において、コンピューティングデバイス１２００内に収容される別の構成要素は、本発明の複数の実装に従って形成される１または複数のメモリセル回路を含む集積回路ダイを含み得る。

【0023】

様々な実装において、コンピューティングデバイス１２００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであり得る。さらなる複数の実装において、コンピューティングデバイス１２００はデータを処理する任意の他の電子デバイスであり得る。

【0024】

以下の複数の例は、さらなる複数の実施形態に関する。例１は、メモリセル回路の複数の状態を格納するための一対の交差結合されたインバータと、当該一対の交差結合されたインバータに結合される複数のアクセスデバイスと、を含む、データを格納するためのメモリセル回路である。当該複数のアクセスデバイスは、当該一対の交差結合されたインバータへのアクセスを提供する。当該メモリセル回路はまた、当該一対の交差結合されたインバータに結合される一組の電気的に非活性なｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む。当該一対の交差結合されたインバータの一部分と組み合わせた当該一組の電気的に非活性なＰＭＯＳデバイスは、メモリセル回路のための連続するｐ型拡散層を可能にする。例２において、当該電気的に非活性なＰＭＯＳデバイスは当該ｐ型拡散層の密度を高める。例３において、少なくとも１つのアクセスデバイスの寸法は、当該メモリセル回路の高さを増加させることなく限界まで増大される。読み出しアシストは少なくとも１つのアクセスデバイスの当該寸法の増加と併せて用いられ得る。例４において、例１−３のいずれかの主題は、４つのＰＭＯＳデバイスを含む当該一組の電気的に非活性なＰＭＯＳデバイスを任意に含み得る。例５において、例１−４のいずれかの主題は、当該複数のアクセスデバイスに結合される、第１のポートのビット線および第２のポートのビット線を任意に含み得る。当該複数のビット線は、読み出し動作および書き込み動作中に当該一対の交差結合されたインバータにデータを転送する。例６において、例５の主題は、当該一対の交差結合されたインバータに結合されるＶｃｃ線を任意に含み得る。当該Ｖｃｃ線は、当該第２のポートの当該ビット線から当該第１のポートの当該ビット線を隔離する。例７において、例６の主題は、当該複数のアクセスデバイスのうちの少なくとも１つに結合される第１のポートのワード線と、当該複数のアクセスデバイスのうちの少なくとも１つに結合される第２のポートのワード線と、を任意に含み得る。当該複数のワード線は当該複数のアクセスデバイスを制御する。当該メモリセル回路は、当該第２のポートの当該ワード線からの当該第１のポートの当該ワード線の隔離を提供する４つのポリシリコントラックを含み得る。例８において、例１−７のいずれかのメモリセル回路は、デュアルポート非同期ＳＲＡＭセルを含む。

【0025】

例９は、データを格納する装置であり、当該装置は、複数のｐ型金属酸化物半導体（ＰＭＯＳ）デバイスおよび複数のｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを有する当該装置の複数の状態を格納するための手段を含む。当該装置はまた、当該装置へのアクセスを提供するための手段と、一組の電気的に非活性な複数のＰＭＯＳデバイスであって、当該装置の当該複数のＰＭＯＳデバイスのための連続するｐ型拡散層を可能にする一組の電気的に非活性な複数のＰＭＯＳデバイスを含む。例１０において、当該電気的に非活性な複数のＰＭＯＳデバイスは、当該ｐ型拡散層の密度を高める。例１１において、例９の主題は、少なくとも２つのＰＭＯＳデバイスを含む当該一組の電気的に非活性なＰＭＯＳデバイスを任意に含み得る。例１２において、例９−１１のいずれかの主題は、当該ＮＭＯＳデバイスおよび当該ＰＭＯＳデバイスのうちの少なくとも１つに結合される第１のポートのビット線と、当該ＮＭＯＳデバイスおよび当該ＰＭＯＳデバイスのうちの少なくとも１つに結合される第２のポートのビット線と、を任意に含み得る。当該複数のビット線は、読み出し動作および書き込み動作中に当該ＰＭＯＳデバイスおよび当該ＮＭＯＳデバイスにデータを転送する。例１３において、例９−１２のいずれかの主題は、当該装置に電力を供給し、かつ当該第２のポートの当該ビット線から当該第１のポートの当該ビット線を隔離する、Ｖｃｃ線を任意に含み得る。例１４において、例９−１３のいずれかの主題は、当該ＮＭＯＳデバイスおよび当該ＰＭＯＳデバイスのうちの少なくとも１つに結合される第１のポートのワード線と、当該ＮＭＯＳデバイスおよび当該ＰＭＯＳデバイスのうちの少なくとも１つに結合される第２のポートのワード線と、を任意に含み得る。当該複数のワード線は、当該装置へのアクセスを提供するための手段を制御する。当該装置へのアクセスを提供するための当該手段は、当該第２のポートの当該ワード線からの当該第１のポートの当該ワード線の隔離を提供する４つのポリシリコントラックを含む。

【0026】

例１５は、プロセッサと、当該プロセッサに結合される通信チップと、それぞれがデータを格納するための複数のメモリセル回路を含む１または複数のアレイと、を含むコンピューティングデバイスである。各メモリセル回路は、当該各メモリセル回路の複数の状態を格納するための一対のインバータと、当該一対のインバータに結合される複数のアクセスデバイスと、を含む。当該複数のアクセスデバイスは、当該一対の交差結合されたインバータへのアクセスを提供する。当該各メモリセル回路はまた、当該一対のインバータに結合される一組の電気的に非活性なｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む。当該一組の電気的に非活性なＰＭＯＳデバイスは、当該各メモリセル回路のための連続するｐ型拡散層を可能にする。例１６において、当該電気的に非活性なＰＭＯＳデバイスは当該ｐ型拡散層の密度を高める。例１７において、少なくとも１つのアクセスデバイスの寸法は、対応するメモリセル回路の高さを増加させることなく限界まで増大される。読み出しアシストは少なくとも１つのアクセスデバイスの当該寸法の増加と併せて用いられ得る。例１８において、例１５の主題は、４つのＰＭＯＳデバイスを含む、当該一組の電気的に非活性なＰＭＯＳデバイスを任意に含み得る。例１９において、例１５−１８のいずれかの主題は、当該複数のアクセスデバイスに結合される、第１のポートのビット線および第２のポートのビット線を任意に含み得る。当該複数のビット線は、読み出し動作および書き込み動作中に当該一対の交差結合されたインバータにデータを転送する。例２０において、例１５−１９のいずれかの主題は、当該一対の交差結合されたインバータに結合されるＶｃｃ線を任意に含み得る。当該Ｖｃｃ線は、当該第２のポートの当該ビット線から当該第１のポートの当該ビット線を隔離する。例２１において、例１５−２０のいずれかの主題は、当該複数のアクセスデバイスのうちの少なくとも１つに結合される第１のポートのワード線と、当該複数のアクセスデバイスのうちの少なくとも１つに結合される第２のポートのワード線と、を任意に含み得る。当該複数のワード線は当該複数のアクセスデバイスを制御する。少なくとも１つのメモリセル回路は、当該第２のポートの当該ワード線からの当該第１のポートの当該ワード線の隔離を提供する４つのポリシリコントラックを含み得る。例２２において、例１５−２１のいずれかの少なくとも１つのメモリセル回路は、デュアルポート非同期ＳＲＡＭセルを含む。

【0027】

説明および特許請求の範囲における「第１」、「第２」、「第３」、「第４」、などの用語は、それらがある場合、同様の複数の要素間の区別のために用いられ、必ずしも特定の順次的または経時的な順序の説明に用いられるものではない。そのように用いられるそれらの用語は、本明細書において説明される本発明の複数の実施形態が、例えば、本明細書において例示または説明されたもの以外の順序での動作が可能であるように、複数の適切な状況下で交換可能であることを理解されたい。同様に、方法が、一連の段階を備えるように本明細書において説明される場合、本明細書において提示されるそのような複数の段階の順序は、必ずしも、そのような複数の段階が実行され得る唯一の順序なのではなく、述べられた複数の段階のいくつかは場合によっては省略され得て、かつ／または、本明細書において説明されない特定の他の複数の段階が場合によっては当該方法に追加され得る。さらに、「備える」、「含む」、「有する」、およびそれらのあらゆる変形などの用語は、複数の要素のリストを備えるプロセス、方法、物品、または装置が、必ずしもそれらの要素に限定されず、しかし、明確に列挙されない、または、そのようなプロセス、方法、物品、または装置に固有の、複数の他の要素を含み得るように、非排他的な包含範囲を網羅することが意図される。

【0028】

説明および特許請求の範囲における「左」、「右」、「前」、「後」、「上部」、「底部」、「上」、「下」などの用語は、それらがある場合、説明する目的のために用いられるのであって、必ずしも不変の相対的位置を説明しているのではない。そのように用いられるそれらの用語は、本明細書において説明される本発明の複数の実施形態が、例えば、本明細書において例示または説明されたもの以外の向きでの動作が可能であるように、複数の適切な状況下で交換可能であることを理解されたい。本明細書において用いられるような「結合される」という用語は、電気的または非電気的に、直接的または間接的に接続されることと定義される。互いに「隣接」する、と本明細書において説明される複数の物体は、その文言が用いられる文脈に応じて、互いに物理的接触があるか、互いに近接しているか、または、互いに同一の一般的領域または区域にあるか、であり得る。本明細書において「一実施形態において」という文言が使用されるとき、必ずしも全てが同一の実施形態を指すわけではない。

【0029】

本発明は、特定の実施形態を参照して説明されてきたが、本発明の趣旨または範囲から逸脱することなく様々な変更が成され得ることを当業者らは理解するであろう。従って、本発明の複数の実施形態の開示は、本発明の範囲の例示であることが意図されるのであって、限定することが意図されるのではない。意図されることは、本発明の範囲は、添付の特許請求の範囲によって必要とされる範囲だけに限定される、ということである。例えば、本明細書において説明される複数のエネルギー貯蔵装置と、関連する複数の構造および複数の方法は、様々な実施形態において実装され得て、これらの実施形態のうちのいくつかについての上述の説明は、必ずしも全ての可能な実施形態の完全な説明を示すわけではない、ということが、当業者には容易に明らかとなるであろう。

【0030】

さらに、複数の利点、他の複数の有利な点、および複数の問題に対する複数の解決法が、複数の特定の実施形態に関して説明されてきた。任意の利点、有利な点、または解決法を生じさせる、またはより明白なものにさせる、複数の利点、複数の有利な点、複数の問題に対する複数の解決法、および任意の要素または複数の要素は、しかしながら、特許請求の範囲のいずれかまたは全ての、重要な、必要な、または不可欠な複数の特徴または複数の要素と解釈されるべきではない。

【0031】

さらに、本明細書において開示される複数の実施形態および複数の限定事項は、それらの複数の実施形態および／または複数の限定事項が、（１）特許請求の範囲において明確には特許請求されず、かつ（２）均等論の下での特許請求の範囲における複数の明確な要素および／または複数の限定事項の複数の均等物であるか、またはそれらである可能性がある場合、発明の公開の原則の下、公衆に捧げられるものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】