特許 6555622 集積回路構造、非平面型半導体デバイスおよび非平面型半導体デバイスを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6555622

(24)【登録日】2019年7月19日

(45)【発行日】2019年8月7日

(54)【発明の名称】集積回路構造、非平面型半導体デバイスおよび非平面型半導体デバイスを製造する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20190729BHJP

   H01L 29/78 20060101ALI20190729BHJP

   H01L 29/786 20060101ALI20190729BHJP

【ＦＩ】

   H01L29/78 301B

   H01L29/78 301X

   H01L29/78 618B

   H01L29/78 618C

   H01L29/78 617J

   H01L29/78 617T

【請求項の数】43

【全頁数】28

(21)【出願番号】特願2017-169678(P2017-169678)

(22)【出願日】2017年9月4日

(62)【分割の表示】特願2015-555180(P2015-555180)の分割

【原出願日】2014年1月9日

(65)【公開番号】特開2018-11070(P2018-11070A)

(43)【公開日】2018年1月18日

【審査請求日】2017年10月2日

(31)【優先権主張番号】13/749,139

(32)【優先日】2013年1月24日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ピラリセティ、ラヴィ

(72)【発明者】

【氏名】ラシュマディ、ウィリー

(72)【発明者】

【氏名】レー、ヴァン エイチ．

(72)【発明者】

【氏名】スン、セゥン フーン

(72)【発明者】

【氏名】カチアン、ジェシカ エス．

(72)【発明者】

【氏名】カヴァリエロス、ジャック ティー．

(72)【発明者】

【氏名】テン、ハン ウイ

(72)【発明者】

【氏名】ドゥウェイ、ギルバート

(72)【発明者】

【氏名】ラドサヴルジェヴィック、マルコ

(72)【発明者】

【氏名】チュ−クン、ベンジャミン

(72)【発明者】

【氏名】ムケルジェー、ニロイ

【審査官】 辻 勇貴

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／００４７９７３（ＵＳ，Ａ１）

【文献】 米国特許第０５９６５９１４（ＵＳ，Ａ）

【文献】 特開２００８−３１１６７８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０２９２６６５（ＵＳ，Ａ１）

【文献】 特開２００５−０６４５００（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

シリコンを有する基板の上方の半導体フィンの上方に位置し、ＩＩＩ−Ｖ族材料を有するチャネル構造と、
前記チャネル構造の上面上と、側面に沿った部分と、底面上とに位置するゲート構造と、
前記チャネル構造の第１の側におけるソース構造と、
前記第１の側とは反対側における前記チャネル構造の第２の側に位置するドレイン構造と
を備え、
前記ゲート構造は、さらに、前記チャネル構造の前記底面の下のトレンチに位置しており、
前記ゲート構造は、
前記チャネル構造の前記上面上と、前記側面に沿った部分と、前記底面上とに位置し、さらに前記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
前記チャネル構造の前記上面上と、前記側面に沿った部分と、前記底面上との前記ゲート誘電体層上に位置し、さらに前記トレンチの前記側部および前記底部に沿った前記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
前記ゲート構造は、前記半導体フィン中にて、前記ソース構造および前記ドレイン構造の深さよりも深い深さを有する
集積回路構造。

【請求項2】

前記ソース構造および前記ドレイン構造は前記ＩＩＩ−Ｖ族材料を有する、請求項１に記載の集積回路構造。

【請求項3】

前記集積回路構造は、
前記トレンチの第１の側の横方向に隣接する第１の分離構造と、
前記第１の側とは反対側における前記トレンチの第２の側の横方向に隣接する第２の分離構造と
をさらに有する、請求項１または２に記載の集積回路構造。

【請求項4】

基板の上方に配置されたバッファ層と、
前記バッファ層の上方に配置された活性層と、
前記活性層のチャネル領域上に配置されて前記チャネル領域を完全に包囲するとともに、前記バッファ層におけるトレンチ中に配置されたゲート電極スタックと、
前記ゲート電極スタックの両側において前記チャネル領域に隣接してそれぞれ配置されたソースおよびドレイン領域と、
前記ソースおよびドレイン領域に隣接し、前記バッファ層中に少なくとも部分的に配置された複数の分離領域と
を備え、
前記ゲート電極スタックは、前記バッファ層中にて、前記複数の分離領域の深さよりも深い深さまで配置される
非平面型半導体デバイス。

【請求項5】

前記活性層の前記チャネル領域は、前記バッファ層のどの部分よりも低いバンドギャップを有する、請求項４に記載の非平面型半導体デバイス。

【請求項6】

前記活性層の前記チャネル領域はゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項５に記載の非平面型半導体デバイス。

【請求項7】

前記活性層および前記バッファ層は、それぞれＩＩＩ−Ｖ族材料を有する、請求項５に記載の非平面型半導体デバイス。

【請求項8】

前記ゲート電極スタックは、前記ソースおよびドレイン領域の深さの約２−４倍の深さまで配置される、請求項４から７のいずれか一項に記載の非平面型半導体デバイス。

【請求項9】

前記ゲート電極スタックは、前記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層、および、前記ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極を含む、請求項４から８のいずれか一項に記載の非平面型半導体デバイス。

【請求項10】

前記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
前記ゲート電極スタックは、前記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、前記チャネル領域を完全に包囲する、請求項４から９のいずれか一項に記載の非平面型半導体デバイス。

【請求項11】

非平面型半導体デバイスを製造する方法であって、
前記方法は、
基板の上方にバッファ層を形成する段階と、
前記バッファ層の上方に活性層を形成する段階と、
前記バッファ層中に少なくとも部分的に分離領域を形成する段階と、
前記活性層のチャネル領域の下方に位置する前記バッファ層中に、前記分離領域の下方の深さまでトレンチを形成する段階と、
前記活性層のチャネル領域上および前記トレンチ中にゲート電極スタックを形成する段階であって、前記ゲート電極スタックは、前記チャネル領域の上面、底面、第１の側面、および前記第１の側面に対向する第２の側面を包囲する、段階と、
前記ゲート電極スタックが前記チャネル領域を包囲しない側面の方向の両側において前記チャネル領域に隣接するソースおよびドレイン領域をそれぞれ形成する段階と
を備える
方法。

【請求項12】

前記活性層の前記チャネル領域は、前記バッファ層のどの部分よりも低いバンドギャップを有する、請求項１１に記載の方法。

【請求項13】

前記活性層の前記チャネル領域はゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項１２に記載の方法。

【請求項14】

前記活性層および前記バッファ層は、それぞれＩＩＩ−Ｖ族材料を有する、請求項１２に記載の方法。

【請求項15】

前記ゲート電極スタックは、前記バッファ層中に、前記ソースおよびドレイン領域の深さの約２−４倍の深さまで形成される、請求項１１から１４のいずれか一項に記載の方法。

【請求項16】

前記ゲート電極スタックを形成する段階は、前記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層を形成する段階と、前記ｈｉｇｈ−ｋゲート誘電体層内にメタルゲート電極を形成する段階とを有する、請求項１１から１５のいずれか一項に記載の方法。

【請求項17】

前記活性層の上方において、垂直に並ぶように一または複数のナノワイヤを形成する段階をさらに備え、
前記ゲート電極スタックは、前記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、前記チャネル領域を完全に包囲する、請求項１１から１６のいずれか一項に記載の方法。

【請求項18】

基板の上方に位置し、ゲルマニウムを有する半導体本体と、
前記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が前記半導体本体の前記チャネル領域の真下に位置する前記基板の第１のトレンチに位置する、前記ゲート電極と、
前記ゲート電極の第１の側に隣接する第１のソースまたはドレイン領域と、
前記第１の側とは反対側における第２の側であって、前記ゲート電極の前記第２の側に隣接する第２のソースまたはドレイン領域と、
前記第１のソースまたはドレイン領域に隣接し、前記基板の第２のトレンチに位置する第１の分離構造と、
前記第２のソースまたはドレイン領域に隣接し、前記基板の第３のトレンチに位置する第２の分離構造と
を備え、
前記第１のトレンチは、前記基板中にて、前記基板の第２のトレンチの深さよりも深い深さを有し、
前記第１のトレンチは、前記基板中にて、前記基板の第３のトレンチの深さよりも深い深さを有する
集積回路構造。

【請求項19】

前記半導体本体はゲルマニウムを含む、請求項１８に記載の集積回路構造。

【請求項20】

前記半導体本体の前記チャネル領域と前記ゲート電極との間にゲート誘電体層をさらに備える、請求項１８に記載の集積回路構造。

【請求項21】

前記ゲート誘電体層は、前記第１のトレンチにおける前記ゲート電極の前記一部のさらに下に位置する、請求項２０に記載の集積回路構造。

【請求項22】

前記ゲート誘電体層はｈｉｇｈ−ｋ誘電体材料を有する、請求項２０に記載の集積回路構造。

【請求項23】

前記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、請求項１８から２２のいずれか一項に記載の集積回路構造。

【請求項24】

前記ゲート電極は、前記半導体本体の前記チャネル領域を完全に包囲する、請求項１８から２３のいずれか一項に記載の集積回路構造。

【請求項25】

ＩＩＩ−Ｖ族材料を有し、基板の上方に位置する半導体本体と、
前記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が前記半導体本体の前記チャネル領域の真下に位置する前記基板の第１のトレンチに位置する、前記ゲート電極と、
前記ゲート電極の第１の側に隣接する第１のソースまたはドレイン領域と、
前記第１の側とは反対側における第２の側であって、前記ゲート電極の前記第２の側に隣接する第２のソースまたはドレイン領域と、
前記第１のソースまたはドレイン領域に隣接し、前記基板の第２のトレンチに位置する第１の分離構造と、
前記第２のソースまたはドレイン領域に隣接し、前記基板の第３のトレンチに位置する第２の分離構造と
を備え、
前記第１のトレンチは、前記基板中にて、前記基板の第２のトレンチの深さよりも深い深さを有し、
前記第１のトレンチは、前記基板中にて、前記基板の第３のトレンチの深さよりも深い深さを有する
集積回路構造。

【請求項26】

前記半導体本体の前記チャネル領域と前記ゲート電極との間にゲート誘電体層をさらに備える、請求項２５に記載の集積回路構造。

【請求項27】

前記ゲート誘電体層は、前記第１のトレンチにおける前記ゲート電極の前記一部のさらに下に位置する、請求項２６に記載の集積回路構造。

【請求項28】

前記ゲート誘電体層はｈｉｇｈ−ｋ誘電体材料を有する、請求項２６または２７に記載の集積回路構造。

【請求項29】

前記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、請求項２６から２８のいずれか一項に記載の集積回路構造。

【請求項30】

前記ゲート電極は、前記半導体本体の前記チャネル領域を完全に包囲する、請求項２６から２９のいずれか一項に記載の集積回路構造。

【請求項31】

基板の上方に位置するバッファ層と、
前記バッファ層の上方に位置し、半導体チャネルを有するナノワイヤと、
前記ナノワイヤの前記半導体チャネルの領域を完全に包囲するとともに、前記半導体チャネルの真下のトレンチに位置する、ゲート電極と、
前記ゲート電極の第１の側において前記半導体チャネルの第１の端部に位置する第１のソースまたはドレイン領域と、
前記第１の端部とは反対側における第２の端部であって、前記第１の側とは反対側における第２の側であって、前記ゲート電極の前記第２の側において前記半導体チャネルの前記第２の端部に位置する第２のソースまたはドレイン領域と、
前記第１のソースまたはドレイン領域および前記第２のソースまたはドレイン領域に隣接し、前記ナノワイヤの下方の複数のトレンチに位置する複数の分離領域と
を備え、
前記ゲート電極の前記トレンチは、前記半導体チャネルの真下において、前記ナノワイヤの下方の前記複数の分離領域の前記複数のトレンチの深さよりも深い深さを有する
集積回路構造。

【請求項32】

前記ゲート電極の前記トレンチは、前記バッファ層中にて、前記バッファ層中の前記複数の分離領域の前記複数のトレンチの深さよりも深い深さを有する、請求項３１に記載の集積回路構造。

【請求項33】

前記第１のソースまたはドレイン領域および前記第２のソースまたはドレイン領域は、前記ナノワイヤ中にある、請求項３１に記載の集積回路構造。

【請求項34】

前記第１のソースまたはドレイン領域および前記第２のソースまたはドレイン領域は、埋め込み型のソースまたはドレイン領域である、請求項３１に記載の集積回路構造。

【請求項35】

前記第１のソースまたはドレイン領域を完全に包囲する第１の導電性コンタクトと、
前記第２のソースまたはドレイン領域を完全に包囲する第２の導電性コンタクトと
をさらに備える請求項３１から３４のいずれか一項に記載の集積回路構造。

【請求項36】

前記ナノワイヤの前記半導体チャネルはゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項３１から３５のいずれか一項に記載の集積回路構造。

【請求項37】

前記ナノワイヤの前記半導体チャネルと前記バッファ層とは、それぞれＩＩＩ−Ｖ族材料を有する、請求項３１から３６のいずれか一項に記載の集積回路構造。

【請求項38】

前記ゲート電極は、前記半導体チャネルの真下において、前記ナノワイヤの下方における前記第１のソースまたはドレイン領域および前記第２のソースまたはドレイン領域の深さの約２−４倍の深さまで配置される、請求項３１から３７のいずれか一項に記載の集積回路構造。

【請求項39】

前記ゲート電極はメタルゲート電極である、請求項３１から３８のいずれか一項に記載の集積回路構造。

【請求項40】

前記メタルゲート電極と前記半導体チャネルとの間にｈｉｇｈ−ｋゲート誘電体層をさらに有する、請求項３９に記載の集積回路構造。

【請求項41】

前記ナノワイヤの上方において、垂直に並べられた一または複数の追加のナノワイヤをさらに備える、請求項３１から４０のいずれか一項に記載の集積回路構造。

【請求項42】

前記ゲート電極は、前記一または複数の追加のナノワイヤのそれぞれの半導体チャネルを完全に包囲する、請求項４１に記載の集積回路構造。

【請求項43】

ＩＩＩ−Ｖ族材料を有し、シリコンを有する基板の上方の半導体フィンの上方に位置する半導体構造と、
前記半導体構造の上面、底面、第１の側面、および前記第１の側面に対向する第２の側面を包囲するゲート構造と、
前記半導体構造の前記ゲート構造に包囲されていない第３の側面におけるソース構造であって、前記ゲート構造に隣接するソース構造と、
前記第３の側面とは反対側における前記半導体構造の第４の側面におけるドレイン構造であって、前記ゲート構造に隣接するドレイン構造と
を備え、
前記ゲート構造は、さらに、前記半導体構造の下のトレンチに位置し、前記ゲート構造は、
前記半導体構造上に位置し前記半導体構造を包囲するとともに、さらに前記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
前記半導体構造を包囲する前記ゲート誘電体層上に位置し、さらに前記トレンチの前記側部および前記底部に沿った前記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
前記ゲート構造は、前記半導体フィン中にて、前記ソース構造および前記ドレイン構造の深さよりも深い深さを有する
集積回路構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の複数の実施形態は、半導体デバイスの分野に係り、特に、複数のゲルマニウム活性層またはＩＩＩ−Ｖ族活性層を有する深いゲートオールアラウンド半導体デバイスに係る。

【背景技術】

【0002】

過去数十年間にわたり、集積回路中の構造のスケーリングは、拡大を続ける半導体産業を支える原動力であった。ますます小さな構造へとスケーリングすることは、半導体チップの限られた敷地上での機能ユニットの密度増大を可能にする。例えば、トランジスタサイズを縮小することは、より多くの数のメモリデバイスをチップ上に組み込むことを可能にするので、容量の増大した製品の製造につながる。しかしながら、これまで以上の容量に向かうことには問題が無いわけではない。それぞれのデバイスの性能を最適化する必要性が次第に顕著になる。

【0003】

集積回路デバイスの製造において、トライゲートトランジスタのようなマルチゲートトランジスタは、デバイス寸法が縮小し続けるに連れて一層普及してきた。従来のプロセスにおいてトライゲートトランジスタは、一般的に、バルクシリコン基板か、あるいはシリコン・オン・インシュレーター基板のどちらかの上で製造されている。いくつかの例においては、その低コストと、より複雑でないトライゲート製造プロセスを可能にするので、バルクシリコン基板が好ましい。その他の例においては、リークの低減を提供できるので、シリコン・オン・インシュレーター基板が好ましい。

【0004】

バルクシリコン基板上でのトライゲートトランジスタの製造プロセスは、メタルゲート電極の底部をトランジスタ本体底部のソース・ドレインエクステンションの先端（すなわち"フィン"）と位置合わせする際に、しばしば問題に遭遇する。トライゲートトランジスタがバルク基板上に形成される場合、最適なゲート制御と、短チャネル効果の低減のために、適切な位置合わせが必要とされる。例えば、もしもソース・ドレインエクステンションの先端がメタルゲート電極よりも深いと、パンチスルーが生じかねない。あるいは、もしもメタルゲート電極がソース・ドレインエクステンションの先端よりも深いと、その結果、望ましくないゲート寄生容量となりかねない。

【0005】

多くの様々な技術が、トランジスタのジャンクションリークを低減するために試みられてきた。しかしながら、ジャンクションリーク抑制の分野においては、顕著な改善が依然として必要とされている。

【図面の簡単な説明】

【0006】

【図1】リーク抑制のためのボトムゲート分離（ＢＧＩ：bottom gate isolation）構造を有する、ゲルマニウムをベースとする半導体デバイスの断面図を示す。

【図2】本発明の一実施形態に従った、深いゲートオールアラウンド構造を持ったゲルマニウム活性層を有する半導体デバイスの断面図を示す。

【図3A】本発明の一実施形態に従った、ゲルマニウム活性層および深いゲートオールアラウンド構造を有する非平面型半導体デバイスの上面概略図を示す。

【図3B】本発明の一実施形態に従った、図３Ａの非平面型半導体デバイスの断面概略図を示す。

【図4】本発明の一実施形態に従った、ゲルマニウム活性層および深いゲートオールアラウンド構造を有するＦｉｎＦＥＴ型半導体デバイスの斜視図を示す。

【図5A】本発明の一実施形態に従った、ナノワイヤベースの半導体構造の３次元断面図を示す。

【図5B】本発明の一実施形態に従った、図５Ａのナノワイヤベースの半導体構造をａ−ａ'軸に沿って切り出した断面チャネル図を示す。

【図5C】本発明の一実施形態に従った、図５Ａのナノワイヤベースの半導体構造をｂ−ｂ'軸に沿って切り出した断面スペーサ図を示す。

【図6】本発明の一実施形態に従った、ゲルマニウムベースのデバイスのチャネル領域に沿って切り出された断面図のトンネル電子顕微鏡（ＴＥＭ）画像、および、ゲルマニウムベースのデバイス中の複数の層に対応するゲート電圧（Ｖｇ）の関数としての飽和電流（Ｉｄｓａｔ）の対応するプロットを含む。

【図7】本発明の１つの実施例に従ったコンピューティングデバイスを示す。

【発明を実施するための形態】

【0007】

複数のゲルマニウム活性層またはＩＩＩ−Ｖ族活性層を有する深いゲートオールアラウンド半導体デバイスが記載される。以下の記載においては、本発明の複数の実施形態の深い理解を提供するために、具体的なインテグレーションおよび材料の体制のような、多くの具体的な詳細が説明される。これらの具体的な詳細が無くとも本発明の複数の実施形態が実施され得ることは、当業者には明らかとなるであろう。その他の例において、集積回路設計レイアウトのようなよく知られた構造は、本発明の複数の実施形態を不必要に不明瞭としないように、詳細には記載されていない。さらには、複数の図面に示される様々な実施形態は例示的な表示であって、必ずしも原寸に比例して描写されるものでないことが理解されるべきである。

【0008】

本明細書に記載される一または複数の実施形態は、デバイスのソース・ドレイン領域の深さよりもずっと下まで、活性領域またはスタック内へと拡張するゲートスタックを有するデバイスを目標としている。構造的には異なるが、リーク抑制を提供するための結果として生じる能力は、オメガＦＥＴ型デバイスと類似のものとして説明されるであろう。本明細書に記載される深いゲートオールアラウンドデバイスは、ゲルマニウムまたはＩＩＩ−Ｖ族材料をベースとし、複数のナノワイヤまたはナノリボンチャネルを有する電界効果トランジスタ（ＦＥＴ）に特に適しているであろう。以下に記載される一または複数の実施形態は、ゲルマニウムまたはＩＩＩ−Ｖ族材料活性層デバイスにおける寄生リークを低減するためのアプローチおよび結果として生じる構造に対して向けられている。例えば、一または複数の実施形態は、ナノワイヤまたはゲートオールアラウンドデバイスの性能を改善するために特に有効であろう。

【0009】

我々は、ボトムゲート分離（ＢＧＩ）構造の使用による、ラップアラウンド型ゲートを有する高移動度デバイスにおけるリークの抑制を試みてきた。しかしながら、例えばゲルマニウムをベースとするナノワイヤまたはナノリボントランジスタデバイスにおけるＢＧＩ構造の使用は、実現することが困難であろう。例えば、ＢＧＩ構造はリークを抑制することには適しているであろうが、ＢＧＩ構造の配置は、通常、活性領域材料層またはスタック中深く拡張する必要があり、これは統合することが困難であり得る。そのようなＢＧＩ製造プロセスはまた、もっと著しく複雑な複数のプロセスステップを必要とし、よりコストが高いことがわかる。さらに、ＢＧＩ構造が製造されても完全なリーク抑制には十分な深さまででない場合、複数の分離領域と複数のゲルマニウムベースのバッファ層との間に形成される粗悪な界面が、顕著な界面状態を生成し、寄生リークを引き起こす、または寄生リークに寄与しかねない。一般的に、どのようにして発生されたかに関わらず、寄生リークはトランジスタの性能を妨げることができる。これは、デバイスのオフステートリークを劣化させ得るからである。結局のところそのような寄生リークは、低リークのゲルマニウムをベースとする半導体デバイスを製造することを、実現困難にし得る。

【0010】

本明細書に記載される概念を例示するため、図１は、リーク抑制用にボトムゲート分離（ＢＧＩ）構造を有する、ゲルマニウムをベースとする半導体デバイスの断面図を示す。図１を参照すると、半導体デバイス１００は、ＧｅとＳｉとの間の格子不整合に対処するためのシリコンゲルマニウム（ＳｉＧｅ）バッファ層１０６（例えば、Ｓｉ_３０Ｇｅ_７０層）および１０７（例えば、Ｓｉ_５０Ｇｅ_５０層）を介してシリコン（Ｓｉ）基板１０４（例えば、シリコンウエハの一部として）の上方に成長されたゲルマニウム（Ｇｅ）チャネル領域１０２を含む。しかしながら、これらのＳｉＧｅバッファ層１０６および１０７は、少なくともＳｉＧｅバッファ層１０６および１０７内においてチャネル領域１０２の下にある領域内での平行な伝導を可能にするという点において、かなり導電性である。平行な伝導は、矢印１０８によって描かれるように、ソース領域１１０からドレイン領域１１２へのデバイス１００中での寄生リークを引き起こし得る。図１はまた、複数の分離領域１１４、および、メタルゲート１１６Ｂとｈｉｇｈ−ｋゲート誘電体１１６Ａとの電極スタック１１６のようなゲート電極スタック１１６も描いていることがわかる。ボトムゲート絶縁（ＢＧＩ）構造１２０上に配置されたボトムゲート電極スタック１１６'が含まれるラップアラウンド型またはナノワイヤ配置の場合でさえも、そのようなリークが生じ得ることが理解されるべきである。ＢＧＩ構造１２０は、（矢印１０８のＸによって示される）リーク抑制を提供するために拡張されてよい。しかしながら、上記のように、これは通常、図１に示されるように、スタック１０６／１０７深くまでＢＧＩ構造１２０を形成する必要がある。

【0011】

上記の問題に対処するために、一実施形態においては、ＢＧＩ構造に代わって深いゲートオールアラウンド構造が製造される。例えば、一実施形態においては、デバイスに対するリーク抑制を提供するために、ゲート電極の底部が、デバイスのソース・ドレイン領域よりも十分下方に形成される。そうした特定の実施形態においては、ＢＧＩ構造に代わって深いゲートオールアラウンド構造を使用することが、上記のようなＢＧＩ構造を製造することに関連した複雑さおよび欠点の可能性を緩和する。一実施形態においては、（深いＨＳｉエッチングのような）深い活性領域エッチングを用いることにより、深いゲートオールアラウンド構造が製造される。そのような一実施形態においては、シャロートレンチアイソレーション（ＳＴＩ）製造における製造スキームにおいて、予め深いエッチングが実行される。別のそのような実施形態においては、例えばリプレースメントメタルゲート（ＲＭＧ）ポリ除去後のリセス処理によって、製造スキームの後の方で深いエッチングが実行される。

【0012】

一実施形態においては、深いゲート構造を用いることに関連し得るあらゆるゲート容量（Ｃｇａｔｅ）の不利益を抑制するために、深いゲートオールアラウンド構造の使用は、Ｇｅ層とＳｉＧｅ層との間の電圧閾値（Ｖｔ）差を利用する。リーク抑制に対しては依然として有効なままで、そのような不利益を低減するためにＶｔを操作する能力の一例は、図６に関連して、以下でより詳細に説明される。他の実施形態において、本明細書に詳細に記載される複数の解決法は、ＩＩＩ−Ｖ族材料系に対して容易に適用され得る。そこでは、深いゲート構造を適応させるために類似のＶｔ操作が適用されてよい。

【0013】

従って深いゲート構造が、高移動度材料デバイスに対して製造されてよい。例として図２は、本発明の一実施形態に従った、深いゲートオールアラウンド構造を持ったゲルマニウム活性層を有する半導体デバイスの断面図を示す。

【0014】

図２を参照すると、半導体デバイス２００は、ＧｅとＳｉとの間の格子不整合に対処するためのシリコンゲルマニウム（ＳｉＧｅ）バッファ層２０６（例えば、Ｓｉ_３０Ｇｅ_７０層）および２０７（例えば、Ｓｉ_５０Ｇｅ_５０層）を介してシリコン（Ｓｉ）基板２０４（例えば、シリコンウエハの一部として）の上に成長されたゲルマニウム（Ｇｅ）チャネル領域２０２を含む。しかしながら、これらのＳｉＧｅバッファ層２０６および２０７は、少なくともＳｉＧｅバッファ層２０６および２０７内においてチャネル領域２０２の下にある領域内での平行な伝導を可能にするという点において、かなり導電性である。半導体デバイス２００は、複数の分離領域２１４、および、ゲート２１６Ｂとゲート誘電体２１６Ａとのスタック２１６のようなゲート電極スタック２１６も含んでよい。ラップアラウンド型またはナノワイヤ配置が形成されてよく、そこでは誘電体層部分２１６Ａ'およびゲート電極部分２１６Ｂ'を含む、ボトムゲート電極スタック２１６'が含まれる。図２にも描かれるように、ソース・ドレイン領域２１０および２１２が、それぞれ、ゲート電極スタック２１６のどちらかの側に含まれる。

【0015】

図２を参照すると、バッファ層２０６および２０７は、バッファ層２０６と２０７との間にヘテロ接合を有するヘテロ構造を形成する。ゲート電極スタック（２１６＋２１６'）は、活性層２０２のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、バッファ層２０７中および少なくとも部分的にバッファ層２０６中に形成されたトレンチに配置される。一実施形態においてソース・ドレイン領域２１０および２１２は、ゲート電極スタック（２１６＋２１６'）のどちらかの側において活性層２０２中およびバッファ層２０７中に配置されるが、バッファ層２０６中には配置されない。そのような一実施形態においてゲート電極スタック（２１６＋２１６'）は、ヘテロ構造（２０６＋２０７）中にて、ヘテロ構造中のソース・ドレイン領域２１０および２１２の深さの約２−４倍の深さまで配置される。別の実施形態においてゲート電極スタック（２１６＋２１６'）は、ヘテロ構造（２０６＋２０７）中にて、複数の分離領域２１４の深さよりも深い深さまで配置される。一実施形態においてゲート電極スタックの底部（つまり部分２１６'）は、図２に描かれるように、部分２１６'のトレンチと並ぶ誘電体層の一部（つまり部分２１６Ａ"）を含む。そのような一実施形態においては、部分２１６Ａ"（および、故に２１６Ａと２１６Ａ'）はｈｉｇｈ−ｋゲート誘電体層である。

【0016】

全体にわたって使用されるように、ゲルマニウム、純粋なゲルマニウム、または本質的に純粋なゲルマニウムという用語は、全てとは言わないまでも、非常に多くの量のゲルマニウムで構成されるゲルマニウム材料を記述するために使用されてよい。しかしながら、事実上、１００％純粋なＧｅを形成することは難しく、それ故に、Ｓｉをわずかなパーセント含み得ることが理解されるべきである。Ｓｉは、Ｇｅを堆積する間の避けられない不純物または成分として含まれてよい。あるいは、堆積後の工程の間に拡散してＧｅを"汚染"し得る。このように、本明細書に記載され、Ｇｅチャネルへと向けられた複数の実施形態は、かなり少量、例えば"不純物"レベルのＧｅではない原子または種、例えばＳｉを含むＧｅチャネルを含んでよい。

【0017】

図２を参照すると、一例となる実施形態においては、基板２０４は本質的にシリコンで構成され、第１バッファ層２０６は、約３０％のＳｉおよび７０％のＧｅを有するシリコンゲルマニウムで構成され、第２バッファ層２０７は第１バッファ層２０６よりも低いゲルマニウム濃度を有する（例えば７０％のＧｅに対して５０％のＧｅ）シリコンゲルマニウムで構成され、ゲルマニウム活性層２０２は本質的にゲルマニウムで構成される。この配置は、チャネル領域としての使用に向けた高移動度且つ低バンドギャップ材料を有する材料スタックを提供する。高移動度且つ低バンドギャップ材料は、高バンドギャップ材料上に配置され、高バンドギャップ材料は中程度のバンドギャップ材料上に配置される。類似のバンドギャップ配置を提供するその他のスタックが使用されてもよい。例えば、一実施形態においては、ゲルマニウムおよびシリコンゲルマニウム層に基づいた上記のヘテロ構造の代わりに、ＩＩＩ−Ｖ族材料の適切な配置がヘテロ構造にて使用されてよい。

【0018】

一実施形態においてソース・ドレイン領域２１０／２１２は、ゲルマニウム活性層２０２中および第２バッファ層２０７中に配置される。しかし、図２に描かれるように、第１バッファ層２０６ほど深くまでは形成されない。図２は、様々なオプションを代表するべく一般的に示されている。第１の実施形態においては、ソース・ドレイン領域は、ゲルマニウム活性層２０２のドープ部分、および第２バッファ層２０７中のドープ部分によって形成されている。例えば、特定の実施形態においては、ドーパント原子であるホウ素が、ゲルマニウム活性層２０２中および部分的に第２バッファ層２０７中へと注入されて、ソース・ドレイン領域２１０および２１２を形成する。第２の実施形態においては、ゲルマニウム活性層２０２および第２バッファ層２０７の一部分が除去され、異なる半導体材料が成長されてソース・ドレイン領域２１０／２１２を形成する。

【0019】

基板２０４は、製造プロセスに持ちこたえられ、且つ、その中を電荷が移動できる半導体材料で構成されてよい。一実施形態において基板２０４は、半導体産業において通常使用されているＰ型シリコン基板のようなバルク基板である。一実施形態において基板２０４は、これらに限定されるものではないが、リン、ヒ素、ホウ素、またはこれらの組み合わせのような電荷キャリアがドープされた結晶シリコン、シリコン／ゲルマニウム、またはゲルマニウム層で構成される。一実施形態においては、基板２０４中のシリコン原子の濃度は９７％よりも大きい。あるいは、ドーパント原子の濃度は１％未満である。別の実施形態において基板２０４は、例えば、ホウ素ドープされたバルクシリコン単結晶基板上に成長されたシリコンエピタキシャル層である、異なる結晶基板上で成長されたエピタキシャル層で構成される。

【0020】

その代わりに基板２０４は、例えばシリコン・オン・インシュレーター基板を形成するために、バルク結晶基板とエピタキシャル層との間に配置された絶縁層を含んでよい。一実施形態において絶縁層は、これらに限定されるものではないが、二酸化ケイ素、窒化シリコン、酸窒化シリコン、またはｈｉｇｈ−ｋ誘電体層のような材料で構成される。基板２０４は、あるいはＩＩＩ−Ｖ族材料で構成されてよい。一実施形態において基板２０４は、これらに限定されるものではないが、窒化ガリウム、リン化ガリウム、ヒ化ガリウム、リン化インジウム、アンチモン化インジウム、インジウムガリウムヒ化物、アルミニウムガリウムヒ化物、インジウムガリウムリン化物、またはこれらの組み合わせのようなＩＩＩ−Ｖ族材料で構成される。別の実施形態において基板２０４は、ＩＩＩ−Ｖ族材料と、これらに限定されるものではないが、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレン、またはテルルのような電荷キャリアドーパント不純物原子とで構成される。

【0021】

一実施形態においては、ゲート電極スタック２１６（および対応する２１６'）のゲート電極はメタルゲートで構成され、ゲート誘電体層はｈｉｇｈ−ｋ材料で構成される。例えば、一実施形態においてゲート誘電体層は、これらに限定されるものではないが、酸化ハフニウム、酸窒化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、ニオブ酸鉛亜鉛、またはこれらの組み合わせのような材料で構成される。さらに、チャネル領域に隣接するゲート誘電体層の一部は、ゲルマニウム活性層２０２の上部の数層から形成された自然酸化物の層を含んでよい。一実施形態においてゲート誘電体層は、最上部のｈｉｇｈ−ｋ部分と半導体材料の酸化物で構成される下部とで構成される。一実施形態においてゲート誘電体層は、酸化ハフニウムの上部と二酸化ケイ素または酸窒化シリコンの底部とで構成される。

【0022】

一実施形態においてゲート電極は、これらに限定されるものではないが、金属窒化物、金属炭化物、金属シリサイド、金属アルミナイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、または導電性金属酸化物のような金属層で構成される。特定の実施形態においてゲート電極は、金属の仕事関数設定層（metal workfunction-setting layer）の上方に形成された非仕事関数設定充填材料（non-workfunction-setting fill material）で構成される。一実施形態においてゲート電極は、Ｐ型またはＮ型の材料で構成される。ゲート電極スタック２１６（対応する底部２１６'）はまた、誘電体スペーサ（不図示）を含んでもよい。

【0023】

半導体デバイス２００は、ゲートオールアラウンドデバイスを含む非平面型デバイスに及ぶように、一般的に示されている。そのようなデバイスは、以下において、図３Ａおよび図３Ｂ（一般的な非平面型デバイス）、図４（ラップアラウンドフィンＦＥＴデバイス）、および図５Ａ−５Ｃ（ナノワイヤベースのデバイス）によって、より詳細に説明される。すべの場合において、深いゲートオールアラウンド構造がデバイスに統合される。深いゲートオールアラウンド構造は、そのようなデバイスにおいてリークを抑制するのに有効であってよい。従って、半導体デバイス２００は、ゲート、チャネル領域、および一対のソース／ドレイン領域を組み込んだ半導体デバイスであってよい。一実施形態において半導体デバイス２００は、これらに限定されるものではないが、ＭＯＳ−ＦＥＴまたはマイクロマシンシステム（ＭＥＭＳ）のようなものである。一実施形態において半導体デバイス２００は、平面型または３次元ＭＯＳ−ＦＥＴであり、孤立したデバイスである。あるいは、複数の入れ子状のデバイス中の１つのデバイスである。典型的な集積回路に対して認められるであろうように、Ｎ型およびＰ型チャネルトランジスタの両者が単一の基板に製造されて、ＣＭＯＳ集積回路を形成してよい。さらに、そのような複数のデバイスを集積回路に統合するために、付加的な相互接続配線が製造されてよい。

【0024】

例として図３Ａおよび図３Ｂは、本発明の一実施形態に従った、ゲルマニウム活性層および深いゲートオールアラウンド構造を有する非平面型半導体デバイスの上面および断面の概略図をそれぞれ示す。

【0025】

図３Ａおよび図３Ｂを参照すると、非平面型半導体デバイス３００は、基板２０４の上方に配置された第１バッファ層２０６を含む。第２バッファ層２０７が、第１バッファ層２０６の上方に配置される。ゲルマニウム活性層２０２が、第２バッファ層２０７の上方に配置される。上部２１６および底部２１６'を含むゲート電極スタックが、ゲルマニウム活性層２０２を包囲するように配置される。ソース・ドレイン領域２１０／２１２、および対応するコンタクト２１０'および２１２'が、ゲート電極スタック（２１６＋２１６'）のどちらかの側において、ゲルマニウム活性層２０２中および部分的に第２バッファ層２０７中に配置される。より詳細には、一実施形態においてソース・ドレイン領域２１０／２１２は、図３Ａ−３Ｂに描かれるように、ゲルマニウム活性層２０２のドープ部分、および第２バッファ層２０７中のドープ部分によって形成されている。図３Ａ−３Ｂに描かれるように、半導体デバイス３００はまた、複数の分離領域２１４を含んでもよい。一実施形態においては、ゲートスタックの底部２１６'は深いゲートスタックであり、ソース・ドレイン領域２１２および２１０よりも十分下方に形成され、ソース領域２１０からドレイン領域２１２へのリーク経路３０８を阻止するように作用する。図３Ａ−３Ｂにおける同様な構造の記号表示は、図２に関連して上記されたものであってよいことが理解されるべきである。

【0026】

上述したように、本発明の複数の実施形態は、ゲートオールアラウンド部分を有するフィンＦＥＴ型のデバイスのような非平面型ＭＯＳ−ＦＥＴに適用され得る。例えば図４は、本発明の一実施形態に従った、ゲルマニウム活性層および深いゲートオールアラウンド構造を有するＦｉｎＦＥＴ型半導体デバイスの斜視図を示す。

【0027】

図４を参照すると、非平面型半導体デバイス４００は、基板２０４の上方に配置された第１バッファ層２０６を含む。第２バッファ層２０７が、第１バッファ層２０６の上方に配置される。３次元ゲルマニウム活性層２０２が、第２バッファ層２０７の上方に配置される。ゲート電極２１６Ｂおよびゲート誘電体２１６Ａを含むゲート電極スタック２１６が、３次元ゲルマニウム活性層２０２上に配置されて、これを完全に包囲する。但し、領域２０２の下方を包囲している部分は、この視点からは見ることができない。ソース・ドレイン領域２１０／２１２が、ゲート電極スタック２１６のどちらかの側に配置される。また、複数の分離領域２１４およびゲート電極スペーサ４４０も描かれている。本発明の一実施形態に従うと、ゲート電極スタック２１６は、第１バッファ層２０６中にまで拡張する深いゲートオールアラウンド構造である。

【0028】

図４では、第１バッファ層２０６の底部といく分か位置合わせされるように描かれているが、複数の分離領域２１４の深さは変動してよいことが理解されるべきである。また、図４では、第２バッファ層２０７の上部といく分か位置合わせされるように描かれているが、複数の分離領域２１４の高さは変動してよいことが理解されるべきである。図４における同様な構造の記号表示は、図２に関連して説明されたものであってよいこともまた、理解されるべきである。

【0029】

別の態様において、図５Ａは、本発明の一実施形態に従った、ゲルマニウムナノワイヤベースの半導体構造の３次元断面図を示す。図５Ｂは、図５Ａのゲルマニウムナノワイヤベースの半導体構造をａ−ａ'軸に沿って切り出した断面チャネル図を示す。図５Ｃは、図５Ａのゲルマニウムナノワイヤベースの半導体構造をｂ−ｂ'軸に沿って切り出した断面スペーサ図を示す。

【0030】

図５Ａを参照すると、半導体デバイス５００は、基板２０４の上方に配置された、垂直に積層された一または複数のゲルマニウムナノワイヤ（５５０の組）を含む。本明細書の複数の実施形態は、単一ワイヤのデバイスおよび複数ワイヤのデバイスの両者を目標としている。例として、ナノワイヤ５５０Ａ、５５０Ｂ、および５５０Ｃを有する３つのナノワイヤベースのデバイスが例示目的で示されている。複数のナノワイヤのうちの１つのみに記載の焦点が当てられる場合には、記載の便宜上、ナノワイヤ５５０Ａが例として使用される。１つのナノワイヤの複数の特質が説明される場合、複数のナノワイヤに基づいた複数の実施形態は、複数のナノワイヤのそれぞれについて、同一の複数の特質を有するであろうことが理解されるべきである。

【0031】

少なくとも第１ナノワイヤ５５０Ａはゲルマニウムチャネル領域２０２を含む。ゲルマニウムチャネル領域２０２は長さ（Ｌ）を有する。図５Ｂを参照すると、ゲルマニウムチャネル領域２０２はまた、長さ（Ｌ）に直交する外周も有する。図５Ｂを参照すると、ゲート電極スタック２１６は、ゲルマニウムチャネル領域２０２を含むそれぞれのナノワイヤ５５０のチャネル領域のそれぞれの外周全体を包囲する。ゲート電極スタック２１６は、チャネル領域とゲート電極との間に配置されたゲート誘電体層に沿ったゲート電極を含む（個別には図示されていない）。ゲルマニウムチャネル領域２０２および付加的なナノワイヤ５５０Ｂおよび５５０Ｃのチャネル領域は、それらがゲート電極スタック２１６によって完全に包囲されているという点において離れており、下にある基板材料または上を覆うチャネル製造材料のような介在する材料が何も無い。従って、複数のナノワイヤ５５０を有する複数の実施形態においては、複数のナノワイヤのチャネル領域はまた、図５Ｂに描かれるよに、互いに対して離れている。

【0032】

図５Ａ−５Ｃを参照すると、第２バッファ層２０７が、基板２０４の上方に配置された第１バッファ層２０６の上方に配置される。図５Ｂに示されるように、チャネル領域の下方には、第２バッファ層２０７中および部分的に第１バッファ層２０６中にゲート電極スタック２１６が形成されている。図５Ａを参照すると、複数のナノワイヤ５５０のそれぞれもまた、ゲルマニウムチャネル領域２０２のどちらかの側を含むチャネル領域のどちらかの側において、ナノワイヤ中に配置されたソース・ドレイン領域２１０および２１２を含む。一実施形態においてソース・ドレイン領域２１０／２１２は、埋め込み型のソース・ドレイン領域であり、例えば、複数のナノワイヤの少なくとも一部が除去され、ソース／ドレイン材料領域によって置き換えられる。しかしながら、別の実施形態においてソース・ドレイン領域２１０／２１２は、一または複数のゲルマニウムナノワイヤ５５０のドープされた部分で構成される。

【0033】

一対のコンタクト５７０がソース／ドレイン領域２１０／２１２上にわたって配置される。一実施形態においては、半導体デバイス５００はさらに一対のスペーサ５４０を含む。スペーサ５４０は、ゲート電極スタック２１６と一対のコンタクト５７０との間に配置される。上記のように、複数のチャネル領域およびソース／ドレイン領域は、少なくともいくつかの実施形態においては、離れて作成される。しかしながら、複数のナノワイヤ５５０の全ての領域が離れて作成される必要は無く、あるいは、離れて作成されることができさえしない。例えば、図５Ｃを参照すると、ナノワイヤ５５０Ａ―５５０Ｃは、スペーサ５４０下の位置においては離れてはいない。一実施形態においては、ナノワイヤ５５０Ａ―５５０Ｃのスタックが、複数のゲルマニウムナノワイヤ間に介在するシリコンゲルマニウムまたはシリコンのような、それらのナノワイヤ間に介在する半導体材料５８０を含む。一実施形態において底部ナノワイヤ５５０Ａは、第２バッファ層２０７の一部と依然として接触している。従って、一実施形態においては、垂直に積層された複数のナノワイヤ５５０の一部は、スペーサ５４０の一方または両方の下では離れてはいない。

【0034】

図５Ａ−５Ｃにおける同様な構造の記号表示は、図２に関連して説明されたものであってよいことが理解されるべきである。また、上記のデバイス５００は単一デバイス用であるが、同一基板の上または上方に配置されるＮＭＯＳおよびＰＭＯＳナノワイヤベースのデバイスの両者を含むために、ＣＭＯＳアーキテクチャーもまた形成されてよい。一実施形態において複数のナノワイヤ５５０は、ワイヤまたはリボンのサイズであってよく、角型または丸型のコーナーを有してよい。

【0035】

さらに、一実施形態において複数のナノワイヤ５５０は、リプレースメントゲートプロセスの間に、（少なくともチャネル領域において）離れて作成されてよい。そのような一実施形態においては、複数のゲルマニウム層の一部分が、最終的には、ナノワイヤベースの構造における複数のチャネル領域になる。従って、複数のチャネル領域をダミーゲート除去にさらすプロセス段階において、チャネルの操作または調整が実行されてよい。例えば、一実施形態においては、複数のゲルマニウム層の離れた部分が、酸化とエッチングプロセスを用いて薄膜化される。そのようなエッチングプロセスは、複数のワイヤが分離されるまたは個別化されるのと同時に実行されてよい。従って、複数のゲルマニウム層から形成される複数の最初のワイヤは厚くなり始めてよく、デバイスのソース・ドレイン領域の大きさとは独立して、ナノワイヤデバイス中のチャネル領域用に適したサイズへと薄膜化される。そのような複数の離れたチャネル領域の形成に続いて、ｈｉｇｈ−ｋゲート誘電体およびメタルゲート工程が実行されてよく、ソース・ドレインコンタクトが追加されてよい。

【0036】

上記のように、一または複数の実施形態は、複数の材料のヘテロ構造スタックのいくつかの層内へと拡張する深いゲートオールアラウンド構造の形成を含む。そのような一実施形態においては、高移動度且つ低バンドギャップ材料がチャネル領域として使用される。高移動度且つ低バンドギャップ材料は、高バンドギャップ材料上に配置され、高バンドギャップ材料は中程度のバンドギャップ材料上に配置される。ゲルマニウムベースの構造を含んだ特定の例においては、チャネル領域は、本質的に、純粋なゲルマニウムで構成される。（ゲートがゲルマニウム層を包囲している）チャネル領域以外の領域においては、ゲルマニウム層は、ゲルマニウムよりも高いバンドギャップを有するＳｉ_５０Ｇｅ_５０上に配置される。Ｓｉ_５０Ｇｅ_５０は、Ｓｉ_５０Ｇｅ_５０とＧｅとの中間のバンドギャップを持つＳｉ_３０Ｇｅ_７０層上に配置される。図６は、本発明の一実施形態に従った、ゲルマニウムベースのデバイスのチャネル領域に沿って切り出された断面図のトンネル電子顕微鏡（ＴＥＭ）画像６００、および、ゲルマニウムベースのデバイス中の複数の層に対応するゲート電圧（Ｖｇ）の関数としての飽和電流（Ｉｄｓａｔ）の対応するプロット６０２を含む。

【0037】

図６の画像６００を参照すると、ゲルマニウムチャネル６１０がＳｉ_３０Ｇｅ_７０層（フィン）６１２の上方に配置される。ゲートスタック６１４が、チャネル領域６１０においてゲルマニウム層を包囲する。一実施形態においては、チャネル領域以外の領域において、ゲルマニウム層とＳｉ_３０Ｇｅ_７０層との間にＳｉ_５０Ｇｅ_５０層が配置され、ゲートスタック６１４はそれらの位置（例えば、ソース・ドレイン領域）には存在しないことが理解されるべきである。プロット６０２を参照すると、図６に示されるように、Ｇｅ層は、対応するＳｉ_３０Ｇｅ_７０層よりもずっと高く、Ｓｉ_５０Ｇｅ_５０よりもさらに高いＩｄｓａｔを有する。そのように、深いゲートオールアラウンド構造の形成は、複数の材料のヘテロ構造スタックのその他の層中への深いゲートスタックの形成を含むが、チャネル層以外の複数の層とのゲートスタックの対応する相互作用は、製造されるデバイスの高性能を妨げはしない。より詳細には、その他の複数の層においては、ゲート性能に影響を及ぼすターンオンが、ほとんどから全く無い。また、恐らく最も重要なこととして、深いゲート構造は、オフ状態にあるデバイスのリークを抑制するように作用できる。

【0038】

従って、本明細書に記載される一または複数の実施形態は、深いゲートオールアラウンドゲート電極スタックと統合された、ゲルマニウムまたはＩＩＩ−Ｖ族材料の活性領域配置を目標としている。そうした配置は、非平面型デバイス、フィンまたはトライゲートベースのデバイス、および、ナノワイヤベースのデバイスを含めたゲートオールアラウンドデバイスのような、ゲルマニウムまたはＩＩＩ−Ｖ族材料をベースとするトランジスタを形成するために含まれてよい。本明細書に記載される複数の実施形態は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における接合分離に対して有効であり得る。第１および第２バッファ層２０６／２０７、並びにゲルマニウム活性領域２０２のような複数の材料の形成は、これらに限定されるものではないが、化学気相堆積（ＣＶＤ）または分子ビームエピタキシー（ＭＢＥ）、あるいは、その他の同様のなプロセスのような技術によって形成されてよいことが理解されるべきである。

【0039】

図７は、本発明の一実施例に従ったコンピューティングデバイス７００を示す。コンピューティングデバイス７００はボード７０２を収容する。ボード７０２は、これらに限定されるものではないが、プロセッサ７０４および少なくとも一つの通信チップ７０６を含め、多数の構成部品を含んでよい。プロセッサ７０４は、ボード７０２に対して物理的および電気的に連結される。いくつかの実施例においては、少なくとも一つの通信チップ７０６もまた、ボード７０２に対して物理的および電気的に連結される。さらなる複数の実施例においては、通信チップ７０６はプロセッサ７０４の一部である。

【0040】

その複数のアプリケーションに応じて、コンピューティングデバイス７００は、その他複数の構成部品を含んでよい。これらの構成部品は、ボード７０２に対して物理的および電気的に連結されてよいし、あるいは連結されなくてもよい。こうしたその他複数の構成部品としては、これらに限定されるものではないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィクプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリー、音声コーデック、映像コーデック、出力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量格納デバイスを含む。

【0041】

通信チップ７０６によって、コンピューティングデバイス７００へのデータ転送およびコンピューティングデバイス７００からのデータ転送に対して無線通信が可能となる。"無線"という用語およびその派生語は、変調された電磁放射を使用して、非固体の媒体を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用されてよい。この用語は、いくつかの実施形態においては配線を含んでいないかもしれないけれど、関連するデバイスが配線を全く含まないということを暗示するものではない。通信チップ７０６は、これらに限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１系統）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６系統）、ＩＥＥＥ ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇおよびそれ以上に指定されるその他任意の無線プロトコルを含む多数の無線規格または無線プロトコルの任意のものを実施してよい。コンピューティングデバイス７００は、複数の通信チップ７０６を含んでよい。例えば、第１通信チップ７０６は、Ｗｉ−Ｆｉおよびブルートゥースのような短距離無線通信に専用化されてよいし、第２通信チップ７０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、およびその他のような長距離無線通信に専用化されてよい。

【0042】

コンピューティングデバイス７００のプロセッサ７０４は、プロセッサ７０４内にパッケージ化された集積回路ダイを含む。本発明のいくつかの実施例において、プロセッサの集積回路ダイは、本発明の複数の実施例に従って構築されたＭＯＳ−ＦＥＴトランジスタのような、一または複数のデバイスを含む。"プロセッサ"という用語は、レジスタおよび／またはメモリからの電子データを処理して、この電子データを、レジスタおよび／またはメモリに貯蔵され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部分のことを指してよい。

【0043】

通信チップ７０６もまた、通信チップ７０６内にパッケージ化された集積回路ダイを含む。本発明の別の実施例に従うと、通信チップの集積回路ダイは、本発明の複数の実施例に従って構築されたＭＯＳ−ＦＥＴトランジスタのような、一または複数のデバイスを含む。

【0044】

さらなる複数の実施例においては、コンピューティングデバイス７００内に収容される別の構成部品は、本発明の複数の実施例に従って構築されたＭＯＳ−ＦＥＴトランジスタのような、一または複数のデバイスを含む集積回路ダイを含んでよい。

【0045】

様々な実施例においてコンピューティングデバイス７００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、またはデジタルビデオレコーダであってよい。さらなる複数の実施例においてコンピューティングデバイス７００は、データを処理するその他任意の電子デバイスであってよい。

【0046】

従って、本発明の複数の実施形態は、ゲルマニウム活性層またはＩＩＩ−Ｖ族活性層を有する深いゲートオールアラウンド半導体デバイスを含む。

【0047】

一実施形態において非平面型半導体デバイスは、基板の上方に配置されたヘテロ構造を含む。ヘテロ構造は、異なる組成の上層と下層との間にヘテロ接合を含む。活性層は、ヘテロ構造の上方に配置され、ヘテロ構造の上層および下層とは異なる組成を有する。ゲート電極スタックは、活性層のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、ヘテロ構造の上層中および少なくとも部分的に下層中のトレンチ中に配置される。ソース・ドレイン領域は、ゲート電極スタックのどちらかの側において活性層中および上層中に配置されるが、下層中には配置されない。

【0048】

一実施形態においては、活性層のチャネル領域は下層よりも低いバンドギャップを有し、下層は上層よりも低いバンドギャップを有する。

【0049】

一実施形態においては、活性層のチャネル領域は本質的にゲルマニウムから成り、下層はＳｉ_ｘＧｅ_１−ｘで構成され、上層はＳｉ_ｙＧｅ_１−ｙで構成され、ｙ＞ｘである。

【0050】

一実施形態においてｙは約０．５であり、ｘは約０．３である。

【0051】

一実施形態においては、活性層のチャネル領域、下層、および上層は、それぞれ、異なるＩＩＩ−Ｖ族材料で構成される。

【0052】

一実施形態においてゲート電極スタックは、ヘテロ構造中にて、ヘテロ構造中のソース・ドレイン領域の深さの約２−４倍の深さまで配置される。

【0053】

一実施形態においてデバイスは、ソース・ドレイン領域に隣接し、少なくとも部分的にヘテロ構造中に配置される複数の分離領域をさらに含む。

【0054】

一実施形態においてゲート電極スタックは、ヘテロ構造中にて、複数の分離領域の深さよりも深い深さまで、配置される。

【0055】

一実施形態においてゲート電極スタックは、トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層と、ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極とで構成される。

【0056】

一実施形態においてデバイスは、活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに含み、ゲート電極スタックは、複数のナノワイヤのそれぞれのチャネル領域上に配置され、チャネル領域を完全に包囲する。

【0057】

一実施形態において非平面型半導体デバイスは、基板上に配置されたバッファ層を含む。活性層がバッファ層上に配置される。ゲート電極スタックは、活性層のチャネル領域上に配置されてチャネル領域を完全に包囲するとともに、バッファ層中のトレンチ中に配置される。ソース・ドレイン領域は、ゲート電極スタックのどちらかの側において活性層中およびバッファ層中に配置される。ソース領域からドレイン領域へのリークのかなりの部分を阻止するために、ゲート電極スタックは、バッファ層中にて、バッファ層中のソース・ドレイン領域の深さよりも十分に下方の深さまで配置される。

【0058】

一実施形態において活性層のチャネル領域は、バッファ層のどの部分よりも低いバンドギャップを有する。

【0059】

一実施形態においては、活性層のチャネル領域は本質的にゲルマニウムから成り、バッファ層はシリコンゲルマニウムで構成される。

【0060】

一実施形態においては、活性層およびバッファ層は、それぞれ、ＩＩＩ−Ｖ族材料で構成される。

【0061】

一実施形態においてゲート電極スタックは、バッファ層中にて、バッファ層中のソース・ドレイン領域の深さの約２−４倍の深さまで配置される。

【0062】

一実施形態においてデバイスは、ソース・ドレイン領域に隣接し、少なくとも部分的にバッファ層中に配置される複数の分離領域をさらに含む。

【0063】

一実施形態においてゲート電極スタックは、バッファ層中にて、複数の分離領域の深さよりも深い深さまで配置される。

【0064】

一実施形態においてゲート電極スタックは、トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層と、ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極とで構成される。

【0065】

一実施形態においてデバイスは、活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに含み、ゲート電極スタックは、複数のナノワイヤのそれぞれのチャネル領域上に配置され、チャネル領域を完全に包囲する。

【0066】

一実施形態において非平面型半導体デバイスを製造する方法は、基板の上方にヘテロ構造を形成することを含む。ヘテロ構造は、異なる組成の上層と下層との間にヘテロ接合を含む。活性層は、ヘテロ構造の上方に形成され、ヘテロ構造の上層および下層とは異なる組成を有する。上層中および少なくとも部分的に下層中にトレンチが形成される。ゲート電極スタックは、活性層のチャネル領域上に形成されてチャネル領域を完全に包囲するとともに、上層中および少なくとも部分的に下層中のトレンチ中に形成される。ソース・ドレイン領域は、ゲート電極スタックのどちらかの側において活性層中および上層中に形成されるが、下層中には形成されない。

【0067】

一実施形態においては、上層中および少なくとも部分的に下層中にトレンチを形成することは、リプレースメントゲートプロセスにおけるダミーゲート構造の除去の後に続けて実行される。

【0068】

一実施形態においては、活性層のチャネル領域は下層よりも低いバンドギャップを有し、下層は上層よりも低いバンドギャップを有する。

【0069】

一実施形態においては、活性層のチャネル領域は本質的にゲルマニウムから成り、下層はＳｉ_ｘＧｅ_１−ｘで構成され、上層はＳｉ_ｙＧｅ_１−ｙで構成され、ｙ＞ｘである。

【0070】

一実施形態においてｙは約０．５であり、ｘは約０．３である。

【0071】

一実施形態においては、活性層のチャネル領域、下層、および上層は、それぞれ、異なるＩＩＩ−Ｖ族材料で構成される。

【0072】

一実施形態においてゲート電極スタックは、ヘテロ構造中にて、ヘテロ構造中のソース・ドレイン領域の深さの約２−４倍の深さまで形成される。

【0073】

一実施形態において方法は、ソース・ドレイン領域に隣接する複数の分離領域を、少なくとも部分的にヘテロ構造中に形成することをさらに含む。

【0074】

一実施形態においてゲート電極スタックは、ヘテロ構造中にて、複数の分離領域の深さよりも深い深さまで形成される。

【0075】

一実施形態においてゲート電極スタックは、トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層と、ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極とで構成される。

【0076】

一実施形態において方法は、活性層の上方において、一または複数のナノワイヤを垂直に並ぶように形成することをさらに含み、ゲート電極スタックは、複数のナノワイヤのそれぞれのチャネル領域上に形成され、チャネル領域を完全に包囲する。
［項目１］
基板の上方に配置され、組成の異なる上層と下層との間にヘテロ接合を有するヘテロ構造と、
上記ヘテロ構造の上方に配置され、上記ヘテロ構造の上記上層および上記下層とは異なる組成を有する活性層と、
上記活性層のチャネル領域上に配置されて上記チャネル領域を完全に包囲するとともに、上記ヘテロ構造の上記上層中および少なくとも部分的に上記下層中のトレンチに配置されるゲート電極スタックと、
上記ゲート電極スタックのどちらかの側において上記活性層中および上記上層中に配置され、上記下層中には配置されないソース・ドレイン領域と、
を備える非平面型半導体デバイス。
［項目２］
上記活性層の上記チャネル領域は上記下層よりも低いバンドギャップを有し、上記下層は上記上層よりも低いバンドギャップを有する、項目１に記載の非平面型半導体デバイス。
［項目３］
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記下層はＳｉ_ｘＧｅ_１−ｘを含み、上記上層はＳｉ_ｙＧｅ_１−ｙを含み、ｙ＞ｘである、項目２に記載の非平面型半導体デバイス。
［項目４］
ｙは約０．５であり、ｘは約０．３である、項目３に記載の非平面型半導体デバイス。
［項目５］
上記活性層、上記下層、および上記上層は、それぞれ異なるＩＩＩ−Ｖ族材料を含む、項目２に記載の非平面型半導体デバイス。
［項目６］
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記ヘテロ構造中の上記ソース・ドレイン領域の深さの約２−４倍の深さまで配置される、項目１から項目５のいずれか１項に記載の非平面型半導体デバイス。
［項目７］
上記ソース・ドレイン領域に隣接し、少なくとも部分的に上記ヘテロ構造中に配置される複数の分離領域をさらに備え、
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記複数の分離領域の深さよりも深い深さまで配置される、項目１から項目６のいずれか１項に記載の非平面型半導体デバイス。
［項目８］
上記ゲート電極スタックは、上記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層、および、上記ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極を含む、項目１から項目７のいずれか１項に記載の非平面型半導体デバイス。
［項目９］
上記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、上記チャネル領域を完全に包囲する、項目１から項目８のいずれか１項に記載の非平面型半導体デバイス。
［項目１０］
組成の異なる上層と下層との間にヘテロ接合を有するヘテロ構造を基板の上方に形成する段階と、
上記ヘテロ構造の上記上層および上記下層とは異なる組成を有する活性層を上記ヘテロ構造の上方に形成する段階と、
上記上層中および少なくとも部分的に上記下層中にトレンチを形成する段階と、
ゲート電極スタックを、上記活性層のチャネル領域上にて上記チャネル領域を完全に包囲するように、且つ、上記上層中および少なくとも部分的に上記下層中の上記トレンチに形成する段階と、
ソース・ドレイン領域を、上記下層中には形成せずに、上記ゲート電極スタックのどちらかの側において上記活性層中および上記上層中に形成する段階と、
を備える、非平面型半導体デバイスを製造する方法。
［項目１１］
上記上層中および少なくとも部分的に上記下層中に上記トレンチを形成する段階は、リプレースメントゲートプロセスにおけるダミーゲート構造の除去の後に続けて実行される、項目１０に記載の方法。
［項目１２］
上記活性層の上記チャネル領域は上記下層よりも低いバンドギャップを有し、上記下層は上記上層よりも低いバンドギャップを有する、項目１０または項目１１に記載の方法。
［項目１３］
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記下層はＳｉ_ｘＧｅ_１−ｘを含み、上記上層はＳｉ_ｙＧｅ_１−ｙを含み、ｙ＞ｘである、項目１２に記載の方法。
［項目１４］
ｙは約０．５であり、ｘは約０．３である、項目１３に記載の方法。
［項目１５］
上記活性層の上記チャネル領域、上記下層、および上記上層は、それぞれ異なるＩＩＩ−Ｖ族材料を含む、項目１２に記載の方法。
［項目１６］
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記ヘテロ構造中の上記ソース・ドレイン領域の深さの約２−４倍の深さまで形成される、項目１０から項目１５のいずれか１項に記載の方法。
［項目１７］
上記ソース・ドレイン領域に隣接する複数の分離領域を、少なくとも部分的に上記ヘテロ構造中に形成する段階をさらに備える、項目１０から項目１６のいずれか１項に記載の方法。
［項目１８］
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記複数の分離領域の深さよりも深い深さまで形成される、項目１７に記載の方法。
［項目１９］
上記ゲート電極スタックは、上記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層、および、上記ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極を含む、項目１０から項目１８のいずれか１項に記載の方法。
［項目２０］
上記活性層の上方に、一または複数のナノワイヤを垂直に並ぶように形成する段階をさらに備え、上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、上記チャネル領域を完全に包囲する、項目１０から項目１９のいずれか１項に記載の方法。
［項目２１］
シリコンを有する基板の上方の半導体フィンの上方に位置し、ＩＩＩ−Ｖ族材料を有するチャネル構造と、
上記チャネル構造の上面上と、側面に沿った部分と、底面上とに位置するゲート構造と、
上記チャネル構造の第１の側におけるソース構造と、
上記第１の側とは反対側における上記チャネル構造の第２の側に位置するドレイン構造と
を備え、
上記ゲート構造は、さらに、上記チャネル構造の上記底面の下のトレンチに位置しており、
上記ゲート構造は、
上記チャネル構造の上記上面上と、上記側面に沿った部分と、上記底面上とに位置し、さらに上記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
上記チャネル構造の上記上面上と、上記側面に沿った部分と、上記底面上との上記ゲート誘電体層上に位置し、さらに上記トレンチの上記側部および上記底部に沿った上記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
上記ゲート構造は、上記半導体フィン中にて、上記ソース構造および上記ドレイン構造の深さよりも深い深さを有する
集積回路構造。
［項目２２］
上記ソース構造および上記ドレイン構造は上記ＩＩＩ−Ｖ族材料を有する、項目２１に記載の集積回路構造。
［項目２３］
上記集積回路構造は、
上記トレンチの第１の側の横方向に隣接する第１の分離構造と、
上記第１の側とは反対側における上記トレンチの第２の側の横方向に隣接する第２の分離構造と
をさらに有する、項目２１または２２に記載の集積回路構造。
［項目２４］
基板の上方に配置されたバッファ層と、
上記バッファ層の上方に配置された活性層と、
上記活性層のチャネル領域上に配置されて上記チャネル領域を完全に包囲するとともに、上記バッファ層におけるトレンチ中に配置されたゲート電極スタックと、
上記ゲート電極スタックのどちらかの側において上記チャネル領域に隣接して配置されたソースおよびドレイン領域と、
上記ソースおよびドレイン領域に隣接し、上記バッファ層中に少なくとも部分的に配置された複数の分離領域と
を備え、
上記ゲート電極スタックは、上記バッファ層中にて、上記複数の分離領域の深さよりも深い深さまで配置される
非平面型半導体デバイス。
［項目２５］
上記活性層の上記チャネル領域は、上記バッファ層のどの部分よりも低いバンドギャップを有する、項目２４に記載の非平面型半導体デバイス。
［項目２６］
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目２５に記載の非平面型半導体デバイス。
［項目２７］
上記活性層および上記バッファ層は、それぞれＩＩＩ−Ｖ族材料を有する、項目２５に記載の非平面型半導体デバイス。
［項目２８］
上記ゲート電極スタックは、上記ソースおよびドレイン領域の深さの約２−４倍の深さまで配置される、項目２４から２７のいずれか一項に記載の非平面型半導体デバイス。
［項目２９］
上記ゲート電極スタックは、上記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層、および、上記ｈｉｇｈ−ｋゲート誘電体層内のメタルゲート電極を含む、項目２４から２８のいずれか一項に記載の非平面型半導体デバイス。
［項目３０］
上記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、上記チャネル領域を完全に包囲する、項目２４から２９のいずれか一項に記載の非平面型半導体デバイス。
［項目３１］
非平面型半導体デバイスを製造する方法であって、
上記方法は、
基板の上方にバッファ層を形成する段階と、
上記バッファ層の上方に活性層を形成する段階と、
上記バッファ層中に少なくとも部分的に分離領域を形成する段階と、
上記活性層のチャネル領域の下方に位置する上記バッファ層中に、上記分離領域の下方の深さまでトレンチを形成する段階と、
上記活性層のチャネル領域上および上記トレンチ中にゲート電極スタックを形成する段階と、
上記ゲート電極スタックのどちらかの側において上記チャネル領域に隣接するソースおよびドレイン領域を形成する段階と
を備える
方法。
［項目３２］
上記活性層の上記チャネル領域は、上記バッファ層のどの部分よりも低いバンドギャップを有する、項目３１に記載の方法。
［項目３３］
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目３２に記載の方法。
［項目３４］
上記活性層および上記バッファ層は、それぞれＩＩＩ−Ｖ族材料を有する、項目３２に記載の方法。
［項目３５］
上記ゲート電極スタックは、上記バッファ層中に、上記ソースおよびドレイン領域の深さの約２−４倍の深さまで形成される、項目３１から３４のいずれか一項に記載の方法。
［項目３６］
上記ゲート電極スタックを形成する段階は、上記トレンチと並ぶｈｉｇｈ−ｋゲート誘電体層を形成する段階と、上記ｈｉｇｈ−ｋゲート誘電体層内にメタルゲート電極を形成する段階とを有する、項目３１から３５のいずれか一項に記載の方法。
［項目３７］
上記活性層の上方において、垂直に並ぶように一または複数のナノワイヤを形成する段階をさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、上記チャネル領域を完全に包囲する、項目３１から３６のいずれか一項に記載の方法。
［項目３８］
基板の上方に位置し、ゲルマニウムを有する半導体本体と、
上記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が上記半導体本体の上記チャネル領域の真下に位置する上記基板の第１のトレンチに位置する、上記ゲート電極と、
上記ゲート電極の第１の側に隣接する第１のソースまたはドレイン領域と、
上記第１の側とは反対側における第２の側であって、上記ゲート電極の上記第２の側に隣接する第２のソースまたはドレイン領域と、
上記第１のソースまたはドレイン領域に隣接し、上記基板の第２のトレンチに位置する第１の分離構造と、
上記第２のソースまたはドレイン領域に隣接し、上記基板の第３のトレンチに位置する第２の分離構造と
を備え、
上記第１のトレンチは、上記基板中にて、上記基板の第２のトレンチの深さよりも深い深さを有し、
上記第１のトレンチは、上記基板中にて、上記基板の第３のトレンチの深さよりも深い深さを有する
集積回路構造。
［項目３９］
上記半導体本体は本質的にゲルマニウムから成る、項目３８に記載の集積回路構造。
［項目４０］
上記半導体本体の上記チャネル領域と上記ゲート電極との間にゲート誘電体層をさらに備える、項目３８に記載の集積回路構造。
［項目４１］
上記ゲート誘電体層は、上記第１のトレンチにおける上記ゲート電極の上記一部のさらに下に位置する、項目４０に記載の集積回路構造。
［項目４２］
上記ゲート誘電体層はｈｉｇｈ−ｋ誘電体材料を有する、項目２０に記載の集積回路構造。
［項目４３］
上記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、項目３８から４２のいずれか一項に記載の集積回路構造。
［項目４４］
上記ゲート電極は、上記半導体本体の上記チャネル領域を完全に包囲する、項目３８から４３のいずれか一項に記載の集積回路構造。
［項目４５］
ＩＩＩ−Ｖ族材料を有し、基板の上方に位置する半導体本体と、
上記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が上記半導体本体の上記チャネル領域の真下に位置する上記基板の第１のトレンチに位置する、上記ゲート電極と、
上記ゲート電極の第１の側に隣接する第１のソースまたはドレイン領域と、
上記第１の側とは反対側における第２の側であって、上記ゲート電極の上記第２の側に隣接する第２のソースまたはドレイン領域と、
上記第１のソースまたはドレイン領域に隣接し、上記基板の第２のトレンチに位置する第１の分離構造と、
上記第２のソースまたはドレイン領域に隣接し、上記基板の第３のトレンチに位置する第２の分離構造と
を備え、
上記第１のトレンチは、上記基板中にて、上記基板の第２のトレンチの深さよりも深い深さを有し、
上記第１のトレンチは、上記基板中にて、上記基板の第３のトレンチの深さよりも深い深さを有する
集積回路構造。
［項目４６］
上記半導体本体の上記チャネル領域と上記ゲート電極との間にゲート誘電体層をさらに備える、項目４５に記載の集積回路構造。
［項目４７］
上記ゲート誘電体層は、上記第１のトレンチにおける上記ゲート電極の上記一部のさらに下に位置する、項目４６に記載の集積回路構造。
［項目４８］
上記ゲート誘電体層はｈｉｇｈ−ｋ誘電体材料を有する、項目２６または２７に記載の集積回路構造。
［項目４９］
上記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、項目４６から４８のいずれか一項に記載の集積回路構造。
［項目５０］
上記ゲート電極は、上記半導体本体の上記チャネル領域を完全に包囲する、項目４６から４９のいずれか一項に記載の集積回路構造。
［項目５１］
基板の上方に位置するバッファ層と、
上記バッファ層の上方に位置し、半導体チャネルを有するナノワイヤと、
上記ナノワイヤの上記半導体チャネルの領域を完全に包囲するとともに、上記半導体チャネルの真下のトレンチに位置する、ゲート電極と、
上記ゲート電極の第１の側において上記半導体チャネルの第１の端部に位置する第１のソースまたはドレイン領域と、
上記第１の端部とは反対側における第２の端部であって、上記第１の側とは反対側における第２の側であって、上記ゲート電極の上記第２の側において上記半導体チャネルの上記第２の端部に位置する第２のソースまたはドレイン領域と、
上記第１のソースまたはドレイン領域および上記第２のソースまたはドレイン領域に隣接し、上記ナノワイヤの下方の複数のトレンチに位置する複数の分離領域と
を備え、
上記ゲート電極の上記トレンチは、上記半導体チャネルの真下において、上記ナノワイヤの下方の上記複数の分離領域の上記複数のトレンチの深さよりも深い深さを有する
集積回路構造。
［項目５２］
上記ゲート電極の上記トレンチは、上記バッファ層中にて、上記バッファ層中の上記複数の分離領域の上記複数のトレンチの深さよりも深い深さを有する、項目５１に記載の集積回路構造。
［項目５３］
上記第１のソースまたはドレイン領域および上記第２のソースまたはドレイン領域は、上記ナノワイヤ中にある、項目５１に記載の集積回路構造。
［項目５４］
上記第１のソースまたはドレイン領域および上記第２のソースまたはドレイン領域は、埋め込み型のソースまたはドレイン領域である、項目５１に記載の集積回路構造。
［項目５５］
上記第１のソースまたはドレイン領域を完全に包囲する第１の導電性コンタクトと、
上記第２のソースまたはドレイン領域を完全に包囲する第２の導電性コンタクトと
をさらに備える項目５１から５４のいずれか一項に記載の集積回路構造。
［項目５６］
上記ナノワイヤの上記半導体チャネルは本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目５１から５５のいずれか一項に記載の集積回路構造。
［項目５７］
上記ナノワイヤの上記半導体チャネルと上記バッファ層とは、それぞれＩＩＩ−Ｖ族材料を有する、項目５１から５６のいずれか一項に記載の集積回路構造。
［項目５８］
上記ゲート電極は、上記半導体チャネルの真下において、上記ナノワイヤの下方における上記第１のソースまたはドレイン領域および上記第２のソースまたはドレイン領域の深さの約２−４倍の深さまで配置される、項目５１から５７のいずれか一項に記載の集積回路構造。
［項目５９］
上記ゲート電極はメタルゲート電極である、項目５１から５８のいずれか一項に記載の集積回路構造。
［項目６０］
上記メタルゲート電極と上記半導体チャネルとの間にｈｉｇｈ−ｋゲート誘電体層をさらに有する、項目５９に記載の集積回路構造。
［項目６１］
上記ナノワイヤの上方において、垂直に並べられた一または複数の追加のナノワイヤをさらに備える、項目５１から６０のいずれか一項に記載の集積回路構造。
［項目６２］
上記ゲート電極は、上記一または複数の追加のナノワイヤのそれぞれの半導体チャネルを完全に包囲する、項目６１に記載の集積回路構造。
［項目６３］
ＩＩＩ−Ｖ族材料を有し、シリコンを有する基板の上方の半導体フィンの上方に位置する半導体構造と、
上記半導体構造を包囲するゲート構造と、
上記半導体構造の第１の側におけるソース構造と、
上記第１の側とは反対側における上記半導体構造の第２の側におけるドレイン構造と
を備え、
上記ゲート構造は、さらに、上記半導体構造の下のトレンチに位置し、上記ゲート構造は、
上記半導体構造上に位置し上記半導体構造を包囲するとともに、さらに上記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
上記半導体構造を包囲する上記ゲート誘電体層上に位置し、さらに上記トレンチの上記側部および上記底部に沿った上記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
上記ゲート構造は、上記半導体フィン中にて、上記ソース構造および上記ドレイン構造の深さよりも深い深さを有する
集積回路構造。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】