特許 6571431 吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6571431

(24)【登録日】2019年8月16日

(45)【発行日】2019年9月4日

(54)【発明の名称】吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法

(51)【国際特許分類】

   H01L 23/38 20060101AFI20190826BHJP

【ＦＩ】

   H01L23/38

【請求項の数】6

【全頁数】18

(21)【出願番号】特願2015-145621(P2015-145621)

(22)【出願日】2015年7月23日

(65)【公開番号】特開2017-28118(P2017-28118A)

(43)【公開日】2017年2月2日

【審査請求日】2018年6月14日

【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２７年度、国立研究開発法人新エネルギー・産業技術総合開発機構「未利用熱エネルギーの革新的活用技術研究開発」に係る委託研究、産業技術力強化法第１９条の適用を受ける特許出願）

【前置審査】

(73)【特許権者】

【識別番号】504136568

【氏名又は名称】国立大学法人広島大学

(73)【特許権者】

【識別番号】000003137

【氏名又は名称】マツダ株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】黒木 伸一郎

(72)【発明者】

【氏名】古林 寛

(72)【発明者】

【氏名】種平 貴文

(72)【発明者】

【氏名】瀬尾 宣英

(72)【発明者】

【氏名】米盛 敬

【審査官】 秋山 直人

(56)【参考文献】

【文献】 特開２００３−２４３７３１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１７６５０６（ＵＳ，Ａ１）

【文献】 特開２００５−３０３０８２（ＪＰ，Ａ）

【文献】 特開２００９−１９４３０９（ＪＰ，Ａ）

【文献】 特開２００６−０３２４５３（ＪＰ，Ａ）

【文献】 特開２００８−２３５８３４（ＪＰ，Ａ）

【文献】 特開２００７−２２７６１５（ＪＰ，Ａ）

【文献】 特開２０１５−７６６０７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／３８

(57)【特許請求の範囲】

【請求項1】

半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子の製造方法であって、
前記吸熱素子を形成する工程は、
前記半導体素子の上に、前記電気絶縁体を介して、下部金属膜、第１導電型半導体層及び第１金属犠牲膜を順次形成する工程と、
前記第１金属犠牲膜から前記第１導電型半導体層をパターニングする第１金属マスク膜を形成し、形成した前記第１金属マスク膜を用いて、前記第１導電型半導体層をパターニングすることにより、前記第１導電型半導体層から複数の第１導電型半導体ブロックを形成する工程と、
前記第１導電型半導体ブロックを含む前記下部金属膜の上に、第２導電型半導体層及び第２金属犠牲膜を順次形成する工程と、
前記第２金属犠牲膜から前記第２導電型半導体層をパターニングする第２金属マスク膜を形成し、形成した前記第２金属マスク膜を用いて、前記第２導電型半導体層をパターニングすることにより、前記第２導電型半導体層から複数の第２導電型半導体ブロックを形成する工程と、
リソグラフィ法により、前記下部金属膜における前記半導体素子の電極形成領域に対して選択的にエッチングすることにより、前記半導体素子を露出する工程と、
リソグラフィ法により、前記下部金属膜における前記第１導電型半導体ブロック及び前記第２導電型半導体ブロックの間を選択的にエッチングすることにより、前記下部金属膜から、複数の下部電極を形成する工程と、
前記各半導体ブロックの間及び前記下部電極の間に絶縁膜を選択的に形成した後、前記各半導体素ブロックの上及び前記半導体素子の露出部分の上に、上部金属膜を形成する工程と、
リソグラフィ法により、前記上部金属膜に対して選択的にエッチングを行うことにより、前記上部金属膜から、上部電極と前記半導体素子の電極とを形成する工程とを含むことを特徴とする吸熱素子の製造方法。

【請求項2】

請求項１に記載の吸熱素子の製造方法において、
前記第１導電型半導体層及び前記第２導電型半導体層は、シリコン、炭化シリコン、窒化ガリウム、窒化アルミニウム、窒化ボロン及びダイヤモンドのうちのいずれか１つであることを特徴とする吸熱素子の製造方法。

【請求項3】

請求項１又は２に記載の吸熱素子の製造方法において、
前記下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜は、ニッケルからなり、
前記下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜の少なくとも１つに対するパターニングには、濃塩酸、濃過酸化水素水及び純水の混合物をエッチャントとするウェットエッチングを用いることを特徴とする吸熱素子の製造方法。

【請求項4】

請求項１〜３のいずれか１項に記載の吸熱素子の製造方法において、
前記第１金属犠牲膜及び第２金属犠牲膜はニッケルからなり、
前記第１導電型半導体層及び第２導電型半導体層はシリコンからなり、
前記第１導電型半導体ブロック及び第２導電型半導体ブロックを形成する工程は、塩素と臭化水素とを用いるドライエッチングであることを特徴とする吸熱素子の製造方法。

【請求項5】

請求項１〜４のいずれか１項に記載の吸熱素子の製造方法において、
前記半導体素子は、パワー半導体素子であることを特徴とする吸熱素子の製造方法。

【請求項6】

請求項１〜４のいずれか１項に記載の吸熱素子の製造方法において、
前記半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子であることを特徴とする吸熱素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法に関する。

【背景技術】

【0002】

近年、パワー半導体装置からその外部への放熱性を高めるために、ペルチェ素子等の冷却素子を備えたパワー半導体装置が知られている。

【0003】

従来のパワー半導体装置には、パワー半導体素子の発熱部とペルチェ素子とを近接してモジュール化した構成が知られている（例えば、特許文献１を参照。）。また、パワー半導体素子の発熱部に、具体的には、トレンチゲート電極同士の間の領域に、放熱用埋め込み金属を配置し、該放熱用埋め込み金属の上にペルチェ素子を設ける構成が知られている（例えば、特許文献２を参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−２３５８３４号公報

【特許文献2】特開２００７−２２７６１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記の従来技術は、いずれも、パワー半導体素子の発熱部とペルチェ素子とを近接させてはいるものの、両者の接触部での熱抵抗が大きく、パワー半導体素子の発熱後、瞬時に冷却することができない。このため、現状では、パワー半導体素子に対する最大負荷時の発熱量に備えて、冗長で且つ高コストの熱設計をせざるを得ないという問題がある。

【0006】

また、半導体素子上に形成される薄膜状のペルチェ素子の製造方法が確立されていないという問題も存在する。

【0007】

本発明は、斯かる点に鑑みてなされたものであり、その課題とするところは、半導体素子の上に形成される薄膜状の吸熱素子において、半導体素子と吸熱素子との間の熱抵抗を低減できるようにすると共に、その製造方法を確立することにある。

【課題を解決するための手段】

【0008】

上記の課題を解決するため、本発明は、半導体素子に形成するペルチェ型の吸熱素子を薄膜状に形成することを特徴とする。

【0009】

具体的には、本発明は、吸熱素子の製造方法を対象とし、次のような解決手段を講じた。

【0010】

すなわち、第１の発明は、半導体素子の表面と電気絶縁体を介して熱的に接続された、ペルチェ型で薄膜状の吸熱素子の製造方法を対象とし、吸熱素子を形成する工程は、半導体素子の上に、電気絶縁体を介して、下部金属膜、第１導電型半導体層及び第１金属犠牲膜を順次形成する工程と、第１金属犠牲膜から第１導電型半導体層をパターニングする第１金属マスク膜を形成し、形成した第１金属マスク膜を用いて、第１導電型半導体層をパターニングすることにより、第１導電型半導体層から複数の第１導電型半導体ブロックを形成する工程と、第１導電型半導体ブロックを含む下部金属膜の上に、第２導電型半導体層及び第２金属犠牲膜を順次形成する工程と、第２金属犠牲膜から第２導電型半導体層をパターニングする第２金属マスク膜を形成し、形成した第２金属マスク膜を用いて、第２導電型半導体層をパターニングすることにより、第２導電型半導体層から複数の第２導電型半導体ブロックを形成する工程と、リソグラフィ法により、下部金属膜における半導体素子の電極形成領域に対して選択的にエッチングすることにより、半導体素子を露出する工程と、リソグラフィ法により、下部金属膜における第１導電型半導体ブロック及び第２導電型半導体ブロックの間を選択的にエッチングすることにより、下部金属膜から、複数の下部電極を形成する工程と、各半導体ブロックの間及び下部電極の間に絶縁膜を選択的に形成した後、各半導体素ブロックの上及び半導体素子の露出部分の上に、上部金属膜を形成する工程と、リソグラフィ法により、上部金属膜に対して選択的にエッチングを行うことにより、上部金属膜から、上部電極と半導体素子の電極とを形成する工程とを含む。

【0011】

これによれば、吸熱素子が、半導体素子の上に電気絶縁体を介して形成された、吸熱素子の下部電極となる下部金属膜、第１導電型半導体層、第２導電型半導体層、並びに吸熱素子の下部電極及び半導体素子の電極となる上部金属膜をエッチングすることによって形成することができる。

【0012】

第２の発明は、第１の発明において、第１導電型半導体層及び第２導電型半導体層は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）及びダイヤモンド（Ｃ）のうちのいずれか１つである。

【0013】

これによれば、高効率な吸熱素子を確実に形成することができる。

【0014】

第３の発明は、第１又は第２の発明において、下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜はニッケルからなり、下部金属膜、第１金属犠牲膜、第２金属犠牲膜及び上部金属膜の少なくとも１つに対するパターニングには、濃塩酸、濃過酸化水素水及び純水の混合物（塩酸過水）をエッチャントとするウェットエッチングを用いる。

【0015】

これによれば、レジストを劣化させることなく、ニッケル膜をエッチングすることができる。

【0016】

第４の発明は、第１〜第３の発明において、第１金属犠牲膜及び第２金属犠牲膜はニッケルからなり、第１導電型半導体層及び第２導電型半導体層はシリコンからなり、第１導電型半導体ブロック及び第２導電型半導体ブロックを形成する工程は、塩素と臭化水素とを用いるドライエッチングである。

【0017】

これによれば、シリコンからなる第１導電型半導体層及び第２導電型半導体層から第１導電型半導体ブロック及び第２導電型半導体ブロックを形成するエッチングを行う際に、ニッケルからなる第１金属マスク膜となる第１金属犠牲膜及び第２金属マスク膜となる 第２金属犠牲膜をハードマスクとして用いることができる。

【0018】

第５の発明は、第１〜第４の発明において、半導体素子はパワー半導体素子である。

【0019】

これによれば、動作中に高温になるパワー半導体素子の放熱性を向上することができる。

【0020】

第６の発明は、第１〜第４の発明において、半導体素子は、炭化シリコンを材料とするＳｉＣ系パワー半導体素子である。

【0021】

これによれば、高耐圧、低オン抵抗及び高速動作可能なＳｉＣ系パワー半導体素子における放熱性を向上することができる。

【発明の効果】

【0022】

本発明によれば、半導体素子と吸熱素子との間の熱抵抗を大幅に低減することができると共に、半導体素子の表面に形成する薄膜状の吸熱素子を確実に形成することができる。

【図面の簡単な説明】

【0023】

【図1】図１は本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。

【図2】図２は本発明の第１の実施形態の第１変形例に係る半導体装置の要部を示す断面図である。

【図3】図３は本発明の第１の実施形態の第２変形例に係る半導体装置の要部を示す断面図である。

【図4】図４は本発明の第２の実施形態に係る半導体装置の要部を示す断面図である。

【図5】図５は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図6】図６は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図7】図７は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図8】図８は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図9】図９は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図10】図１０は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図11】図１１は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図12】図１２は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図13】図１３は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図14】図１４は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図15】図１５は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図16】図１６は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図17】図１７は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図18】図１８は本発明の第３の実施形態に係る半導体装置の製造方法の要部を示す一工程の断面図である。

【図19】図１９は本発明の一実施例に係る吸熱素子の一例を示す模式図である。

【図20】図２０は一実施例に係るペルチェ素子にゼーベック係数及び熱伝導率の下限値を設定した場合の総熱移動量と、従来のビスマステルルを用いたペルチェ素子の総熱移動量との駆動電流依存性を比較したグラフである。

【図21】図２１は一実施例に係るペルチェ素子に使用可能な材料ごとの総熱移動量の駆動電流依存性を示すグラフである。

【発明を実施するための形態】

【0024】

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。

【0025】

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の要部の断面構成を示している。

【0026】

図１に示すように、本実施形態に係る半導体装置１００は、半導体素子本体部１０と、該半導体素子本体部１０の上に一体に形成された吸熱素子部２０とから構成される。

【0027】

半導体素子本体部１０は、ショットキーバリアダイオード（以下、ＳＢＤとも略称する。）であり、該ダイオードを構成する半導体には、例えば、炭化シリコン（ＳｉＣ）を用いることができる。ここでは、半導体素子本体部１０は、例えば、ｎ^＋型ＳｉＣからなるバルク層（コンタクト層）１２と、該バルク層１２の上にエピタキシャル成長したｎ型ＳｉＣからなり、耐圧を規制するドリフト層１３と、該ドリフト層１３の上にエピタキシャル成長したｉ型ＳｉＣからなる絶縁性の熱伝導層１５と、バルク層１２におけるドリフト層１３と反対側の面（裏面）上に形成されたアノード電極１１と、ドリフト層１３におけるバルク層１２と反対側の面（表面）上で、且つ、熱伝導層１５から部分的に露出された領域（電極形成領域）の上に選択的に形成された複数のカソード電極１６とから構成される。図１においては、便宜上、複数のカソード電極１６のうちの１つを図示しているが、同一形状の複数のカソード電極１６が横方向に（２次元的に）所定の間隔をおいて配置されている。ここでは、アノード電極１１として、例えば、ニッケルシリサイド（ＮｉＳｉ_ｘ）を用い、カソード電極１６として、ニッケル（Ｎｉ）を用いている。また、ドリフト層１３の上部におけるカソード電極１６と対向する周縁部には、該ＳＢＤの耐圧を向上させるためのｐ^＋領域１４が形成されている。なお、該ｐ^＋領域１４は、当該ＳＢＤに必ずしも設ける必要はなく、半導体装置１００の用途等に応じて適宜設ければよい。

【0028】

アノード電極１１の構成材料は、ニッケルシリサイドに限られず、ｎ型ＳｉＣと良好なオーミック接触を得られる金属又は金属シリサイドであれば適用できる。また、カソード電極１６の構成材料は、ニッケルに限られず、ｎ型ＳｉＣと良好なショットキー接触を得られる金属であれば適用できる。

【0029】

一方、吸熱素子部２０は、半導体素子本体部１０の上に、それぞれ複数のドット（島）状に交互に配置されたｐ型シリコン層２２及びｎ型シリコン層２４と、これらシリコン層２２、２４に交互に電流が流れるようにその下部に配置された下部電極２１及びその上部に配置された上部電極２５とから構成された薄膜状のペルチェ素子である。ここで、下部電極２１及び上部電極２５には、例えば、ニッケル（Ｎｉ）を用いることができる。ｐ型シリコン層２２及びｎ型シリコン層２４との間、下部電極２１同士の間並びに上部電極２５同士の間には、例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜２３が充填されて形成されている。

【0030】

吸熱素子部２０は、その下部電極２１が、半導体素子本体部１０の表面から露出するｉ型ＳｉＣからなる絶縁性の熱伝導層１５と直接に接続、すなわち熱的に連結されている。また、カソード電極１６の上方の領域において、吸熱素子部２０は、カソード電極１６の周囲に充填された、例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜１７と接続されている。このように、ｐ型シリコン層２２及びｎ型シリコン層２４は、半導体素子本体部１０の熱伝導層１５と絶縁膜１７とに対して並行に配列されている。

【0031】

なお、吸熱素子部２０を構成する半導体として、シリコン（Ｓｉ）を用いたが、これに限られず、該シリコン（Ｓｉ）と同様に、バルクでの熱伝導率が５０Ｗ／ｍＫ以上であり、ゼーベック係数が３００μＶ／Ｋ以上である半導体材料を用いることができる。そのような半導体材料には、例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）又はダイヤモンド（Ｃ）等がある。これらを用いると、高効率のペルチェ素子を作製することができる。

【0032】

また、下部電極２１及び上部電極２５には、ニッケル（Ｎｉ）を用いたが、これに限られず、チタン（Ｔｉ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）又は金（Ａｕ）を用いることができる。

【0033】

本実施形態においては、下部電極２１は、例えば厚さが４５０ｎｍのＮｉ膜とし、ｐ型シリコン層２２及びｎ型シリコン層２４は、例えば厚さを１．２μｍとし、上部電極２５は、例えば厚さが２００ｎｍのＮｉ膜としている。このように、本実施形態に係る半導体装置１００を構成する吸熱素子部２０の本体の厚さは１．８５μｍであり、２μｍ以内に収まる。

【0034】

また、吸熱素子部２０は、半導体素子本体部１０における発熱源の面積の１０％以上の領域を被覆していれば、本発明の効果を確実に得ることができる。ここで、半導体素子本体部１０の発熱源とは、主として、ドリフト層１３における複数のカソード電極１６とアノード電極１１との対向部分を含む領域の平面視での領域の総和をいう。

【0035】

−効果−
以上より、本実施形態によれば、ＳＢＤとして構成された半導体素子本体部１０の上に一体に形成される薄膜状のペルチェ型の吸熱素子部２０において、該吸熱素子部２０の下部電極２１が、半導体素子本体部１０のエピタキシャル成長部である絶縁性の熱伝導層１５と直接に接続される。このため、半導体素子本体部１０と吸熱素子部２０との間の熱抵抗が大幅に低減される。

【0036】

（第１の実施形態の第１変形例）
図２は本発明の第１の実施形態の第１変形例に係る半導体装置の要部の断面構成を示している。

【0037】

第１変形例に係る半導体装置１００Ａは、半導体素子本体部１０が第１の実施形態と異なっているが、その他の点については、第１の実施形態と同様の構成である。そこで、以下の説明では、第１の実施形態の構成要素と同様の構成要素については、同一の符号を付している。

【0038】

図２に示すように、本変形例に係る半導体装置１００Ａに含まれる半導体素子本体部１０は、ジャンクションバリアショットキーダイオード（以下、ＪＢＳダイオードとも略称する。）である。半導体素子本体部１０を構成するＪＢＳダイオードは、ｉ型ＳｉＣからなる絶縁性の熱伝導層１５に、互いに間隔をおいた複数の空隙部を設け、この空隙部に、例えばニッケル（Ｎｉ）を充填してなる複数のカソード電極１６ａを有している。

【0039】

また、ドリフト層１３における分割された各熱伝導層１５の下側部分には、それぞれ、ｐ^＋領域１４ａが形成されて、半導体素子本体部１０の耐圧を向上させている。

【0040】

なお、吸熱素子部２０においては、第１の実施形態と同等の構成である。

【0041】

従って、第１の実施形態で説明した部材の厚さ等だけでなく、他の適用可能な材料は、本変形例においても適用できる。

【0042】

（第１の実施形態の第２変形例）
図３は本発明の第１の実施形態の第２変形例に係る半導体装置の要部の断面構成を示している。

【0043】

第２変形例に係る半導体装置１００Ｂは、半導体素子本体部１０が第１変形例と異なっているが、その他の点については、第１変形例と同様の構成である。そこで、図３においても、図２の構成要素と同様の構成要素については、同一の符号を付している。

【0044】

図３に示すように、本変形例に係る半導体装置１００Ｂに含まれる半導体素子本体部１０は、第１変形例に係るＪＢＳダイオードから、耐圧向上のためのｐ^＋領域１４ａを省略している。従って、第２変形例に係るＪＢＳダイオードは、ショットキーバリアダイオード（ＳＢＤ）である。これは、ドリフト層１３に、耐圧が高いｎ型ＳｉＣを用いていることから、ｐ^＋領域１４ａを省略した場合でも、ＳＢＤとして動作が可能となるからである。

【0045】

また、本変形例においても、第１の実施形態で説明した部材の厚さ等に加え、他の適用可能な材料も適用できる。

【0046】

（第２の実施形態）
図４は本発明の第２の実施形態に係る半導体装置の要部の断面構成を示している。

【0047】

図４に示すように、本実施形態に係る半導体装置１００Ｃは、半導体素子本体部３０と、該半導体素子本体部３０の上に一体に形成された吸熱素子部２０とから構成される。

【0048】

第２の実施形態に係る半導体装置１００Ｃは、半導体素子本体部１０が第１の実施形態と異なっているが、その他の点については、第１の実施形態と同様の構成である。そこで、以下の説明では、第１の実施形態の構成要素と同様の構成要素については、同一の符号を付している。

【0049】

図４に示すように、本実施形態に係る半導体装置１００Ｃに含まれる半導体素子本体部３０は、金属−酸化物−半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴとも略称する。）である。半導体素子本体部３０を構成するＭＯＳＦＥＴは、ｎ^＋型ＳｉＣからなるバルク層（コンタクト層）３２と、該バルク層３２の上にエピタキシャル成長したｎ型ＳｉＣからなり、耐圧を規制するドリフト層３３と、該ドリフト層３３の上にエピタキシャル成長したｉ型ＳｉＣからなる絶縁性の熱伝導層３７とを有している。ここでは、ｎ^＋型ＳｉＣの不純物濃度は、例えば、１．０×１０^１８ｃｍ^−３程度としてもよく、ｎ型ＳｉＣは、１．０×１０^１６ｃｍ^−３程度としてもよい。また、ドリフト層３３の厚さは、１０μｍ程度としてもよい。

【0050】

ドリフト層３３の表面上で、且つ、熱伝導層３７から部分的に露出された領域（電極形成領域）の上には、ゲート絶縁膜３８ａを介したゲート電極３９が選択的に形成されている。該ゲート電極３９及びゲート絶縁膜３８ａは、絶縁膜３８ｂにより覆われている。ここで、ゲート電極３９には、例えば、多結晶シリコン（Poly-Ｓｉ）でもよく、さらには、多結晶炭化シリコン（Poly-ＳｉＣ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）を用いてもよい。また、ゲート絶縁膜３８ａには、例えば、酸化シリコン（ＳｉＯ_２）でもよく、さらには、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ_３Ｎ_４）、窒化ボロン（ＢＮ）又はダイヤモンド（Ｃ）を用いてもよい。

【0051】

さらに、ドリフト層３３の上で、且つ熱伝導層３７同士の間の電極形成領域には、例えばニッケル（Ｎｉ）からなるソース電極４０が絶縁膜３８ｂを覆うように形成されている。

【0052】

ドリフト層３３の上部には、各熱伝導層３７とこれと対向するゲート絶縁膜３８ａの端部との間に、それぞれｐ型のボディ層３４が形成されている。さらに、各ボディ層３４の上部には、ゲート絶縁膜３８ａ側にｎ^＋型のソース層３５がそれぞれ形成され、該ソース層３５と隣接して熱伝導層３７側に、耐圧向上のためのｐ^＋領域３６がそれぞれ形成されている。各ソース層３５は、その上に形成されているソース電極４０とオーミック接触する。なお、バルク層３２の裏面上には、例えばニッケル（Ｎｉ）からなるドレイン電極３１が形成されている。これらボディ層３４、ソース層３５及びｐ^＋領域３６は、それぞれ、公知のリソグラフィ法及びイオン注入法等によって形成することができる。ここで、ボディ層３４のｐ型の不純物濃度は、例えば、１．０×１０^１６ｃｍ^−３程度としてもよく、また、ソース層３５のｎ型の不純物濃度は、例えば、１．０×１０^２０ｃｍ^−３程度としてもよい。

【0053】

ＭＯＳＦＥＴにおいては、ゲート電極３９に所定の電圧が引加されて、ｐ型のボディ層３４におけるゲート絶縁膜３８ａとの境界部分に反転層であるｎ型のチャネル領域３４ａが形成される。その結果、動作電流は、ドレイン電極３１、バルク層３２、ドリフト層３３、チャネル領域３４ａ、ソース層３５及びソース電極４０の順に流れる。この電流経路においては、チャネル領域３４ａにおけるチャネル抵抗とドリフト層３３におけるドリフト抵抗とが大きい。従って、該チャネル抵抗及び該ドリフト抵抗によるジュール熱が、半導体素子本体部３０の全体の発熱量に占める割合が高い。

【0054】

ここでも、第１の実施形態の半導体装置１００と同様に、吸熱素子部２０は、半導体素子本体部３０における発熱源の面積の１０％以上の領域を被覆していれば、本発明の効果を確実に得ることができる。半導体素子本体部３０の発熱源とは、上記の説明から、主として、複数のチャネル領域３４ａとドリフト層３３を含む領域の平面視での領域の総和をいう。

【0055】

−効果−
以上より、本実施形態によれば、ＭＯＳＦＥＴとして構成された半導体素子本体部３０の上に一体に形成される薄膜状のペルチェ型の吸熱素子部２０において、該吸熱素子部２０の下部電極２１が、半導体素子本体部３０のエピタキシャル成長部である絶縁性の熱伝導層３７と直接に接続される。このため、半導体素子本体部３０と吸熱素子部２０との間の熱抵抗が大幅に低減される。

【0056】

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法の一例について図面を参照しながら説明する。図５〜図１８は第３の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。

【0057】

まず、図１８に示す第３の実施形態に係る半導体装置１００Ｄを構成する半導体素子本体部１０は、バルク層がｎ型ＳｉＣからなるドリフト層１３として構成されている。また、ｉ型ＳｉＣからなる絶縁性の熱伝導層１５は、ドリフト層１３の＋ｃ面上にエピタキシャル成長されて形成されている。また、半導体素子本体部１０のカソード電極１６を形成する領域であるドリフト層１３における電極形成領域１０ａの上方は、吸熱素子部２０が配置されない領域となっている。

【0058】

本実施形態に係る半導体装置１００Ｄの製造方法は、まず、図５に示すように、ドリフト層１３の＋ｃ面（以下、表面と呼ぶ。）の上に、厚さが１μｍ程度の絶縁性のＳｉＣ層（熱伝導層１５）がエピタキシャル成長された基板を用意し、用意した基板の−ｃ面（以下、裏面と呼ぶ。）上に、アノード電極１１となるニッケル（Ｎｉ）膜を成膜する。具体的には、基板をＳＨ（硫酸過水）洗浄し、その後、スパッタ法により、裏面の上に、厚さが１００ｎｍ程度のＮｉ膜を成膜する。続いて、Ｎｉ膜が成膜された基板を高速熱処理（ＲＴＡ）炉に投入して、温度が１０００℃で２分間の熱処理を行う。この熱処理により、成膜されたＮｉ膜はシリサイド化され、すなわちニッケルシリサイド（ＮｉＳｉ_ｘ）からなるアノード電極１１を得る。なお、ここでの基板は、複数のチップに分割できるウェーハ状態の基板でもよく、チップに分割されたチップ状の基板であってもよい。

【0059】

次に、図６に示すように、熱伝導層１５の上に、例えば、厚さが４５０ｎｍ程度のニッケルからなる下部電極形成膜２１Ａと、厚さが１．２μｍ程度のｐ型シリコン層２２Ａと、厚さが２００ｎｍ程度のニッケルからなる第１犠牲膜５１とを順次形成する。下部電極形成膜２１Ａ及び第１犠牲膜５１は、例えばスパッタ法により成膜することができ、ｐ型シリコン層２２Ａは、例えば化学気相堆積（ＣＶＤ）法又はスパッタ法により成膜することができる。

【0060】

次に、リソグラフィ法により、第１犠牲膜５１の上に、ｐ型シリコン層２２Ａから、ドット状のｐ型シリコン層２２を得るための第１マスクパターン６１を形成し、形成した第１マスクパターン６１をマスクとし、塩酸過水を用いて、第１犠牲膜５１をウェットエッチングすることにより、図７に示すように、第１犠牲膜５１から第１マスク膜５１Ａを形成する。ここで用いた塩酸過水は、濃塩酸：過酸化水素水：純水の比率が、例えば、体積比で１：１：１０とした混合物であり、過酸化水素水に純水を加えた後に、濃塩酸を加える。

【0061】

次に、図８に示すように、形成された第１マスク膜５１Ａをマスクとしたドライエッチングにより、ドット状のブロックパターンを有する複数のｐ型シリコン層２２を得る。ドライエッチングには、塩素（Ｃｌ_２）と臭化水素（ＨＢｒ）との混合ガスを反応性ガスとする誘導結合プラズマ（ＩＣＰ）を用いている。プラズマエッチング条件の一例として、基板温度を−１５℃、反応器内圧力を約０．１３３Ｐａ、ＩＣＰ出力を４００Ｗ、基板バイアス電圧を１９０Ｖとしている。また、Ｃｌ_２ガスの流量は４０ｍｌ／ｍｉｎ（０℃、１ａｔｍ）とし、ＨＢｒガスの流量は２０ｍｌ／ｍｉｎ（０℃、１ａｔｍ）としている。なお、エッチング条件は、これに限られない。

【0062】

次に、図９から図１１に示す工程においては、ドット状のブロックパターンを有する複数のｎ型シリコン層２４を形成する。

【0063】

ずなわち、図９に示すように、ｐ型シリコン層２２を含む下部電極形成膜２１Ａの上に、ｎ型シリコン層２４Ａ及びニッケル（Ｎｉ）からなる第２犠牲膜５２を順次形成する。ここでも、ｎ型シリコン層２４ＡはＣＶＤ法又はスパッタ法により、第２犠牲膜５２はスパッタ法により成膜することができる。

【0064】

次に、図１０に示すように、図７に示す工程と同様の塩酸過水を用いて、第２犠牲膜５２から、ドット状のｎ型シリコン層２４を得るための第２マスク膜５２Ａを形成する。この後、各第２マスク膜５２の表面清浄化処理を行ってもよい。

【0065】

次に、図１１に示すように、図８に示す工程と同様に、第２マスク膜５２Ａをマスクとし、Ｃｌ_２とＨＢｒとの混合ガスを用いたＩＣＰエッチングにより、ｎ型シリコン層２４Ａから、ドット状のブロックパターンを有する複数のｎ型シリコン層２４を得る。なお、ドット状のｐ型シリコン層２２及びｎ型シリコン２４の形成順序は、特に問われない。

【0066】

次に、リソグラフィ法により、ｐ型シリコン層２２及びｎ型シリコン層２４を含む下部電極形成膜２１Ａの上に、ＳＢＤの電極形成領域１０ａを開口パターンに持つ第２マスクパターン６２を形成する。続いて、形成された第２マスクパターン６２をマスクとして、下部電極形成膜２１Ａに対して塩酸過水を用いたエッチングを行うことにより、図１２に示すように、下部電極形成膜２１Ａにおける電極形成領域１０ａに含まれる部分を除去する。

【0067】

次に、図１３に示すように、第２マスクパターン６２を除去し、続いて、第１マスク膜５１Ａ、第２マスク膜５２Ａ及び下部電極形成膜２１Ａをハードマスクとして、熱伝導層１５に対して、図１１に示す工程と同様のＩＣＰエッチングを行って、ドリフト層１３の電極形成領域１０ａを露出する。ここでは、ｉ型ＳｉＣからなる熱伝導層１５の厚さを１μｍとしているため、ＩＣＰエッチングの基板バイアス電圧の値をシリコン層の場合の１９０Ｖから、例えば４５０Ｖとしている。本実施形態においては、上述のように、下部電極形成膜２１Ａの膜厚を４５０ｎｍとし、各マスク膜５１Ａ、５２Ａの膜厚を２００ｎｍとしているが、ハードマスクの目減り分を考慮して、各ハードマスクの厚さは適宜変更が可能である。例えば、本実施形態の場合は、下部電極形成膜２１Ａの膜厚を最大で７００ｎｍ程度とし、各マスク膜５１Ａ、５２Ａの膜厚を最大で４００ｎｍ程度としてもよい。

【0068】

次に、図１４に示すように、リソグラフィ法により、ドリフト層１３の電極形成領域１０ａを含む下部電極形成膜２１Ａの上に、下部電極形成パターンを有する第３マスクパターン６３を形成する。続いて、形成した第３マスクパターン６３をマスクとして、塩酸過水によりエッチングを行って、下部電極形成膜２１Ａから複数の下部電極２１を形成する。

【0069】

次に、図１５に示すように、第３マスクパターン６３を除去し、続いて、スピンコート法により、基板上の全面に二酸化シリコン（ＳｉＯ_２）分散液を塗布する。続いて、空気中で温度が１８０℃、３０分間の前硬化処理と、窒素中で温度が４００℃、３０分間の本硬化処理とを順次行って、絶縁形成膜２３Ａを成膜する。なお、絶縁形成膜２３Ａを成膜するよりも前に、各シリコン２２、２４の表面及びドリフト層１３における電極形成領域１０ａの表面の疎水化を図るために、例えば、ビス（トリメチルシリル）アミン（ＨＭＤＳ）による熱処理を施してもよい。具体的には、スピンコートしたＨＭＤＳを空気中で温度が１８０℃、５分間の熱処理を行うとよい。

【0070】

次に、リソグラフィ法により、絶縁形成膜２３Ａ上における電極形成領域１０ａに開口パターンを有する第４マスクパターン６４を形成し、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングにより絶縁形成膜２３Ａをエッチングして、図１６に示すように、ドリフト層１３における電極形成領域１０ａを再度露出する。

【0071】

次に、図１７に示すように、スパッタ法により、少なくともドリフト層１３の電極形成領域１０ａ上での膜厚が、例えば２００ｎｍとなるように、ニッケル（Ｎｉ）からなる電極形成膜２５Ａを成膜する。この後、電極形成膜２５Ａの表面の清浄化処理を行ってもよい。

【0072】

次に、図１８に示すように、リソグラフィ法により、電極形成膜２５Ａの上に、ペルチェ素子の上部電極パターン及びＳＢＤの電極パターンを有するマスクパターン（図示せず）を用いて、塩酸過水によるウェットエッチングを行って、電極形成膜２５Ａから、ペルチェ素子の複数の上部電極２５と、ＳＢＤのカソード電極１６をそれぞれ形成する。これにより、本実施形態に係る半導体装置１００Ｄを得る。

【0073】

−効果−
以上より、本実施形態によれば、例えば、炭化シリコン（ＳｉＣ）のバルク部であるドリフト層１３の上にエピタキシャル成長した絶縁性（ｉ型ＳｉＣ）の熱伝導層１５を有するＳＢＤ素子からなる半導体素子本体部１０と、該熱伝導層１５の上に直接に形成された、すなわち熱的に連結されたシリコン（Ｓｉ）を用いた薄膜状のペルチェ素子からなる吸熱素子部２０とを有する半導体装置１００Ｄを確実に形成することができる。

【0074】

（その他の実施形態）
上記の各実施形態及びその変形例においては、絶縁性の熱伝導層１５、３７は、ｉ型ＳｉＣにより構成したが、これに代えて、いずれも絶縁性の、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ_ｘ）、酸化亜鉛（ＺｎＯ）、Ｃ（ダイヤモンド）、窒化ボロン（ＢＮ）又は酸化ガリウム（Ｇａ_２Ｏ_３）を用いてもよい。ここで、各構成材料の熱伝導率は、５Ｗ／ｍＫ以上、且つ、抵抗率が１０^８Ωｃｍ以上であることが好ましい。

【0075】

また、これらの材料からなる熱伝導層１５、３７は、半導体素子本体部１０、３０に対して、熱的に且つ連続的に接触して一体化されていることが好ましい。

【0076】

また、これらの材料からなる熱伝導層は、半導体素子本体部１０、３０を構成する半導体材料の表面からエピタキシャル成長して形成されていることが好ましい。

【0077】

すなわち、半導体素子本体部１０、３０を構成する半導体材料には、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ_ｘ）、酸化亜鉛（ＺｎＯ）、Ｃ（ダイヤモンド）、窒化ボロン（ＢＮ）又は酸化ガリウム（Ｇａ_２Ｏ_３）を用いることができる。

【0078】

また、半導体素子本体部１０、３０における幅が比較的に狭い発熱領域（例えば、図４のチャネル領域３４ａ）、及び例えば、図４の熱伝導層３７の長手方向にわたって、その周囲を断熱する断熱層が設けられていてもよい。この場合の断熱層の熱伝導率は、０．５Ｗ／ｍＫ以下であることが好ましい。

【実施例】

【0079】

以下、本発明に係る吸熱素子の一実施例について図面を参照しながら説明する。

【0080】

図１９に示すように、本実施例に係る吸熱素子であるペルチェ素子６０は、その単体の大きさを、平面積Ｓ×高さ（厚さ）ｌ＝１ｍｍ^２×１ｍｍ＝１ｍｍ^３とする。図１９において、ペルチェ素子６０の表面及び裏面に、例えばニッケルからなる金属電極６１を配置し、その表面を電源の正極と接続し、その裏面を電源の負極と接続して電流Ｉを流す。このとき、矢印６３はペルチェ効果による熱移動を表し、矢印６４は熱伝導による熱移動を表し、矢印６５はジュール熱による発熱を表す。

【0081】

ここでは、ペルチェ素子６０の表裏面の温度差を４０℃とする。これは、例えば、表面側に温度が８０℃の冷却媒体が流通する冷却器が接続され、裏面側にパワーデバイスが接続されて、該パワーデバイスの温度が１２０℃以下となる状況を想定することができる。周囲環境温度は２９５Ｋ（２２℃：室温）とし、電気抵抗率は、１×１０^−５Ωｍとする。

【0082】

以下に、ペルチェ素子の吸熱性能を表す導出式として一般的な［式１］を記す。
［式１］
Ｑ_ｏｕｔ ＝ α_ｅＴ_ｃｊＩ −（１／２）ＲＩ^２ −ＫΔＴ_ｊ

【0083】

但し、Ｒ ＝ ρ（Ｓ／ｌ）， Ｋ ＝ κ（ｌ／Ｓ）
ここで、Ｑ_ｏｕｔは総熱移動量、αはゼーベック係数、Ｔは室温、Ｉは電流（ペルチェ駆動電流）、ΔＴは表裏面温度差、ρは電気抵抗率、Ｓはペルチェ素子の単体面積、ｌはペルチェ素子の単体厚さ、κは熱伝導率をそれぞれ表す。また、［式１］の第１項は、ペルチェ効果を表し、第２項はジュール熱を表し、第３項は熱伝導を表す。

【0084】

以下の［表１］に、従来から使用されているビスマステルル（Ｂｉ_２Ｔｅ_３）、並びに本発明に使用可能なシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ボロン（ＢＮ）及びダイヤモンド（Ｃ）のそれぞれの計算に用いる数値の一覧を記す。

【0085】

【表1】

【0086】

次に、［表１］の数値による［式１］の計算結果から、従来のビスマステルルと本実施例（本発明）の下限値とを図２０にグラフ化して両者を比較する。本実施例においては、所望の総熱移動量（吸熱量）における最低値（ニーズ（Ｎ）と呼ぶ。）を本実施例のペルチェ素子の用途に鑑み、３００Ｗ／ｃｍ^２に設定する。これは、例えばパワーデバイスの発熱量によるニーズである。

【0087】

図２０に示すように、本実施例に係る下限値を表すグラフＡ（ゼーベック係数が３００μＶ／Ｋ以上且つ熱伝導率が５０Ｗ／ｍＫ以上）では、その最大吸熱量が３０８．８Ｗ／ｃｍ^２となり、上記のニーズを満たす。一方、グラフＢに示すビスマステルルを用いた従来のペルチェ素子の場合は、その最大吸熱量が２３．４Ｗ／ｃｍ^２に過ぎず、上記のニーズを満たすことはできない。

【0088】

図２１に、［表１］に掲載した各材料（ビスマステルルを除く）における表裏面の温度差ΔＴを４０℃とした場合の計算値によるグラフをそれぞれ示す。図２１に示すように、ペルチェ素子の構成材料にダイヤモンドを用いたグラフＣにおいて、その最大吸熱量は３１００Ｗ／ｃｍ^２程度を示す。従って、ニーズＮの１０倍の３０００Ｗ／ｃｍ^２の１０％以上、すなわち、本実施例においては、ペルチェ素子が、例えば発熱源であるパワーデバイスの表面積の１０％以上の領域を被覆していれば、ニーズＮの値を満たすことが可能となる。

【産業上の利用可能性】

【0089】

本発明に係る吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法は、半導体素子と吸熱素子との間の熱抵抗を低減でき、この種の半導体装置を組み込んだインバータを搭載した自動車（ＨＶ、ＨＥＶ等）に加え、発電・送配電システム（スマートグリッド等）、自動車以外の輸送機器（鉄道、船舶、航空機等）、産業機械（ＦＡ機器、エレベータ等）、ＩＴ関連機器（パソコン、携帯電話等）及び民生・家電機器（エアコン、ＦＰＤ、ＡＶ機器等）並びにそれらの製造技術分野において好適に適用できる。

【符号の説明】

【0090】

１０ 半導体素子本体部（半導体素子／パワー半導体素子）
１０ａ 電極形成領域
１５ 熱伝導層（電気絶縁体）
１６ カソード電極（半導体素子の電極）
１６ａ カソード電極
２０ 吸熱素子部（吸熱素子／ペルチェ素子）
２１Ａ 下部電極形成膜（下部金属膜）
２１ 下部電極
２２ ｐ型シリコン層（ｐ型半導体層／第１導電型半導体ブロック）
２２Ａ ｐ型シリコン層（第１導電型半導体層）
２４ ｎ型シリコン層（ｎ型半導体層／第２導電型半導体ブロック）
２４Ａ ｎ型シリコン層（第２導電型半導体層）
２５ 上部電極
２５Ａ 電極形成膜（上部金属膜）
３０ 半導体素子本体部（半導体素子／パワー半導体素子）
５１ 第１犠牲膜（第１金属犠牲膜）
５１Ａ 第１マスク膜（第１金属マスク膜）
５２ 第２犠牲膜（第２金属犠牲膜）
５２Ａ 第２マスク膜（第２金属マスク膜）
６０ ペルチェ素子
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】