特許 6571493 インクリメンタル型デルタシグマＡＤ変調器及びＡＤ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6571493

(24)【登録日】2019年8月16日

(45)【発行日】2019年9月4日

(54)【発明の名称】インクリメンタル型デルタシグマＡＤ変調器及びＡＤ変換器

(51)【国際特許分類】

   H03M 3/02 20060101AFI20190826BHJP

【ＦＩ】

   H03M3/02

【請求項の数】11

【全頁数】15

(21)【出願番号】特願2015-216669(P2015-216669)

(22)【出願日】2015年11月4日

(65)【公開番号】特開2016-131366(P2016-131366A)

(43)【公開日】2016年7月21日

【審査請求日】2018年8月2日

(31)【優先権主張番号】特願2015-1426(P2015-1426)

(32)【優先日】2015年1月7日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】片山 貴登

(72)【発明者】

【氏名】宮原 由一

(72)【発明者】

【氏名】佐々木 寛弥

【審査官】 大野 友輝

(56)【参考文献】

【文献】 米国特許出願公開第２０１４／０１６７９９５（ＵＳ，Ａ１）

【文献】 米国特許第６９５４１５９（ＵＳ，Ｂ１）

【文献】 米国特許第５１５９３４１（ＵＳ，Ａ）

【文献】 特開平１０−１９０４６８（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１３６６７６（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００８／００７４３０３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

入力信号を積分するアナログ積分器と、
前記アナログ積分器の出力信号を量子化する量子化器と、
前記量子化器の出力に基づいてＤＡ変換するＤＡ変換器と、
前記アナログ積分器をリセットするためのリセット信号を出力するリセット信号出力器と、
を備え、
所定のオーバーサンプリング比で動作するインクリメンタル型デルタシグマＡＤ変調器であって、
前記アナログ積分器は、
第１の複数のスイッチトキャパシタと、
前記第１の複数のスイッチトキャパシタと接続する演算増幅器と、
前記演算増幅器の入力と出力を接続する帰還キャパシタと、
を含み、
前記第１の複数のスイッチトキャパシタの各スイッチトキャパシタは同一の信号が入力される
インクリメンタル型デルタシグマＡＤ変調器。

【請求項2】

前記第１の複数のスイッチトキャパシタは、前記各スイッチトキャパシタに蓄積した電荷を前記インクリメンタル型デルタシグマＡＤ変調器の１オーバーサンプリング毎に、順次、前記帰還キャパシタに転送する請求項１に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項3】

前記第１の複数のスイッチトキャパシタに含まれるスイッチトキャパシタの個数は、
前記インクリメンタル型デルタシグマＡＤ変調器のオーバーサンプリング比の数よりも小さい数である請求項１又は２に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項4】

複数のダミースイッチトキャパシタを備え、
前記複数のダミースイッチトキャパシタは同一の信号が入力される複数のダミーキャパシタを含み、
前記複数のダミースイッチトキャパシタは、前記第１の複数のスイッチトキャパシタの各スイッチトキャパシタに蓄積された電荷が前記帰還キャパシタに転送された後に、前記複数のダミーキャパシタを前記演算増幅器の反転入力と非反転入力に接続する請求項３に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項5】

前記複数のダミースイッチトキャパシタは、前記インクリメンタル型デルタシグマＡＤ変調器が複数のオーバーサンプリングを行う期間に渡って、前記複数のダミーキャパシタを前記演算増幅器の反転入力と非反転入力に接続する請求項４に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項6】

前記第１の複数のスイッチトキャパシタに含まれるスイッチトキャパシタの個数は、
前記インクリメンタル型デルタシグマＡＤ変調器のオーバーサンプリング比の数と同じである請求項１又は２に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項7】

前記第１の複数のスイッチトキャパシタに入力される信号と同一の信号が入力される第１の複数のフィードフォワードスイッチトキャパシタを備える請求項１から６の何れか１項に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項8】

前記第１の複数のスイッチトキャパシタに入力される信号と同一の信号が入力されるサンプルホールド回路と、
前記サンプルホールド回路の出力が入力される第１の複数のフィードフォワードスイッチトキャパシタと、
を備える請求項１から７の何れか１項に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項9】

前記第１の複数のフィードフォワードスイッチトキャパシタの出力が前記量子化器に入力される請求項８に記載のインクリメンタル型デルタシグマＡＤ変調器。

【請求項10】

請求項１から９の何れか１項に記載のインクリメンタル型デルタシグマＡＤ変調器と、
前記インクリメンタル型デルタシグマＡＤ変調器の出力信号が入力されるデジタル演算部と、
を備え、
前記デジタル演算部は、入力信号を増幅するデジタル増幅器を備えるＡＤ変換器。

【請求項11】

前記デジタル演算部は、入力信号を積分するデジタル積分器を備える請求項１０に記載のＡＤ変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インクリメンタル型デルタシグマＡＤ変調器及びＡＤ変換器に関する。

【背景技術】

【0002】

従来からアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器は様々な機器に使用されている。ＡＤ変換器は、一般に、高い精度と低消費電力であることが求められる。高い精度と低消費電力を兼ね備えたＡＤ変換器としては、例えば、インクリメンタル型デルタシグマＡＤ変換器が挙げられる。
図１は、特許文献１のインクリメンタル型デルタシグマＡＤ変換器を示すブロック図である。このインクリメンタル型デルタシグマＡＤ変換器は、サンプルホールド（ＳＨ）回路１とリセット信号発生器２とデルタシグマ変調器３とデジタル演算部４とを備えている。デルタシグマ変調器３はＬ（＞＝１）段のアナログ積分器１２と量子化器１３とＤＡコンバータ（ＤＡＣ）１４と加算器１１とで構成されている。リセット信号発生器２は、アナログ信号をデジタル信号に変換する前にアナログ積分器１２とデジタル演算部４内のデジタル積分器（図示せず）とをリセットする。インクリメンタル型デルタシグマＡＤ変換器は、通常のデルタシグマＡＤ変換器と異なり、リセット信号発生器２を備える点を特徴としている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開２０１３／１３６６７６号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１のインクリメンタル型デルタシグマＡＤ変換器では、デルタシグマ変調器３のループの外にサンプルホールド回路を備えている。このサンプルホールド回路は、デルタシグマ変調器３のループの外にあるため、サンプルホールド回路で発生したノイズがそのままデルタシグマ変調器３の入力信号に重畳する恐れがある。そのため、サンプルホールド回路は低ノイズであることが求められるが、サンプルホールド回路を低ノイズ化すると、消費電力が増大するという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、低ノイズ且つ低消費電力のインクリメンタル型デルタシグマＡＤ変調器及びＡＤ変換器を提供することにある。

【課題を解決するための手段】

【0005】

本発明の第１の態様は、入力信号を積分するアナログ積分器と、前記アナログ積分器の出力信号を量子化する量子化器と、前記量子化器の出力に基づいてＤＡ変換するＤＡ変換器と、前記アナログ積分器をリセットするためのリセット信号を出力するリセット信号出力器と、を備え、所定のオーバーサンプリング比で動作するインクリメンタル型デルタシグマＡＤ変調器であって、前記アナログ積分器は、第１の複数のスイッチトキャパシタと、前記第１の複数のスイッチトキャパシタと接続する演算増幅器と、前記演算増幅器の入力と出力を接続する帰還キャパシタと、を含み、前記第１の複数のスイッチトキャパシタの各スイッチトキャパシタは同一の信号が入力されるインクリメンタル型デルタシグマＡＤ変調器である。

【0006】

本発明の第２の態様は、上述した第１の態様のインクリメンタル型デルタシグマＡＤ変調器と、前記インクリメンタル型デルタシグマＡＤ変調器の出力信号が入力されるデジタル演算部と、を備え、前記デジタル演算部は、入力信号を増幅するデジタル増幅器を備えるＡＤ変換器である。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。

【発明の効果】

【0007】

本発明によれば、低ノイズ且つ低消費電力のインクリメンタル型デルタシグマＡＤ変調器及びＡＤ変換器を提供することができる。

【図面の簡単な説明】

【0008】

【図1】従来のインクリメンタルデルタシグマＡＤ変換器を示すブロック図である。

【図2】本発明に係るＡＤ変換器の実施形態１を説明するための回路構成図である。

【図3】実施形態１のＡＤ変換器の第１の複数のスイッチトキャパシタを説明するための図である。

【図4】図２における信号波形図である。

【図5】本発明に係るＡＤ変換器の実施形態２を説明するための回路構成図である。

【図6】図５における信号波形図である。

【図7】本発明に係るＡＤ変換器の実施形態３を説明するための回路構成図である。

【図8】図７における信号波形図である。

【図9】本発明に係るＡＤ変換器の実施形態４を説明するための回路構成図である。

【図10】本発明に係るＡＤ変換器の実施形態５を説明するための回路構成図である。

【発明を実施するための形態】

【0009】

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。

【0010】

以下、図面を参照して本発明の各実施形態について説明する。
＜実施形態１＞
図２は、本発明に係るＡＤ変換器の実施形態１を説明するための回路構成図である。
実施形態１のＡＤ変換器は、インクリメンタル型デルタシグマＡＤ変調器４０と、インクリメンタル型デルタシグマＡＤ変調器４０からの信号が入力されるデジタル演算部４３と、を備える。インクリメンタル型デルタシグマＡＤ変調器４０は、入力信号を積分するアナログ積分器４１と、アナログ積分器４１の出力信号を量子化する量子化器４２と、量子化器４２の出力をＤＡ変換するＤＡ変換器４１４と、アナログ積分器４１とデジタル演算部４３をリセットするためのリセット信号を出力するリセット信号出力器４４と、を備える。

【0011】

インクリメンタル型デルタシグマＡＤ変調器４０は、１変換サイクル毎に入力アナログ信号をシリアルデジタルコードに変換する。シリアルデジタルコードに含まれるデジタルコード（０又は１で表されるコード）の数は、インクリメンタル型デルタシグマＡＤ変調器４０のオーバーサンプリング比と同じ数になる。例えば、インクリメンタル型デルタシグマＡＤ変調器４０のオーバーサンプリング比が６０の時、インクリメンタル型デルタシグマＡＤ変調器４０は入力アナログ信号を６０個のデジタルコードを含むシリアルデジタルコードに変換する。インクリメンタル型デルタシグマＡＤ変調器４０は、１オーバーサンプリング毎に１つのデジタルコードを出力する。

【0012】

アナログ積分器４１は、第１の複数のスイッチトキャパシタ４１０と、第１の複数のスイッチトキャパシタ４１０と接続する第１のアナログ積分器４１１と、を備える。第１のアナログ積分器４１１は、入力が第１の複数のスイッチトキャパシタ４１０と接続する演算増幅器４１１ａと、演算増幅器４１１ａの入力と出力を接続する帰還キャパシタＣｉ１ｐ及びＣｉ１ｎを備える。

【0013】

実施形態１のアナログ積分器４１は３段のアナログ積分器である。アナログ積分器４１は、更に、第１のアナログ積分器４１１の出力と接続するスイッチトキャパシタＣｓ２ｐ，Ｃｓ２ｎと、スイッチトキャパシタＣｓ２ｐ，Ｃｓ２ｎに接続する第２のアナログ積分器４１２と、第２のアナログ積分器４１２の出力と接続するスイッチトキャパシタＣｓ３ｐ，Ｃｓ３ｎと、スイッチトキャパシタＣｓ３ｐ，Ｃｓ３ｎに接続する第３のアナログ積分器４１３とを含む。

【0014】

第２のアナログ積分器４１２は、スイッチトキャパシタＣｓ２ｐ，Ｃｓ２ｎに接続する演算増幅器４１１ｂと、演算増幅器４１１ｂの入力と出力を接続する帰還キャパシタＣｉ２ｐ及びＣｉ２ｎを備える。
第３のアナログ積分器４１３は、スイッチトキャパシタＣｓ３ｐ，Ｃｓ３ｎに接続する演算増幅器４１１ｃと、演算増幅器４１１ｃの入力と出力を接続する帰還キャパシタＣｉ３ｐ及びＣｉ３ｎを備える。

【0015】

実施形態１のＡＤ変換器のアナログ積分器４１は３段のアナログ積分器であるが、アナログ積分器４１の段数については特に限定は無い。
ＤＡ変換器４１４は、例えば、スイッチトキャパシタ型のＤＡ変換器であり、キャパシタＣｆｂｐ及びＣｆｂｎを備える。ＤＡ変換器４１４は、基準電圧ＲＥＦＰとキャパシタＣｆｂｐを接続し、基準電圧ＲＥＦＰに相当する電荷をキャパシタＣｆｂｐに蓄積する。また、ＤＡ変換器４１４は、基準電圧ＲＥＦＮとキャパシタＣｆｂｎを接続し、基準電圧ＲＥＦＮに相当する電荷をキャパシタＣｆｂｎに蓄積する。尚、基準電圧ＲＥＦＮは基準電圧ＲＥＦＰと逆極性の基準電圧である。

【0016】

そして、ＤＡ変換器４１４は、量子化器４２の出力に基づいて、キャパシタＣｆｂｐの接続先を演算増幅器４１１ａの反転入力に接続するか、非反転入力に接続するかを決定する。キャパシタＣｆｂｐが演算増幅器４１１ａの反転入力に接続された場合は、キャパシタＣｆｂｎは演算増幅器４１１ａの非反転入力に接続され、キャパシタＣｆｂｐが演算増幅器４１１ａの非反転入力に接続された場合は、キャパシタＣｆｂｎは演算増幅器４１１ａの反転入力に接続される。

【0017】

インクリメンタル型デルタシグマＡＤ変調器４０は、インクリメンタル型デルタシグマＡＤ変調器４０の入力ＡＩＮＰ、ＡＩＮＮを量子化器４２に入力するための第１の複数のフィードフォワードスイッチトキャパシタ４２１を含む。
また、インクリメンタル型デルタシグマＡＤ変調器４０は、演算増幅器４１１ａの出力を量子化器４２に入力するための第２の複数のフィードフォワードスイッチトキャパシタ４２２と、演算増幅器４１１ｂの出力を量子化器４２に入力するための第３の複数のフィードフォワードスイッチトキャパシタ４２３と、演算増幅器４１１ｃの出力を量子化器４２に入力するための第４の複数のフィードフォワードスイッチトキャパシタ４２４を備える。

【0018】

第１の複数のフィードフォワードスイッチトキャパシタ４２１は、ＡＩＮＰが入力されるキャパシタＣ０ｆｆｐとＡＩＮＮが入力されるキャパシタＣ０ｆｆｎとを含む。キャパシタＣ０ｆｆｐは、ＡＩＮＰが入力されるｍ個のキャパシタＣ０ｆｆｐ１〜Ｃ０ｆｆｐｍを含み、キャパシタＣ０ｆｆｎは、ＡＩＮＮが入力されるｍ個のキャパシタＣ０ｆｆｎ１〜Ｃ０ｆｆｎｍを含む。

【0019】

このキャパシタ分割数ｍは整数であり、インクリメンタル型デルタシグマＡＤ変調器４０のオーバーサンプリング比と同じ値である。
第２の複数のフィードフォワードスイッチトキャパシタ４２２は、演算増幅器４１１ａの正転出力が入力されるキャパシタＣ１ｆｆｐと演算増幅器４１１ａの反転出力が入力されるキャパシタＣ１ｆｆｎを含む。

【0020】

第３の複数のフィードフォワードスイッチトキャパシタ４２３は、演算増幅器４１１ｂの正転出力が入力されるキャパシタＣ２ｆｆｐと演算増幅器４１１ｂの反転出力が入力されるキャパシタＣ２ｆｆｎを含む。
第４の複数のフィードフォワードスイッチトキャパシタ４２４は、演算増幅器４１１ｃの正転出力が入力されるキャパシタＣ３ｆｆｐと演算増幅器４１１ｃの反転出力が入力されるキャパシタＣ３ｆｆｎを含む。

【0021】

デジタル演算部４３は、量子化器４２の出力ＭＯＤＯを積分し、デジタル出力ＤＯＵＴを出力するデジタル積分器を備える。デジタル積分器の次数は、アナログ積分器４１の段数と同じであることが好ましい。
図３は、本発明に係るＡＤ変換器の第１の複数のスイッチトキャパシタを説明するための図である。

【0022】

第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＰが入力されるキャパシタをｍ個備える。即ち、第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＰが入力されるキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍを備える。また、第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＮが入力されるキャパシタをｍ個備える。即ち、第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＮが入力されるキャパシタＣｓ１ｎ１〜Ｃｓ１ｎｍを備える。

【0023】

第１の複数のスイッチトキャパシタ４１０は、入力信号ＡＩＮＰ、ＡＩＮＮに応じた電荷を一度にキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍ及びＣｓ１ｎ１〜Ｃｓ１ｎｍに蓄積する。尚、ＡＩＮＮはＡＩＮＰの逆極性の信号を示す。
第１の複数のスイッチトキャパシタ４１０は、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された全ての電荷を帰還キャパシタＣｉ１ｐに転送する。キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された電荷は、一度に帰還キャパシタＣｉ１ｐに転送されてもよい。

【0024】

ただし、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された電荷を一度に帰還キャパシタＣｉ１ｐに転送すると、第３のアナログ積分器４１３の出力が飽和する可能性がある。飽和防止の観点から、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された電荷は、インクリメンタル型デルタシグマＡＤ変調器４０の１オーバーサンプリング毎に、順次、帰還キャパシタＣｉ１ｐに転送されることが好ましい。

【0025】

また、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された電荷をインクリメンタル型デルタシグマＡＤ変調器４０の１オーバーサンプリング毎に、順次、帰還キャパシタＣｉ１ｐに転送することにより、各アナログ積分器のゲインを大きくしたときに第３のアナログ積分器４１３の出力が飽和しにくくなる。各アナログ積分器のゲインを大きくすることにより、量子化ノイズを低減することができる。第２のアナログ積分器４１２のゲインは、Ｃｓ２ｐ／Ｃｉ２ｐやＣｓ２ｎ／Ｃｉ２ｎを大きくすることによって大きくすることができる。第３のアナログ積分器４１３のゲインはＣｓ３ｐ／Ｃｉ３ｐやＣｓ３ｎ／Ｃｉ３ｎを大きくすることによって大きくすることができる。

【0026】

同様に、第１の複数のスイッチトキャパシタ４１０は、キャパシタＣｓ１ｎ１〜Ｃｓ１ｎｍに蓄積された電荷を一度に帰還キャパシタＣｉ１ｎに転送してもよいが、アナログ積分器の出力の飽和の観点と、量子化ノイズ低減の観点から、キャパシタＣｓ１ｎ１〜Ｃｓ１ｎｍに蓄積された電荷は、インクリメンタル型デルタシグマＡＤ変調器４０の１オーバーサンプリング毎に、順次、帰還キャパシタＣｉ１ｎに転送されることが好ましい。

【0027】

このように、本実施形態１のＡＤ変換器は、サンプルホールド回路をインクリメンタル型デルタシグマＡＤ変調器内のアナログ積分器に組み込んだ回路構成となっているため、インクリメンタル型デルタシグマＡＤ変調器のループの外にサンプルホールド回路を設ける必要が無い。これにより、低ノイズ且つ低消費電力のインクリメンタル型デルタシグマＡＤ変調器を実現することができる。

【0028】

次に、実施形態１のＡＤ変換器の動作タイミングを説明する。
図４は、図２の信号波形図である。
入力信号をトラッキングするフェーズでは、第１の複数のスイッチトキャパシタは、φｔがＨのタイミングでキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍ，Ｃｓ１ｎ１〜Ｃｓ１ｎｍに一度に電荷を蓄積する。

【0029】

そして、コンバージョンフェーズでは、第１の複数のスイッチトキャパシタは、φｉ１がＨのタイミングで、キャパシタＣｓ１ｐ１，Ｃｓ１ｎ１の電荷を、帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに転送する。
同様に、第１の複数のスイッチトキャパシタは、φｉｊがＨのタイミングで、ｊ番目のキャパシタＣｓ１ｐｊ，Ｃｓ１ｎｊの電荷を帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに転送する。

【0030】

キャパシタ分割数ｍはインクリメンタル型デルタシグマＡＤ変調器４０のオーバーサンプリング比と同じ値である。第１の複数のスイッチトキャパシタは、インクリメンタル型デルタシグマＡＤ変調器４０の１オーバーサンプリング毎に、順次、帰還キャパシタに電荷を転送し、ｍ回電荷の転送を行うと、トラッキングフェーズで蓄えた電荷の転送が完了する。

【0031】

ＤＡ変換器４１４は、φｓの立ち上がりのタイミングでキャパシタＣｆｂｐとキャパシタＣｆｂｎに基準電圧ＲＥＦＮと基準電圧ＲＥＦＮに相当する電荷を蓄積し、φｉの立ち上がりのタイミングでキャパシタＣｆｂｐとキャパシタＣｆｂｎに蓄積された電荷を帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに転送する。ＤＡ変換器４１４は、量子化器４２の出力に基づいてキャパシタＣｆｂｐとキャパシタＣｆｂｎの接続先を決定する。

【0032】

キャパシタＣｓ２ｐ，Ｃｓ２ｎの電荷とキャパシタＣｓ３ｐ，Ｃｓ３ｎの電荷は、φｉの立ち上がりにキャパシタＣｉ２ｐ，Ｃｉ２ｎとＣｉ３ｐ，Ｃｉ３ｎにそれぞれ転送される。
第１の複数のフィードフォワードスイッチトキャパシタ４２１はφｉのタイミングで、キャパシタＣ０ｆｆｐ，Ｃ０ｆｆｎに蓄積されたＡＩＮＰ信号とＡＩＮＮ信号に相当する電荷を量子化器４２に転送する。

【0033】

第２の複数のフィードフォワードスイッチトキャパシタ４２２はφｉのタイミングで、Ｃ１ｆｆｐ，Ｃ１ｆｆｎに蓄積された第１のアナログ積分器４１１の出力に応じた電荷を量子化器４２に転送する。
第３の複数のフィードフォワードスイッチトキャパシタ４２３はφｉのタイミングで、Ｃ２ｆｆｐ，Ｃ２ｆｆｎに蓄積された第２のアナログ積分器４１２の出力に応じた電荷を量子化器４２に転送する。

【0034】

第４の複数のフィードフォワードスイッチトキャパシタ４２４はφｉのタイミングで、Ｃ３ｆｆｐ，Ｃ３ｆｆｎに蓄積された第３のアナログ積分器４１３の出力に応じた電荷を量子化器４２に転送する。
第１から第４のフィードフォワードスイッチトキャパシタは、φｓのタイミングでＣ０ｆｆｐ、Ｃ０ｆｆｎ、Ｃ１ｆｆｐ、Ｃ１ｆｆｎ、Ｃ２ｆｆｐ、Ｃ２ｆｆｎ、Ｃ３ｆｆｐ、Ｃ３ｆｆｎに蓄積された電荷をリセットする。

【0035】

リセット信号出力器４４は、φｒがＨのタイミングで、リセット信号を出力し、演算増幅器４１１ａ〜４１１ｃの入出力をショートさせてアナログ積分器のリセットを行い、更に、デジタル演算部４３に含まれるデジタル積分器をリセットする。
尚、第１の複数のスイッチトキャパシタがキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍ，Ｃｓ１ｎ１〜Ｃｓ１ｎｍに蓄積された電荷を帰還キャパシタに転送した後に、第１の複数のスイッチトキャパシタを演算増幅器４１１ａのサミングノードＳＰ，ＳＮから切り離してもよい。

【0036】

この他、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊ（ただしｊはｍ未満の整数）に蓄積された電荷を帰還キャパシタに転送したのちに、第１の複数のスイッチトキャパシタを演算増幅器４１１ａのサミングノードＳＰ，ＳＮから切り離してもよい。
即ち、キャパシタＣｓ１ｐｊ＋１〜Ｃｓ１ｐｍ，Ｃｓ１ｎｊ＋１〜Ｃｓ１ｎｍに蓄積された電荷を帰還キャパシタに転送する前にキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊを演算増幅器４１１ａのサミングノードＳＰ，ＳＮから切り離してもよい。また、複数回にわけて切り離してもよい。

【0037】

このような構成により、演算増幅器４１１ａの負荷が軽くなるため、演算増幅器４１１ａのフィードバックゲインやフィードバック帯域が向上するため、消費電流や面積の削減ができる。
ところで、入力容量をＡＭＰ１のサミングノードＳＰ，ＳＮから切り離すタイミングでノイズが発生する場合がある。インクリメンタルデルタシグマＡＤ変換器ではコンバージョン回数が少ないほど（ｊが小さいほど）重みが大きくノイズも大きく見えるが、より後にアンプのサミングノードＳＰ，ＳＮから切り離した方が重みが小さくなり出力に現れるノイズは小さくなるため、すぐに切り離すのではなく任意のタイミングで切り離すことで、ノイズの低減が可能である。

【0038】

＜実施形態２＞
図５は、本発明に係るＡＤ変換器の実施形態２を説明するための回路構成図である。
本実施形態２のＡＤ変換器は、本実施形態１のＡＤ変換器と比較して、第１の複数のスイッチトキャパシタ４１０に含まれるスイッチトキャパシタの数が異なる。それ以外の構成は本実施形態１のＡＤ変換器と同じである。
第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＰが入力されるキャパシタをｊ個備える。即ち、第１の複数のスイッチトキャパシタ４１０は、ＡＩＮＰが入力されるキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊを備える。また、第１の複数のスイッチトキャパシタ部４１０は、ＡＩＮＮが入力されるキャパシタをｊ個備える。即ち、第１の複数のスイッチトキャパシタ４１０はＡＩＮＮが入力されるキャパシタＣｓ１ｎ１〜Ｃｓ１ｎｊを備える。

【0039】

このキャパシタ分割数ｊは整数であり、インクリメンタル型デルタシグマＡＤ変調器４０のオーバーサンプリング比ｍよりも小さい数である。
次に、第１の複数のスイッチトキャパシタの動作タイミングを説明する。
図６は、図５における信号波形図である。
入力信号をトラッキングするフェーズでは、第１の複数のスイッチトキャパシタは、φｔがＨのタイミングでキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊに一度に電荷を蓄積する。

【0040】

そして、コンバージョンフェーズでは、第１の複数のスイッチトキャパシタは、φｉ１がＨのタイミングで、キャパシタＣｓ１ｐ１，Ｃｓ１ｎ１の電荷を、帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに転送する。
同様に、第１の複数のスイッチトキャパシタは、φｉｊがＨのタイミングで、ｊ番目のキャパシタＣｓ１ｐｊ，Ｃｓ１ｎｊの電荷を帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに転送する。

【0041】

第１の複数のスイッチトキャパシタは、コンバージョンフェーズにおいて、１〜ｊ回まではキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊに蓄積された電荷を帰還キャパシタに転送するが、（ｊ＋１）〜ｍ回まではキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊに蓄積された電荷を帰還キャパシタに転送しない。つまり、インクリメンタル型デルタシグマＡＤ変調器４０は、帰還キャパシタＣｉ１ｐ，Ｃｉ１ｎに電荷を転送せずに（ｊ＋１）〜ｍ回のオーバーサンプリングを行う。

【0042】

インクリメンタル型デルタシグマＡＤ変調器の場合、ＡＤ変換を実行する前にアナログ積分器４１とデジタル演算部４３をリセットするため、リセット直後に第１の複数のスイッチトキャパシタ４１０から帰還キャパシタＣｉ１ｐ及びＣｉ１ｎに転送された電荷が、量子化器４２のデジタル出力ＭＯＤＯに大きく寄与する。そして、あとに転送される電荷ほど、量子化器４２のデジタル出力ＭＯＤＯへの寄与度は小さくなる。例えば、第１の複数のスイッチトキャパシタが、コンバージョンフェーズにおいて、キャパシタＣｓ１ｐ１〜Ｃｓ１ｐｍに蓄積された電荷をキャパシタＣｓ１ｐ１から順に帰還キャパシタに転送すると仮定する。この場合、キャパシタＣｓ１ｐ１に蓄積された電荷は、デジタル出力ＭＯＤＯへの寄与度が大きく、キャパシタＣｓ１ｐｍに近づくにつれ、デジタル出力ＭＯＤＯへの寄与度は小さいことになる。

【0043】

実施形態２のＡＤ変換器は、デジタル出力ＭＯＤＯへの寄与度が大きい１〜ｊ回までについては電荷の転送を行い、デジタル出力ＭＯＤＯへの寄与度が小さい（ｊ＋１）〜ｍ回までの電荷の転送を行わないことを特徴としている。電荷の転送を途中で打ち切るため、コンバージョンフェーズ開始から次回のトラッキングフェイズ開始までの時間を短くすることが出来る。

【0044】

ただし、途中で打ち切った場合には出力のゲインが減少するため、デジタル演算部にデジタル増幅器を設けて、ゲイン補正を行うか、又は、Ｃｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊの容量値を任意に変えることによりトータルゲインを１に合わせることが好ましい。

【0045】

＜実施形態３＞
図７は、本発明に係るＡＤ変換器の実施形態３を説明するための回路構成図である。
実施形態３のＡＤ変換器は、実施形態２のＡＤ変換器と比較して、第１の複数のスイッチトキャパシタ４１０が、複数のダミースイッチトキャパシタ５００を備える点が異なる。それ以外の構成は実施形態２のＡＤ変換器と同じである。
複数のダミースイッチトキャパシタ５００は、キャパシタＣｓ１ｐｘを有するスイッチトキャパシタと、キャパシタＣｓ１ｎｘを有するスイッチトキャパシタから構成される。キャパシタＣｓ１ｐｘとキャパシタＣｓ１ｎｘには、同一の入力信号ＢＩＮが入力される。

【0046】

次に、第１の複数のスイッチトキャパシタの動作タイミングを説明する。
図８は、図７における信号波形図である。
第１の複数のスイッチトキャパシタは、コンバージョンフェーズにおいて、１〜ｊ回まではφｉ１からφｉｊの立ち上がりのタイミングでキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊに蓄積された電荷を帰還キャパシタに転送する。しかし、第１の複数のスイッチトキャパシタは、（ｊ＋１）〜ｍ回まではキャパシタＣｓ１ｐ１〜Ｃｓ１ｐｊ，Ｃｓ１ｎ１〜Ｃｓ１ｎｊに蓄積された電荷を帰還キャパシタに転送しない。

【0047】

複数のダミースイッチトキャパシタ５００は、（ｊ＋１）回目に、φｉｘの立ち上がりタイミングでＣｓ１ｐｘ及びＣｓ１ｎｘに蓄えられた電荷をＣｉ１ｐ，Ｃｉ１ｎに転送し、変換が終了する時刻まで切り離さず接続した状態とする。
実施形態２においては、演算増幅器４１１ａの負荷が１〜ｊ回までと（ｊ＋１）〜ｍ回までで異なるため、演算増幅器４１１ａのフィードバック帯域やフィードバックゲインが変動する。

【0048】

一方、実施形態３では、Ｃｓ１ｐ１〜Ｃｓ１ｐｊ、Ｃｓ１ｎ１〜Ｃｓ１ｎｊ、Ｃｓ１ｐｘ，Ｃｓ１ｎｘを同じ容量値とすることにより、１〜ｊ回までと（ｊ＋１）〜ｍ回までで演算増幅器４１１ａの負荷を一定に保つことができる。これにより、コンバージョンフェーズ中の演算増幅器４１１ａのフィードバック帯域やフィードバックゲインを一定に保つことができるため、演算増幅器４１１ａに要求される帯域やゲインを緩和することができ、消費電流や面積を削減することが可能である。

【0049】

＜実施形態４＞
図９は、本発明に係るＡＤ変換器の実施形態４を説明するための回路構成図である。
実施形態４のＡＤ変換器は、実施形態１のＡＤ変換器と異なり、第１の複数のスイッチトキャパシタに含まれるキャパシタがＡＩＮＰとＡＩＮＮの他、ＲＥＦＰとＲＥＦＮにも接続している。
即ち、実施形態４のＡＤ変換器は、第１の複数のスイッチトキャパシタ４１０とＤＡ変換器４１４がキャパシタを共有している点が実施形態１のＡＤ変換器と異なる。それ以外の構成は実施形態１のＡＤ変換器と同じである。

【0050】

＜実施形態５＞
図１０は、本発明に係るＡＤ変換器の実施形態５を説明するための回路構成図である。
実施形態５のＡＤ変換器は実施形態１のＡＤ変換器と比較して、入力信号ＡＩＮＰとＡＩＮＮが入力されるサンプルホールド回路５０を備え、第１の複数のフィードフォワードスイッチトキャパシタ４２１がサンプルホールド回路５０の出力を量子化器に転送する点が実施形態１と異なる。

【0051】

第１の複数のフィードフォワードスイッチトキャパシタ４２１に含まれるキャパシタＣ０ｆｆｐ，Ｃ０ｆｆｎには、サンプルホールド回路５０の出力が入力される。
ところで、インクリメンタル型デルタシグマＡＤ変調器をマルチビットにすると量子化器が複数必要となる。量子化レベルがＱのとき、第１の複数のフィードフォワードスイッチトキャパシタは、正極の信号が入力されるＱ×ｍ個のキャパシタと、負極の信号が入力されるＱ×ｍ個のキャパシタが必要となり、第１の複数のフィードフォワードスイッチトキャパシタの容量が増大する。

【0052】

そのため、実施形態５では、サンプルホールド回路５０を搭載することで第１の複数のフィードフォワードスイッチトキャパシタに含まれるキャパシタの数を抑え、第１の複数のフィードフォワードスイッチトキャパシタの容量が増大することを抑制する。
サンプルホールド回路５０は、入力信号ＡＩＮＰとＡＩＮＮに接続するスイッチトキャパシタ５１と、入力がスイッチトキャパシタ５１に接続する演算増幅器５２と、演算増幅器５２の入力と出力に接続する帰還キャパシタＣｈｆｆｐとＣｈｆｆｎを備える。スイッチトキャパシタ５１は、入力信号ＡＩＮＰが入力されるキャパシタＣｓｆｆｐと、入力信号ＡＩＮＮが入力されるＣｓｆｆｎを含む。

【0053】

なお、サンプルホールド回路を置くことにより素子が増加するが、インクリメンタル型デルタシグマＡＤ変調器において一般的にフィードフォワード部には高精度は要求されないため消費電力や面積はさほど増加しない。
このような構成により、インクリメンタル型デルタシグマＡＤ変調器の入力容量の合計値が小さくなるので、この入力容量を駆動するために用いるインクリメンタル型デルタシグマＡＤ変調器前段のドライバーに対する要求性能（帯域や消費電力）を緩和することができる。また、面積の削減が可能である。

【0054】

以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【符号の説明】

【0055】

１ サンプルホールド（ＳＨ）回路
２ リセット信号発生器
３ デルタシグマ変調器
４ デジタル演算部
１１ 加算器
１２ アナログ積分器
１３ 量子化器
１４ ＤＡコンバータ（ＤＡＣ）
４０ インクリメンタル型デルタシグマＡＤ変調器
４１ アナログ積分器
４２ 量子化器
４３ デジタル演算部
４４ リセット信号出力器
５０ サンプルホールド回路
４１０ 第１の複数のスイッチトキャパシタ
４１１ 第１のアナログ積分器
４１１ａ 第１の演算増幅器
４１２ 第２のアナログ積分器
４１２ａ 第２の演算増幅器
４１３ 第３のアナログ積分器
４１３ａ 第３の演算増幅器
４１４ スイッチトキャパシタＤＡＣ部
４２１ 第１の複数のフィードフォワードスイッチトキャパシタ
４２２ 第２の複数のフィードフォワードスイッチトキャパシタ
４２３ 第３の複数のフィードフォワードスイッチトキャパシタ
４２４ 第４の複数のフィードフォワードスイッチトキャパシタ
５００ 複数のダミースイッチトキャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】