特許 6572423 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6572423

(24)【登録日】2019年8月23日

(45)【発行日】2019年9月11日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20190902BHJP

   H01L 29/12 20060101ALI20190902BHJP

   H01L 21/28 20060101ALI20190902BHJP

【ＦＩ】

   H01L29/78 652J

   H01L29/78 652C

   H01L29/78 653A

   H01L29/78 652T

   H01L21/28 301B

   H01L21/28 301R

【請求項の数】11

【全頁数】15

(21)【出願番号】特願2017-545119(P2017-545119)

(86)(22)【出願日】2016年9月8日

(86)【国際出願番号】JP2016076418

(87)【国際公開番号】WO2017064948

(87)【国際公開日】20170420

【審査請求日】2018年3月1日

(31)【優先権主張番号】特願2015-204669(P2015-204669)

(32)【優先日】2015年10月16日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構「低炭素社会を実現する新材料パワー半導体プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】岩谷 将伸

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】原田 信介

(72)【発明者】

【氏名】田中 保宣

【審査官】 綿引 隆

(56)【参考文献】

【文献】 米国特許出願公開第２０１４／０２６４５６４（ＵＳ，Ａ１）

【文献】 特開２０１５−０７２９９９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に形成された、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層と、
前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に接するように選択的に形成された第２導電型の第１ベース領域と、
前記第１導電型の第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、
前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に接するように設けられた、前記第１導電型の第１ワイドバンドギャップ半導体層より高不純物濃度の第１導電型の領域と、
前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に形成された、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層と、
前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型のソース領域と、
前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の領域に達するトレンチと、
前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接触するソース電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも深く、
前記第２ベース領域の幅は前記トレンチの幅と同じかそれよりも広く、
前記第１ベース領域は、前記トレンチと離して、かつ前記トレンチの底部よりも前記ドレイン電極側に深い位置にまで達し、
前記第２ベース領域は、前記トレンチの底部と深さ方向に対向する位置に形成されており、
前記第１導電型の領域は、前記第１ベース領域および前記第２ベース領域の前記ドレイン電極側において全面に設けられていることを特徴とする半導体装置。

【請求項2】

前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深いことを特徴とする請求項１に記載の半導体装置。

【請求項3】

シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層を形成する工程と、
前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域および第２導電型の第２ベース領域を選択的に形成する工程と、
前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域よりも深く第１導電型の第１領域を形成する工程と、
前記第１導電型の第１ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第２ワイドバンドギャップ半導体層を形成する工程と、
前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域に接する第２導電型の第３ベース領域を選択的に形成する工程と、
前記第１導電型の第２ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層を形成する工程と、
前記第２導電型のワイドバンドギャップ半導体層の表面層に第１導電型のソース領域を選択的に形成する工程と、
前記第１導電型のソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の第１領域に達するトレンチを形成する工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接するソース電極を形成する工程と、
前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と
を含み、
前記第１ベース領域を選択的に形成する工程では、前記第１ベース領域を、前記トレンチと離して、かつ前記トレンチの底部よりも前記ドレイン電極側に深い位置にまで達するように形成し、
前記第２ベース領域を選択的に形成する工程では、前記第２ベース領域を、前記トレンチの底部と深さ方向に対向する位置に形成することを特徴とする半導体装置の製造方法。

【請求項5】

前記第２導電型の第３ベース領域の形成後、前記第２導電型のワイドバンドギャップ半導体層の形成前に、前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第１導電型の第１領域に接する第１導電型の第２領域を選択的に形成する工程、
をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項6】

前記第１導電型の第２領域は、イオン注入によって形成することを特徴とする請求項５に記載の半導体装置の製造方法。

【請求項7】

前記第１導電型の第２ワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層よりも高不純物濃度に形成することを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項8】

前記第１導電型の第１ワイドバンドギャップ半導体層、前記第１導電型の第２ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層は、エピタキシャル成長によって形成することを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項9】

前記第１導電型の第１領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深く形成することを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項10】

シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項４〜９のいずれか一つに記載の半導体装置の製造方法。

【請求項11】

前記第２導電型の第１ベース領域の一部は前記第２導電型の第２ベース領域に接続していることを特徴とする請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも、チャネルが基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができる。したがって、プレーナー構造よりもトレンチ構造の方が単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

【0003】

しかしながら、トレンチ構造を有する縦型ＭＯＳＦＥＴは、チャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。

【0004】

このような問題を解消する方法として、トレンチ底部の電界強度を緩和させるために、ｐ型ベース領域に接し、かつトレンチ底部より深い位置に達するｐ型領域を形成し、トレンチ底部よりも深く、かつトレンチに近い位置にｐｎ接合を形成する構造が提案されている（例えば、下記特許文献１参照。）。また、トレンチ底部にｐ型領域を形成する構造が提案されている（例えば、下記特許文献２参照。）。また、これらの両方を形成する構造が提案されている（例えば、下記特許文献３（第７図）参照。）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第５５３９９３１号公報

【特許文献2】米国特許第６１８０９５８号公報

【特許文献3】特開２００９−２６０２５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１の技術を用いてｐｎ接合を形成した場合、ｐｎ接合をトレンチ底部より深い位置、もしくは、トレンチに近い位置に形成しなければ耐電圧が確保できないため、製造が非常に困難である。また、特許文献２の技術を用いてｐ型領域を形成した場合、トレンチ側壁のゲート絶縁膜に高電界が印加されやすくなり、オン状態では電流経路が狭くなるため、オン抵抗が高くなる。また、特許文献３の技術を用いてトレンチから離れた位置に深いｐ型領域とトレンチ底部のｐ型領域の両方を形成した場合、オン抵抗を下げるためにトレンチ下部のｐ型領域の幅をトレンチ幅より狭くしているため、トレンチ底部のコーナー部へ高電界が緩和されない。

【0007】

この発明は、上述した従来技術による問題点を解消するため、簡易に形成することができ、かつ、活性部の耐電圧を確保しつつオン抵抗を下げられる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、後述する、第１導電型のワイドバンドギャップ半導体基板と、第１導電型の第１ワイドバンドギャップ半導体層と、第２導電型の第１ベース領域と、第２導電型の第２ベース領域と、第１導電型の領域と、第２導電型のワイドバンドギャップ半導体層と、第１導電型のソース領域と、トレンチと、ゲート電極と、層間絶縁膜と、ソース電極と、ドレイン電極と、を備え、次の特徴を有する。第１導電型のワイドバンドギャップ半導体基板は、シリコンよりもバンドギャップが広い半導体からなる。第１導電型の第１ワイドバンドギャップ半導体層は、前記ワイドバンドギャップ半導体基板のおもて面に形成され、シリコンよりもバンドギャップが広い半導体からなり、前記ワイドバンドギャップ半導体基板より低不純物濃度である。第２導電型の第１ベース領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に表面に接するように選択的に形成されている。第２導電型の第２ベース領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の内部に選択的に形成されている。第１導電型の領域は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に接するように形成され、前記第１導電型の第１ワイドバンドギャップ半導体層より高不純物濃度である。第２導電型のワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に形成され、シリコンよりもバンドギャップが広い半導体からなる。第１導電型のソース領域は、前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成されている。トレンチは、前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の領域に達する。ゲート電極は、前記トレンチ内部にゲート絶縁膜を介して形成されている。層間絶縁膜は、前記ゲート電極上に形成されている。ソース電極は、前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接触する。ドレイン電極は、前記第１導電型の高濃度ワイドバンドギャップ半導体基板の裏面に設けられている。そして、前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも深い。前記第２ベース領域の幅は前記トレンチの幅と同じかそれよりも広い。前記第１ベース領域は、前記トレンチと離して、かつ前記トレンチの底部よりも前記ドレイン電極側に深い位置にまで達する。前記第２ベース領域は、前記トレンチの底部と深さ方向に対向する位置に形成されている。前記第１導電型の領域は、前記第１ベース領域および前記第２ベース領域の前記ドレイン電極側において全面に設けられている。

【0009】

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型の領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深いことを特徴とする。

【0010】

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。

【0011】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、第２導電型の第１ベース領域および第２導電型の第２ベース領域を選択的に形成する工程を含む。前記第１導電型の第１ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域よりも深く第１導電型の第１領域を形成する工程を含む。前記第１導電型の第１ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型の第２ワイドバンドギャップ半導体層を形成する工程を含む。前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第２導電型の第１ベース領域に接する第２導電型の第３ベース領域を選択的に形成する工程を含む。前記第１導電型の第２ワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層を形成する工程を含む。前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程を含む。前記第１導電型のソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型の第１領域に達するトレンチを形成する工程を含む。前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程を含む。前記ゲート電極上に層間絶縁膜を形成する工程を含む。前記第２導電型のワイドバンドギャップ半導体層および前記第１導電型のソース領域に接するソース電極を形成する工程を含む。前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程を含む。前記第１ベース領域を選択的に形成する工程では、前記第１ベース領域を、前記トレンチと離して、かつ前記トレンチの底部よりも前記ドレイン電極側に深い位置にまで達するように形成する。前記第２ベース領域を選択的に形成する工程では、前記第２ベース領域を、前記トレンチの底部と深さ方向に対向する位置に形成する。

【0012】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型の第３ベース領域の形成後、前記第２導電型のワイドバンドギャップ半導体層の形成前に、前記第１導電型の第２ワイドバンドギャップ半導体層の表面層に、前記第１導電型の第１領域に接する第１導電型の第２領域を選択的に形成する工程をさらに含むことを特徴とする。

【0013】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第２領域は、イオン注入によって形成することを特徴とする。

【0014】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第２ワイドバンドギャップ半導体層は、前記第１導電型の第１ワイドバンドギャップ半導体層よりも高不純物濃度に形成することを特徴とする。

【0015】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第１ワイドバンドギャップ半導体層、前記第１導電型の第２ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層は、エピタキシャル成長によって形成することを特徴とする。

【0016】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型の第１領域の深さは、前記第２導電型の第１ベース領域および前記第２導電型の第２ベース領域の深さよりも、０．２μｍ以上０．５μｍ以下深く形成することを特徴とする。

【0017】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型の第１ベース領域の一部は前記第２導電型の第２ベース領域に接続していることを特徴とする。

【0018】

上述した発明によれば、第１導電型の領域の深さが、第２導電型の第１ベース領域および第２導電型の第２ベース領域の深さよりも深くなっているため、耐電圧が高い状態で、オン抵抗を下げることができる。

【発明の効果】

【0019】

本発明にかかる半導体装置および半導体装置の製造方法によれば、簡易な方法で、トレンチ底部のゲート絶縁膜の電界強度を緩和させ、活性部の耐電圧を確保しつつオン抵抗を下げることができるという効果を奏する。

【図面の簡単な説明】

【0020】

【図1】図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

【図2】図２は、実施の形態にかかる炭化珪素半導体装置の深さの差Ｄに対する耐電圧とオン抵抗との関係を示す図である。

【図3】図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。

【図4】図４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。

【図5】図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。

【図6】図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。

【図7】図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。

【図8】図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。

【発明を実施するための形態】

【0021】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0022】

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

【0023】

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型のワイドバンドギャップ半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１ワイドバンドギャップ半導体層）２が堆積されている。

【0024】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面側は、ｎ型高濃度領域（高不純物濃度の第１導電型の領域）５が形成されている。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６とを併せて炭化珪素半導体基体とする。

【0025】

図１に示すように、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド１５が設けられている。

【0026】

炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。

【0027】

ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ⁺型ベース領域（第２導電型の第１ベース領域）３と第２ｐ⁺型ベース領域（第２導電型の第２ベース領域）４が選択的に設けられている。第１ｐ⁺型ベース領域３は、トレンチ１６と離して、かつトレンチ１６の底部よりもドレイン側に深い位置にまで達している。第１ｐ⁺型ベース領域３からトレンチ１６の側壁までの距離は、例えば、第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４およびｎ型高濃度領域５の各不純物濃度に対する最適なＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）幅によって決定されることが好ましい。ＪＦＥＴ幅とは、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間に形成されるＪＦＥＴ領域の幅（第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間の距離）である。

【0028】

第２ｐ⁺型ベース領域４は、トレンチ１６の底部と深さ方向に対向する位置に形成される。第２ｐ⁺型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ⁺型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ⁺型ベース領域４に挟まれたｎ型高濃度領域５内に位置していてもよい。第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。第１ｐ⁺型ベース領域３の一部をトレンチ側に延在させることで第２ｐ⁺型ベース領域４に接続した構造となっていてもよい。その理由は、第２ｐ⁺型ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。図１には、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とを離して配置した場合を図示する（図４〜８においても同様）。

【0029】

ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６が設けられている。ｐ型ベース層６は、第１ｐ⁺型ベース領域３に接する。ｐ型ベース層６の不純物濃度は、例えば第１ｐ⁺型ベース領域３の不純物濃度よりも低くてもよい。これにより、第１ｐ⁺型ベース領域３およびｐ型ベース層６からなるベース領域の、オン時にｎ型の反転層（チャネル）が形成される部分（ｐ型ベース層６）のｐ型不純物濃度を低くすることができるため、ゲートしきい値電圧Ｖｔｈやオン抵抗が高くなることを防止することができる。また、ベース領域のドレイン側の部分（第１ｐ⁺型ベース領域３）のｐ型不純物濃度を高くすることができるため、所定の耐圧を確保することができる。ｐ型ベース層６の内部には、基体第１主面側にｎ⁺ソース領域（第１導電型のソース領域）７およびｐ⁺⁺コンタクト領域（第２導電型のコンタクト領域）８が選択的に設けられている。また、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８は互いに接する。

【0030】

ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４に挟まれた領域と、ｐ型ベース層６と第２ｐ⁺型ベース領域４に挟まれた領域にｎ型高濃度領域５が設けられており、このｎ型高濃度領域５は、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４よりも深い位置まで形成されている。このため、ｎ型高濃度領域５の深さ（厚さ）は、第１ｐ⁺型ベース領域３の深さ（厚さ）と第２ｐ⁺型ベース領域４の深さ（厚さ）より大きい。また、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、同じ深さの位置まで形成されていてもよい。Ｄは、ｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差である。また、ｎ型高濃度領域５は、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４のドレイン側に、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４を囲むように設けられていてもよい。

【0031】

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0032】

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。

【0033】

図２は、実施の形態にかかる炭化珪素半導体装置の深さの差Ｄに対する耐電圧とオン抵抗との関係を示す図である。図２では、本実施の形態において、一例として耐電圧が３３００Ｖクラスの素子を想定した場合のｎ型高濃度領域５の深さについて検証を行った結果である。図２は、ｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差Ｄに対して、耐電圧をプロットしたグラフ（黒丸を結ぶグラフ）とオン抵抗をプロットしたグラフ（三角を結ぶグラフ）である。図２において、左縦軸は耐電圧（単位：Ｖ）であり、右縦軸はオン抵抗（単位：ｍΩｃｍ²）であり、横軸はｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差Ｄ（単位：μｍ）である。

【0034】

ｎ型高濃度領域５が、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４より浅い場合（Ｄがマイナスの場合）、耐電圧は高くなる傾向であるが、オン抵抗が急激に高くなる。一方、ｎ型高濃度領域５が第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４より深い場合（Ｄがプラスの場合）、耐電圧が下がる傾向であるが急激に下がることはなく、耐電圧が高い状態であり、オン抵抗は低い傾向である。このため、ｎ型高濃度領域５の深さは、第１ｐ⁺型ベース領域３の深さおよび第２ｐ⁺型ベース領域４の深さよりも深いかまたは等しいことがよい（Ｄ≧０．０）。また、ｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差Ｄを０．２μｍ以上とすることで最も低いオン抵抗をほぼ維持することができる。さらに、ｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差Ｄが０．５μｍを超える場合、所望の耐電圧（３３００Ｖ）を実現しにくくなる。これらより、好ましくは、ｎ型高濃度領域５の深さから第１ｐ⁺型ベース領域３、第２ｐ⁺型ベース領域４の深さを引いた差Ｄの値は０．２μｍ以上０．５μｍ以下の範囲が適正であることがわかる（０．２≦Ｄ≦０．５）。

【0035】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３〜図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【0036】

まず、図３に示すように、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層（第１導電型の第１ワイドバンドギャップ半導体層）２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図３に示されている。

【0037】

次に、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の第１ｐ型領域（第２導電型の第１ベース領域）３ａと第２ｐ⁺型ベース領域（第２導電型の第２ベース領域）４が、例えば隣り合う第１ｐ型領域３ａと第２ｐ⁺型ベース領域４との間の距離が１．５μｍ程度となるように、形成される。第１ｐ型領域３ａと第２ｐ⁺型ベース領域４を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁸／ｃｍ³程度となるように設定してもよい。

【0038】

次に、第１ｐ型領域３ａと第２ｐ⁺型ベース領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の、第１ｐ型領域３ａと第２ｐ⁺型ベース領域４との間に、第１ｐ型領域３ａと第２ｐ⁺型ベース領域４よりも０．２〜０．５μｍ深い位置まで第１ｎ型領域（第１導電型の第１領域）５ａが形成される。ここでは、マスクを用いずに第１ｎ型領域５ａを形成するためのイオン注入を行うため、第１ｎ型炭化珪素エピタキシャル層２ａの表面層の全体にわたって、第１ｐ型領域３ａと第２ｐ⁺型ベース領域４の下側（ｎ⁺型炭化珪素基板１側）を囲むように第１ｎ型領域５ａが形成される。第１ｎ型領域５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁶／ｃｍ³程度となるように設定してもよい。ここまでの状態が図４に示されている。

【0039】

次に、図５に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層（第１導電型の第２ワイドバンドギャップ半導体層）２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを形成するためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定してもよい。

【0040】

次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図５に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の第２ｐ型領域（第２導電型の第３ベース領域）３ｂが、例えば第１ｐ型領域３ａの上部に重なるように形成される。この第２ｐ型領域３ｂと第１ｐ型領域３ａを合わせて第１ｐ⁺型ベース領域３となる。第２ｐ型領域３ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁸／ｃｍ³程度となるように設定してもよい。

【0041】

次に、第２ｐ型領域３ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図５に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面層の一部に、第１ｐ型領域３ａ、第２ｐ⁺型ベース領域４、第１ｎ型領域５ａに接するように、例えば深さ０．５μｍ程度の第２ｎ型領域（第１導電型の第２領域）５ｂが形成される。第２ｎ型領域５ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁶／ｃｍ³程度となるように設定してもよい。この第２ｎ型領域５ｂと第１ｎ型領域５ａを合わせてｎ型高濃度領域５となる。ここまでの状態が図５に示されている。

【0042】

次に、図６に示すように、ｎ型炭化珪素エピタキシャル層２の表面（すなわち第１ｐ⁺型ベース領域３および第２ｎ型領域５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度が第１ｐ⁺型ベース領域３の不純物濃度よりも低い４×１０¹⁷／ｃｍ³程度となるように設定してもよい。ここまでの工程により、ｎ⁺型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。

【0043】

次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、図６に示すように、ｐ型ベース層６の表面層の一部にｎ⁺ソース領域（第１導電型のソース領域）７が形成される。ｎ⁺ソース領域７を形成するためのイオン注入時のドーズ量を、例えば第１ｐ⁺型ベース領域３よりも不純物濃度が高くなるように設定してもよい。

【0044】

次に、ｎ⁺ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、露出したｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図６に示すように、ｐ型ベース層６の表面領域の一部にｐ⁺⁺コンタクト領域（第２導電型のコンタクト領域）８が形成される。ｐ⁺⁺コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えば第２ｐ⁺型ベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ⁺⁺コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ⁺ソース領域７を形成するためのイオン注入と、ｐ⁺⁺コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図６に示されている。

【0045】

次に、熱処理（アニール）を行って、例えば第１ｐ型領域３ａ、第２ｐ型領域３、ｎ⁺ソース領域７、ｐ⁺⁺コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0046】

次に、図７に示すように、ｐ型ベース層６の表面（すなわちｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング用によってｎ⁺ソース領域７およびｐ型ベース層６を貫通してｎ型高濃度領域５に達するトレンチ１６を形成する。トレンチ１６の底部は、第２ｐ⁺型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ⁺型ベース領域４に挟まれたｎ型高濃度領域５内に位置していてもよい。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図７に示されている。

【0047】

次に、図８に示すように、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0048】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出していてもよい。

【0049】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。

【0050】

次に、図１に示すように、例えばスパッタ法によって、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８に接するソース電極１２を形成する。次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。

【0051】

次に、例えばスパッタ法によって、ｎ⁺型炭化珪素基板１の第２主面にドレイン電極１３を形成する。次に、ドレイン電極１３の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１に示す半導体装置が完成する。

【0052】

なお、本実施の形態においては、第２ｎ型領域５ｂの形成をイオン注入で行う形態を示したが、第２ｎ型領域５ｂとして第２ｎ型炭化珪素エピタキシャル層２ｂを形成してもよい。すなわち、第２ｎ型炭化珪素エピタキシャル層２ｂのエピタキシャル成長時に窒素の不純物濃度が第２ｎ型領域５ｂの不純物濃度である５×１０¹⁶／ｃｍ³程度となるように設定し、イオン注入を省略する製造方法としてもよい。また、ｎ⁺型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２を合わせて炭化珪素半導体基体とし、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層にｐ型ベース層６をイオン注入により形成してもよい。また、ｎ⁺型炭化珪素基板１単体を炭化珪素半導体基体とし、ｎ⁺型炭化珪素基板１の第１主面側の表面層にＭＯＳゲート構造を構成するすべての領域（ｎ型高濃度領域５および第１ｐ⁺型ベース領域３，第２ｐ⁺型ベース領域４を含む）をイオン注入により形成してもよい。

【0053】

以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。

【0054】

また、本発明では、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【0055】

以上、説明したように、実施の形態によれば、トレンチと離して、かつｐ型ベース層に接する第１ｐ⁺型ベース領域を設けることで、隣り合うトレンチ間に、トレンチの底部よりもドレイン側に深い位置に、第１ｐ⁺型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することができる。また、ｎ型ドリフト層の内部に、トレンチ底部を囲むように、またはトレンチ底部よりも深くかつトレンチと深さ方向に対向するように、第２ｐ⁺型ベース領域を設けることで、トレンチの底部に近い位置に、第２ｐ⁺型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することができる。このように、第１ｐ，２ｐ⁺型ベース領域とｎ型ドリフト層とのｐｎ接合を形成することで、トレンチ底部のゲート絶縁膜に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第２ｐ⁺型ベース領域を設けることで、トレンチの底部のコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。また、第２ｐ⁺型ベース領域を深さ方向にトレンチの底部と離して配置した場合においても、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域との間に形成されるＪＦＥＴ領域において電界を負担する割合が高まるため、トレンチの底部および底部のコーナー部の電界を緩和させることができる。

【0056】

また、実施の形態によれば、第１ｐ，２ｐ⁺型ベース領域の間に、第１ｐ，２ｐ⁺型ベース領域よりもドレイン側に深い位置にまで達する高濃度ｎ型ドリフト層を設けることで、トレンチの底部付近に第２ｐ⁺型ベース領域を設けたとしても、トレンチ側壁のゲート絶縁膜に高電界が印加されにくくなる。このため、オン状態で電流経路が狭くなることを抑制することができ、オン抵抗が高くなることを防止することができる。したがって、耐電圧が高い状態で、オン抵抗を下げることができる。また、実施の形態によれば、従来（例えば上記特許文献１）よりも第１ｐ⁺型ベース領域をトレンチの底部から横方向（基体主面に平行な方向）に離れた位置に形成することができるため、トレンチおよび第１ｐ⁺型ベース領域を位置精度よく所定の位置に形成することができる。したがって、エピタキシャル成長およびイオン注入、またはイオン注入のみで、耐電圧が高くかつオン抵抗の低い半導体装置を従来よりも簡易な製造方法で製造することができる。第１ｐ⁺型ベース領域をトレンチの底部から横方向に離れた位置に形成したとしても、当該第１ｐ⁺型ベース領域と、トレンチに近い位置に形成した第２ｐ⁺型ベース領域とで、高耐電圧化が可能である。

【産業上の利用可能性】

【0057】

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0058】

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ 第１ｐ⁺型ベース領域
３ａ 第１ｐ型領域
３ｂ 第２ｐ型領域
４ 第２ｐ⁺型ベース領域
５ ｎ型高濃度領域
５ａ 第１ｎ型領域
５ｂ 第２ｎ型領域
６ ｐ型ベース層
７ ｎ⁺ソース領域
８ ｐ⁺⁺コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ ソース電極パッド
１５ ドレイン電極パッド
１６ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】