特許 6591780 データ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6591780

(24)【登録日】2019年9月27日

(45)【発行日】2019年10月16日

(54)【発明の名称】データ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法

(51)【国際特許分類】

   H03M 3/02 20060101AFI20191007BHJP

【ＦＩ】

   H03M3/02

【請求項の数】21

【全頁数】26

(21)【出願番号】特願2015-94083(P2015-94083)

(22)【出願日】2015年5月1日

(65)【公開番号】特開2016-213598(P2016-213598A)

(43)【公開日】2016年12月15日

【審査請求日】2018年1月25日

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】宮原 由一

(72)【発明者】

【氏名】志田 亮輔

(72)【発明者】

【氏名】片山 貴登

【審査官】 太田 龍一

(56)【参考文献】

【文献】 米国特許出願公開第２００８／００７４３０３（ＵＳ，Ａ１）

【文献】 特開２０１３−１８７６９６（ＪＰ，Ａ）

(57)【特許請求の範囲】

【請求項1】

Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、Ｌ種類の値を取り得るポインタにしたがって前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を出力するビットシフタと、
前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル入力信号毎に前記ポインタを更新するポインタ発生器と、
を備え、
所定数の前記デジタル入力信号からなるデジタル入力信号群が変換サイクル毎に入力され、
前記ポインタ発生器は、前記変換サイクル毎に、前記ポインタの初期値が異なる値となるように、前記ポインタの取り得る値全てを候補として当該候補のうちのいずれか１つを前記ポインタの初期値として設定し、当該ポインタの初期値を、前記変換サイクルの１番目に入力されるデジタル入力信号用のポインタとして設定するデータ加重平均化回路。

【請求項2】

前記ポインタ発生器は、ｎ（ｎ≧２）回目の変換サイクルの前記ポインタの初期値として、ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタを設定する請求項１に記載のデータ加重平均化回路。

【請求項3】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１以下を満足する整数であり、
前記ポインタ発生器は、前記デジタル入力信号が入力される毎に、更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタを、前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項２に記載のデータ加重平均化回路。

【請求項4】

乱数を発生する乱数発生器を備え、
前記ポインタ発生器は、前記乱数発生器で発生された乱数に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１に記載のデータ加重平均化回路。

【請求項5】

乱数を発生する乱数発生器を備え、
前記ポインタ発生器は、ｎ−１（ｎ≧２）回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタと前記乱数発生器で発生された乱数との和に基づき、前記候補のうちのいずれか１つをｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項１に記載のデータ加重平均化回路。

【請求項6】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１以下を満足する整数であり、
前記ポインタ発生器は、前記デジタル入力信号が入力される毎に、更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記デジタル入力信号が前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号であるときには、更新された前記ポインタと前記乱数との和に基づき、前記候補のうちのいずれか１つを前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項５に記載のデータ加重平均化回路。

【請求項7】

規則的に変化する値を出力する規則数値出力部を備え、
前記ポインタ発生器は、前記規則数値出力部の出力に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１に記載のデータ加重平均化回路。

【請求項8】

規則的に変化する値を出力する規則数値出力部を備え、
前記ポインタ発生器は、ｎ−１（ｎ≧２）回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタと前記規則数値出力部の出力との和に基づき、前記候補のうちのいずれか１つをｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項１に記載のデータ加重平均化回路。

【請求項9】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１以下を満足する整数であり、
前記ポインタ発生器は、前記デジタル入力信号が入力される毎に、更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記デジタル入力信号が前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号であるときには、更新された前記ポインタと前記規則数値出力部の出力との和に基づき、前記候補のうちのいずれか１つを前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項８に記載のデータ加重平均化回路。

【請求項10】

サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、を備えるインクリメンタルデルタシグマＡＤ変換器の前記データ加重平均化回路として用いられる請求項１から請求項９のいずれか１項に記載のデータ加重平均化回路。

【請求項11】

サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器からの出力を量子化して出力する量子化器と、
前記量子化器の出力を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、を備え、
前記データ加重平均化回路として、請求項１から請求項９のいずれか１項に記載のデータ加重平均化回路を備えるインクリメンタルデルタシグマＡＤ変換器。

【請求項12】

Ｌ種類（Ｌは２以上の整数）の値を取り得るポインタにしたがって、Ｌ個のビット列で表されたサーモメータコードからなるデジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、
前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル入力信号毎に前記ポインタを更新するポインタ更新ステップと、を備え、
所定数の前記デジタル入力信号からなるデジタル入力信号群が変換サイクル毎に入力され、前記ポインタ更新ステップでは、前記変換サイクル毎に、前記ポインタの初期値が異なる値となるように、前記ポインタの取り得る値全てを候補として当該候補のうちのいずれか１つを前記ポインタの初期値として設定し、当該ポインタの初期値を、前記変換サイクルの１番目に入力されるデジタル入力信号用のポインタとして設定するデータ加重平均化方法。

【請求項13】

前記ポインタ更新ステップでは、ｎ（ｎ≧２）回目の変換サイクルの前記ポインタの初期値として、ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタを設定する請求項１２に記載のデータ加重平均化方法。

【請求項14】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１値以下を満足する整数であり、
前記ポインタ更新ステップでは、前記デジタル入力信号が入力される毎に、更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタを、前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項１３に記載のデータ加重平均化方法。

【請求項15】

前記ポインタ更新ステップでは、前記変換サイクル毎に発生させた乱数に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１２に記載のデータ加重平均化方法。

【請求項16】

前記ポインタ更新ステップでは、ｎ（ｎ≧２）回目の変換サイクルの前記ポインタの初期値として、ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタと前記変換サイクル毎に発生させた乱数との和に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１２に記載のデータ加重平均化方法。

【請求項17】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１以下を満足する整数であり、
前記ポインタ更新ステップでは、前記デジタル入力信号が入力される毎に、更新前の前ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記デジタル入力信号が前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号であるときには、更新された前記ポインタと前記乱数との和に基づき、前記候補のうちのいずれか１つを前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項１６に記載のデータ加重平均化方法。

【請求項18】

前記ポインタ更新ステップでは、前記変換サイクル毎に発生させた規則的に変化する数値に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１２に記載のデータ加重平均化方法。

【請求項19】

前記ポインタ更新ステップでは、ｎ（ｎ≧２）回目の変換サイクルの前記ポインタの初期値として、ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号に基づき更新されたポインタと前記変換サイクル毎に発生させた規則的に変化する数値に基づき、前記候補のうちのいずれか１つを前記ポインタの初期値として設定する請求項１２に記載のデータ加重平均化方法。

【請求項20】

前記データ値は零以上前記Ｌ以下を満足する整数であり、前記ポインタは零以上前記Ｌ−１以下を満足する整数であり、
前記ポインタ更新ステップでは、前記デジタル入力信号が入力される毎に、更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′として生成し、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新し、Ｄｐ′≧Ｌを満足する場合には前記ポインタをＤｐ′−Ｌに更新し、
前記デジタル入力信号が前記ｎ−１回目の変換サイクルで最後に入力されたデジタル入力信号であるときには、更新された前記ポインタと前記規則的に変化する数値との和に基づき、前記候補のうちのいずれか１つを前記ｎ回目の変換サイクルの前記ポインタの初期値として設定する請求項１９に記載のデータ加重平均化方法。

【請求項21】

インクリメンタルデルタシグマＡＤ変換器においてデジタル／アナログ変換動作を行う際に行われるデータ加重平均化処理に用いられる請求項１２から請求項２０のいずれか１項に記載のデータ加重平均化方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法に関する。

【背景技術】

【0002】

従来からアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が様々な機器（携帯電話、スマートフォン、オーディオ機器など）に使用されている。また、無線通信分野やオーディオ分野では、広い信号帯域で、かつ高い信号対雑音比をもつアナログデジタル変換器（ＡＤ変換器）が要求されている。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力であることが求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられている。

【0003】

一般的に、デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、このループフィルタの出力をデジタル化して出力する量子化器と、この量子化器の出力信号をフィードバックするためのデジタルアナログ変換器（ＤＡ変換器）からなっている。
図１は、従来のインクリメンタルデルタシグマＡＤ変換器を示すブロック図である。このインクリメンタルデルタシグマＡＤ変換器は、サンプルホールド（ＳＨ）回路１とリセット信号発生器２とデルタシグマ変調器３とデジタル演算部４とを備えている（例えば、特許文献１参照）。

【0004】

入力信号ＡＩＮは、サンプルホールド回路１によってあるタイミングの電圧がホールドされ、信号ＡＩＮ’がデルタシグマ変調器３に入力される。デルタシグマ変調器３は、Ｌ（＞＝１）段のアナログ積分器１２と、そのアナログ積分器１２とデジタル演算部４内のデジタル積分器（図示せず）とを変換の最初にリセットするリセット信号発生器２と量子化器１３とＤＡコンバータ（ＤＡＣ）１４と加算器１１とで構成されている。

【0005】

図２は、図１に示したサンプルホールド回路１とデルタシグマ変調器３の一例を示した回路構成図で、図３（ａ）乃至（ｍ）は、図２における信号波形図である。図２では、量子化レベルが１値である３次のデルタシグマ変調器を示したものであるが、これに限るものではなく、それぞれの値は自由に取りうる。
サンプルホールド回路１については、図３（ｂ）に示すトラッキングフェーズ（φｔ＝Ｈ）にて、図３（ｉ）に示す入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、図３（ｃ）に示すφｈの立ち上がりにてＡＭＰ０を用いてＣｈｐ及びＣｈｎに転送する。トラッキングフェーズ（φｔ＝Ｈ）の初期段階では、図３（ａ）に示すφｒｓｈ＝ＨにてＣｈｐ及びＣｈｎの電荷をリセットする。また、トラッキングフェーズ（φｔ＝Ｈ）では、図３（ｄ）に示すφｒ＝ＨにてＣｉ１ｐ，Ｃｉ１ｎ，Ｃｉ２ｐ，Ｃｉ２ｎ及びＣｉ３ｐ，Ｃｉ３ｎの電荷をリセットする。

【0006】

転送した電荷をコンバージョンフェーズの間保持する（φｈ＝Ｈ）ことにより、デルタシグマ変調器３の入力ＡＩＮ’＝ＡＩＮＰ’−ＡＩＮＮ’を一定に保つ。
デルタシグマ変調器３については、第１のアナログ積分器３１１は、図３（ｊ）に示す信号ＡＩＮ’に応じた電荷を図３（ｅ）に示すφｓの立ち上がりにてＣｓ１ｐ及びＣｓ１ｎに蓄えるスイッチトキャパシタ部と、図３（ｌ）に示すＲＥＦＰ、図３（ｍ）に示すＲＥＦＮを用いてフィードバック信号に応じた電荷をφｓの立ち上がりにてＣｆｂｐ及びＣｆｂｎに蓄えるＳＣＤＡＣ部（ＤＡコンバータ），ＡＭＰ１，Ｃｉ１ｐ及びＣｉ１ｎからなり、これらを第１のＡＭＰ３１１ａを用いて図３（ｆ）に示すφｉの立ち上がりにてＣｉ１ｐ及びＣｉ１ｎに転送する。

【0007】

第２のアナログ積分器３１２、第３のアナログ積分器３１３についても同様にＣｓ２ｐ，Ｃｓ２ｎの電荷をＣｉ２ｐ，Ｃｉ２ｎに、Ｃｓ３ｐ，Ｃｓ３ｎの電荷をＣｉ３ｐ，Ｃｉ３ｎにそれぞれ第２のＡＭＰ３１２ａ，第３のＡＭＰ３１３ａを用いてφｉの立ち上がりにて転送することで各段での積分を行う。
ここで、第１のアナログ積分器３１１は、加算器も兼ねている。すなわち、ＡＩＮ’信号とフィードバック信号との加算は、第１のアナログ積分器３１１の第１のＡＭＰ３１１ａのサミングノードにおいて、量子化器３２の出力である図３（ｋ）に示すＭＯＤＯに応じた図３（ｇ）に示す信号φｉｐ及び図３（ｈ）に示す信号φｉｎにて信号経路を直接結合することによって実現される。例えば、量子化器３２の出力ＭＯＤＯがＬのとき信号φｉｐにて信号経路を結合し、量子化器３２の出力ＭＯＤＯがＨのとき信号φｉｎにて信号経路を結合する。

【0008】

量子化器３２については、ＡＩＮ’信号をＣ０ｆｆｐ，Ｃ０ｆｆｎに、第１のアナログ積分器３１１の出力ＩＮＴ１Ｏに応じた電荷をＣ１ｆｆｐ，Ｃ１ｆｆｎに、第２のアナログ積分器３１２の出力ＩＮＴ２Ｏに応じた電荷をＣ２ｆｆｐ，Ｃ２ｆｆｎに、第３のアナログ積分器３１３の出力ＩＮＴ３Ｏに応じた電荷をＣ３ｆｆｐ，Ｃ３ｆｆｎにφｉの立ち上がりにてそれぞれ蓄えるスイッチトキャパシタ部と、各電荷の加算を行う加算部と、加算した信号ＳＵＭＰとＳＵＭＮを比較する比較部とからなる。各電荷の加算は、各スイッチトキャパシタ部の出力の信号経路を直接結合することによって実現される。

【0009】

量子化器３２の出力ＭＯＤＯは、デルタシグマ変調器３の出力となると同時に初段アナログ積分器３１１にフィードバックされる。量子化器３２の出力ＭＯＤＯをデジタル演算器（図示せず）がデジタル演算（積分）し、デジタル出力ＤＯＵＴを得る。
サンプルホールド回路１がある時刻の入力信号ＡＩＮに応じた電荷を保持し、デルタシグマ変調器３が一定に保たれた入力ＡＩＮ’に対し所定のオーバーサンプリング比により動作した後、第１のアナログ積分器３１１と第２のアナログ積分器３１２と第３のアナログ積分器３１３及びデジタル演算部４内のデジタル積分器（図示せず）は、リセット信号発生器２によりφｒ＝Ｈにてリセットされる。例えば、第１のアナログ積分器３１１では、φｒ＝Ｈにてアンプの入出力をショートしＣｉ１ｐ，Ｃｉ１ｎの電荷を０としてリセットを行う。

【0010】

φｒｓｈ＝Ｈによるリセット後、サンプルホールド回路１は、次の時刻の入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、各回路は上述した動作を順次繰り返す。
ところで、このような構成を有するインクリメンタルデルタシグマＡＤ変換器においては、量子化器１３の出力信号をフィードバックするためのＤＡコンバータ１４を備えている。このため、ＤＡコンバータ１４を構成する複数のＤＡ変換素子間の特性のばらつきによって不具合が生じ、結果的に、インクリメンタルデルタシグマＡＤ変換器におけるＡＤ変換結果に高調波の歪みを発生させてしまう等の可能性がある。これを回避するために、複数のＤＡ変換素子を順番に選択することにより、各ＤＡ変換素子の使用回数を平均化する、データ加重平均化回路（以後、ＤＷＡ（Ｄａｔａ Ｗｅｉｇｈｔ Ａｖｅｒａｇｉｎｇ）回路ともいう。）を設けることが知られている（例えば、特許文献２参照）。

【0011】

ＤＷＡ回路は、例えば図４に示すように、図１に示すインクリメンタルデルタシグマＡＤ変換器において、ＤＡコンバータ１４の入力側に設けられる。ＤＷＡ回路１５は、量子化器１３からの量子化器出力ＭＯＤＯを入力し、量子化器出力ＭＯＤＯに基づいて、ＤＡコンバータ１４に含まれる複数のＤＡ変換素子のうちのいずれかを選択するための信号を生成する。ＤＡコンバータ１４では、この生成された信号に基づいて、ＤＡ変換素子が順に選択される。

【0012】

図５は、ＤＷＡ回路１５の一例を示すブロック図である。
図５に示すＤＷＡ回路１５は、ビットシフタ４１とポインタ発生器４２とを備える。
ビットシフタ４１及びポインタ発生器４２に入力される量子化器出力ＭＯＤＯは、図４に示すように、インクリメンタルデルタシグマＡＤ変換器に含まれる、量子化器１３のデジタル出力信号であって、サーモメータコードで表現される。

【0013】

ここで、サーモメータコードとは、論理値０と論理値１の２値を用い、連続する論理値１の個数によりデータ値を表現したコードのことをいう。サーモメータコードによる表現では、論理値１のビット又は論理値１のビット列が、あるビットから論理値０のビット又は論理値１のビット列に切り替わる。例えば、１０進数で表現された「３」は、７ビットのバイナリコードでは「０００００１１」と表現される。１０進数で表現された「３」をサーモメータコードで表現すると、「００００１１１」となる。

【0014】

ビットシフタ４１は、量子化器出力ＭＯＤＯを表すＬ個のビット列からなるＬ値のデジタル出力信号において、ポインタＤｐに基づき、論理値１を有するビット位置をソートし直す機能を有する。つまり、ポインタＤｐが示す、量子化器出力ＭＯＤＯのビット列における初期位置に該当するビットを基準として論理値１を有するビット又はビット列が形成されるように、ビット位置をずらし、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯを出力する。

【0015】

ポインタ発生器４２は、量子化器出力ＭＯＤＯが示すデータ値Ｄｔｈの大きさに応じて、サーモメータコードをなすＬ個のビット列のうちの、初期位置となるビットを示すポインタＤｐを更新する機能を有する。
ポインタ発生器４２により更新されたポインタＤｐは、図４に示すインクリメンタルデルタシグマＡＤ変換器のＤＡコンバータ１４と同じ周波数で動作するクロック信号ＣＬＫで同期化され、次に入力される量子化器出力ＭＯＤＯにおける初期位置を表すポインタＤｐとなる。

【0016】

図６は、図５に示すＤＷＡ回路１５の動作を説明するための信号の流れを示す説明図である。
図６に示すように、データ値Ｄｔｈをサーモメータコードで表した量子化器出力ＭＯＤＯは、ポインタＤｐとともにビットシフタ４１に入力され、量子化器出力ＭＯＤＯは、ビットシフタ４１でソートされて、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯとして出力される。

【0017】

同時に、データ値Ｄｔｈはポインタ発生器４２に入力され、ポインタ発生器４２は、データ値Ｄｔｈに基づきポインタＤｐを更新する。
図７は、ＤＷＡ回路１５のビットシフタ４１及びポインタ発生器４２における処理手順の一例を示すフローチャートである。
ビットシフタ４１には、量子化器出力ＭＯＤＯと、ポインタ発生器４２からのポインタＤｐとが入力される。

【0018】

ビットシフタ４１では、まず、ポインタＤｐとデータ値Ｄｔｈとの和が、量子化器出力ＭＯＤＯのビット数を表すＬよりも大きいか否か（Ｄｐ＋Ｄｔｈ＞Ｌ）を判定する（ステップＳ１）。
Ｄｐ＋Ｄｔｈ＞Ｌを満足しない場合には、ステップＳ２に移行し、１〜ＬまでのＬ個のビット列からなる平均化回路出力ＤＷＡＯにおいて、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ３）、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ４）。

【0019】

一方、ステップＳ１でＤｐ＋Ｄｔｈ＞Ｌを満足する場合にはステップＳ５に移行し、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ６）、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足しない他のビットについては、ビットデータとして論理値０を設定する（ステップＳ７）。そして、このようにして設定されたビットデータを有するＬ値のデジタル信号であるＤＷＡＯ（Ｌ）を、平均化回路出力ＤＷＡＯとして出力する（ステップＳ８）。

【0020】

なお、図７中の、ＤＷＡＯ（ｋ）は、平均化回路出力ＤＷＡＯにおけるｋ番目のビットのビットデータを表す。
これにより、Ｌ値のサーモメータコードからなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０の個数を変えずに、ポインタＤｐで指定されるビット数分だけ、論理値１のビット位置を移動させたデジタル信号を得ることができる。すなわち、量子化器出力ＭＯＤＯにおいて、ポインタＤｐで指定されるビット数分だけビットシフトされた、平均化回路出力ＤＷＡＯを得ることができる。

【0021】

一方、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。
ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コード（２′ｓ ｃｏｍｐ．）に変換し、Ｄ２ｃとして出力する（ステップＳ１１）。
この２の補数コード（２′ｓ ｃｏｍｐ．）で表されるＤ２ｃが表す１０進数表示の値を「データ値Ｄ２ｃ（１０進数表示）」と表すものとすると、データ値Ｄ２ｃ（１０進数表示）と、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１２）。

【0022】

この中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬより小さい場合には（ステップＳ１３）、中間値Ｄｐ′がそのまま新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′）（ステップＳ１４）。中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬ以上である場合には、中間値Ｄｐ′からＬを減算した値が新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′−Ｌ）（ステップＳ１５）。

【0023】

算出されたポインタＤｐは、コンバージョンステップ（Ｃｏｎｖｅｒｓｉｏｎ Ｓｔｅｐ）ｊがオーバーサンプリング比ｍに達すると（ステップＳ１６）、一旦初期化されて初期位置として例えば“０”に更新され（ステップＳ１７）、それ以外の時はそのままポインタの値として「Ｄｐ」が出力される。
なお、オーバーサンプリング比ｍは、図４に示すインクリメンタルデルタシグマＡＤ変換器に含まれるデルタシグマ変調器３におけるオーバーサンプリング比を表す。また、コンバージョンステップｊは、量子化器出力ＭＯＤＯの入力サイクルを表す。コンバージョンステップｊは、１からｍ（ｍはオーバーサンプリング比）までの値をとる。図４のインクリメンタルデルタシグマＡＤ変換器では、サンプルホールド回路１でホールドされたあるタイミングにおける電圧信号ＡＩＮ′に対して、１からｍのコンバージョンステップｊを一つの変換サイクルとして、Ａ／Ｄ変換を行う。１からｍの各コンバージョンステップｊにおける各量子化器出力ＭＯＤＯをデジタル積分した値が、サンプルホールドされた電圧信号ＡＩＮ′のデジタル変換値となる。

【0024】

図８は、図５〜図７で説明したＤＷＡ回路１５が、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップｊで重みが均等な回路で使用された場合、例えば、一般的なデルタシグマＡＤ変換器等で使用された場合の具体的な入出力結果の一例を示したものである。
なお、ここでいう重みとは、１からｍのコンバージョンステップｊそれぞれで演算される量子化器出力ＭＯＤＯが、１からｍのコンバージョンステップｊを含む１つの変換サイクルで得られるデジタル変換値に寄与する度合いを表す。

【0025】

図１及び図２で示したインクリメンタルデルタシグマＡＤ変換器は、図１に示すように、量子化器出力ＭＯＤＯに対し、デジタル演算部４により、アナログ積分器による演算処理と同様の演算である累積加算を行う処理を実行するため、量子化器出力ＭＯＤＯが最終出力結果すなわちデジタル変換値に及ぼす重みがコンバージョンステップ毎に異なるという特徴があり、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップｊが進むほど小さくなる。

【0026】

インクリメンタルデルタシグマＡＤ変換器のような、入力信号をサンプルホールドする構成を有していない一般的なデルタシグマＡＤ変換器は、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップ間で同一となる。
図８は、オーバーサンプリング比ｍがｍ＝８、量子化器１３での量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。

【0027】

図８は、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。なお、図８において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。

【0028】

図８において、コンバージョンステップｊ＝１では、この時点ではポインタは初期化されているためＤｐ＝０となり、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であり、“１”が４つであるため、データ値Ｄｔｈ＝４となる。そのため、Ｄｐ＋Ｄｔｈ＝０＋４＝４となり、Ｌ＝７であるため、Ｄｐ＋Ｄｔｈ＞Ｌを満足しない。よって、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0029】

また、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であるため、Ｄ２ｃ（１０進数表示）＝４となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋０＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となり、ポインタＤｐが“４”に更新される。
コンバージョンステップｊ＝２では、ポインタＤｐが更新されてＤｐ＝４である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であり、Ｄｔｈ＝３となるため、Ｄｐ＋Ｄｔｈ＝４＋３＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0030】

また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であるため、Ｄ２ｃ（１０進数表示）＝３となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝０となり、ポインタＤｐが“０”に更新される。
コンバージョンステップｊ＝３では、ポインタＤｐが更新されてＤｐ＝０である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であり、Ｄｔｈ＝１となるため、Ｄｐ＋Ｄｔｈ＝０＋１＝１となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0031】

また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となり、ポインタＤｐが“１”に更新される。
以下、このシーケンスを繰り返すことにより、図８に示すように各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットデータが確定する。

【0032】

そして、コンバージョンステップｊ＝８では、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となる。Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となるが、ｊ＝８であり、オーバーサンプリング比ｍ（＝８）に達するため、ポインタＤｐは初期化されて“０”に更新される。そのため、次の、コンバージョンステップｊ＝１では、ポインタＤｐ＝０として処理が行われる。

【0033】

このようなシーケンスで動作するＤＷＡ回路１５は、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップで重みが均等な回路、例えば、デルタシグマＡＤ変換器等で使用された場合、コンバージョンステップ毎に重みを数値化して「１」に規格化すると、図８に示すように、８回のコンバージョンステップでは、１回に付き重みＷｅｉｇｈｔはＷｅｉｇｈｔ＝１／８＝０．１２５となる。

【0034】

ここで、図８に示す平均化回路出力ＤＷＡＯの各列、すなわち平均化回路出力ＤＷＡＯの各ビットに着目すると、コンバージョンステップ１〜８、すなわち１変換サイクルにおいて、それぞれ論理値１が３回、論理値０が５回設定されており、ＤＷＡ回路１５により、論理値０と論理値１とを均等に繰り返すように、ビットデータが設定されていることがわかる。

【0035】

各ビットについて、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを足し合わせると、０．１２５×３＝０．３７５となり、各列のコンバージョンステップ１〜８における重みＷｅｉｇｈｔの合計値はビット間で等しくなり、標準偏差σは“０”となる。
ここで、例えば、ＤＷＡ回路１５の出力をスイッチトキャパシタＤＡ変換器の入力として使用した場合、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１であるビットに対応づけられたキャパシタ（ＣＡＰ）がオンとなり、ビットデータが論理値０であるビットに対応づけられたキャパシタ（ＣＡＰ）がオフとなるように動作する。

【0036】

このとき、各列の重みＷｅｉｇｈｔが等しいということは、各列に対応づけられた７個のキャパシタが均等にオンとなることと等価であり、すなわちスイッチトキャパシタＤＡ変換器の出力は、キャパシタの特性のばらつきの影響を受けないことを意味する。

【先行技術文献】

【特許文献】

【0037】

【特許文献1】国際公開第２０１３／１３６６７６号

【特許文献2】特開２０１１−２５９３４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0038】

図９は、図４に示すように、図５〜図７で説明したＤＷＡ回路１５が図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器で使用された場合の具体的な入出力結果の一例を示したものである。
図９は、連続する２つの変換サイクルにおける、各コンバージョンステップでの入出力結果の一例を示したものであって、（ａ）は変換サイクル１、（ｂ）は変換サイクル２における具体的な入出力結果の一例を示す。

【0039】

図９は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
図９（ａ）、（ｂ）は、図８と同様に、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。また、図９において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。

【0040】

また、図９（ｂ）の再下段に、変換サイクル１における重みＷｅｉｇｈｔの合計値（Ｔｏｔａｌ）と変換サイクル２における重みＷｅｉｇｈｔの合計値（Ｔｏｔａｌ）との平均をとった値を、平均値Ｔｏｔａｌ（２ｔｈ ａｖｅｒａｇｅ）として表す。
図９（ａ）、（ｂ）に示すように、平均化回路出力ＤＷＡＯは、図７に示すフローチャートにしたがってそのビットデータが論理値０又は論理値１に確定される。

【0041】

ここで、インクリメンタルデルタシグマＡＤ変換器では、前述のように、量子化器出力ＭＯＤＯが最終出力結果、すなわちデジタル変換値に及ぼす寄与度である、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なる。
この重みＷｅｉｇｈｔは、次式（１）で表すことができる。
なお、（１）式中のＬは量子化器出力ＭＯＤＯの量子化レベル、ｍはオーバーサンプリング比、ｊは、各コンバージョンステップを表す。また、（１）式の分子は、（ｍ−ｊ＋ｂ）においてｂを１からＬ−１まで変化させたときの総乗の演算結果にＬを乗算することを表し、（１）式の分母は、（ｍ＋ａ−１）においてａを１からＬまで変化させたときの総乗を演算することを表す。

【0042】

【数1】

【0043】

このように、コンバージョンステップ毎に重みが変化するような回路に、ＤＷＡ回路１５を適用した場合、図９（ａ）、（ｂ）に示すように、コンバージョンステップ毎の重みＷｅｉｇｈｔが変化するため、平均化回路出力ＷＤＡＯにおいて、ビット毎に、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを積算すると、重みの合計値（Ｔｏｔａｌ）がビット間で異なる値となり、標準偏差σは有限の値をとる。

【0044】

このように動作するＤＷＡ回路１５の出力である平均化回路出力ＤＷＡＯをスイッチトキャパシタＤＡ変換器の入力として使用し、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１のビットに対応するキャパシタをオンし、ビットデータが論理値０のビットに対応するキャパシタをオフするように動作すると仮定する。
図９（ａ）、（ｂ）に示すように、各ビットの重みの合計値Ｔｏｔａｌがビット間で異なるということは、各ビットに対応づけた７個のキャパシタが、均等にオンとならないことと等価であり、すなわち、スイッチトキャパシタＤＡ変換器の出力が、キャパシタの特性のばらつきに依存することを意味しており、その分、ＷＤＡ処理による効果が低減することになる。

【0045】

一方で、通常のＡＤ変換器においては、ＡＤ変換処理を行う場合に、同一のアナログ信号を繰り返し入力し、出力されるデジタル信号を平均化することにより素子起因のノイズ特性を改善するという手法が取られることがある。
このような手法を用いることにより、ＷＤＡ回路１５に同一の量子化器出力ＭＯＤＯが２回連続して入力された場合、図９（ａ）、（ｂ）に示すように、平均化回路出力ＤＷＡＯとして、同じパターンが繰り返されることになる。

【0046】

このため、ＤＷＡ効果の低減により増えるノイズ（標準偏差σ）については、図９（ｂ）の最下段にある通り、複数回の変換サイクルにおける重みの合計値Ｔｏｔａｌの平均値（Ｔｏｔａｌ（２ｔｈ ａｖｅｒａｇｅ））をとっても、１回の変換サイクルにおける重みの合計値Ｔｏｔａｌの標準偏差σと同様に、複数回の変換サイクルにおける重みの合計値Ｔｏｔａｌの標準偏差σは有限の値をとり、標準偏差σを抑制することはできない。つまり、素子起因のノイズ特性を改善することを目的として、ＤＷＡ回路１５に同一のアナログ信号に基づく量子化器出力を繰り返し入力したとしても、標準偏差σを低減することはできない。

【0047】

このように、従来のＤＷＡ回路１５は、コンバージョンステップ間で重みが異なるような構成を有するインクリメンタルデルタシグマＡＤ変換器に含まれる量子化器からの量子化器出力ＭＯＤＯを入力としてＤＷＡ処理を行う場合、ＤＷＡ処理を行うことによる効果が低減する可能性があり、この効果の低減は、同一のアナログ信号を複数回入力することにより、ノイズ特性の改善を図る方法を用いたとしても抑制することは困難である。

【0048】

本発明は、上記問題点に着目してなされたものであり、各コンバージョンステップで重みが異なるような回路の出力信号を処理する場合でも、ＤＷＡ処理による効果の低減を抑制することの可能なデータ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法を提供することを目的としている。

【課題を解決するための手段】

【0049】

本発明の一態様によるデータ荷重平均化回路は、Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、Ｌ種類の値を取り得るポインタにしたがって前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を出力するビットシフタと、前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル入力信号毎に前記ポインタを更新するポインタ発生器と、を備え、所定数の前記デジタル入力信号からなるデジタル入力信号群が変換サイクル毎に入力され、前記ポインタ発生器は、前記変換サイクル毎に、前記ポインタの初期値が異なる値となるように、前記ポインタの取り得る値全てを候補として当該候補のうちのいずれか１つを前記ポインタの初期値として設定し、当該ポインタの初期値を、前記変換サイクルの１番目に入力されるデジタル入力信号用のポインタとして設定することを特徴とする。

【0050】

本発明の他の態様によるインクリメンタルデルタシグマＡＤ変換器は、サンプルホールドされたアナログ信号が入力されるアナログ積分器と、前記アナログ積分器からの出力を量子化して出力する量子化器と、前記量子化器の出力を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、を備え、前記データ加重平均化回路として、上記態様のデータ加重平均化回路を備えることを特徴とする。

【0051】

また、本発明の他の態様によるデータ荷重平均化方法は、Ｌ種類（Ｌは２以上の整数）の値を取り得るポインタにしたがって、Ｌ個のビット列で表されたサーモメータコードからなるデジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル入力信号毎に前記ポインタを更新するポインタ更新ステップと、を備え、所定数の前記デジタル入力信号からなるデジタル入力信号群が変換サイクル毎に入力され、前記ポインタ更新ステップでは、前記変換サイクル毎に、前記ポインタの初期値が異なる値となるように、前記ポインタの取り得る値全てを候補として当該候補のうちのいずれか１つを前記ポインタの初期値として設定し、当該ポインタの初期値を、前記変換サイクルの１番目に入力されるデジタル入力信号用のポインタとして設定することを特徴とする。

【発明の効果】

【0052】

本発明によれば、デジタル入力信号の重みが異なることにより、データ加重平均化処理による効果が低減することを抑制することができる。

【図面の簡単な説明】

【0053】

【図1】従来のインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。

【図2】図１に示したサンプルホールド回路とデルタシグマ変調器の一例を示した回路構成図である。

【図3】図２における信号波形図である。

【図4】ＤＷＡ回路を備えたインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。

【図5】従来のＤＷＡ回路の一例を示すブロック図である。

【図6】従来のＤＷＡ回路の信号の流れを説明するための説明図である。

【図7】従来のＤＷＡ回路の動作説明に供するフローチャートの一例である。

【図8】従来のＤＷＡ回路による、入出力結果の一例である。

【図9】従来のＤＷＡ回路による、入出力結果の一例である。

【図10】本発明の第１実施形態におけるＤＷＡ回路の動作説明に供するフローチャートの一例である。

【図11】第１実施形態におけるＤＷＡ回路による、入出力結果の一例である。

【図12】本発明の第２実施形態におけるＤＷＡ回路の一例を示すブロック図である。

【図13】第２実施形態におけるＤＷＡ回路の動作説明に供するフローチャートの一例である。

【図14】第２実施形態におけるＤＷＡ回路による、入出力結果の一例である。

【発明を実施するための形態】

【0054】

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。

【0055】

以下、図面を参照して本発明の一実施形態について説明する。
ここでは、本発明に係るＤＷＡ回路１５を、図４に示すように、インクリメンタルデルタシグマＡＤ変換器に適用した場合について説明する。
まず、本発明の第１実施形態を説明する。
本発明の第１実施形態に係るＤＷＡ回路１５は、図５〜図７に示す従来のＤＷＡ回路において処理手順が異なること以外は同様であって、その回路構成は、図５に示す従来のＤＷＡ回路と同様である。すなわち、ＤＷＡ回路１５は、ビットシフタ４１とポインタ発生器４２とを備える。ビットシフタ４１は、例えば組み合わせ回路で構成され、ポインタ発生器４２は、例えば、演算処理装置で構成される。

【0056】

図１０は、第１実施形態におけるＤＷＡ回路１５のビットシフタ４１及びポインタ発生器４２における処理手順の一例を示すフローチャートである。
第１実施形態におけるＤＷＡ回路１５は、従来のＤＷＡ回路において、ポインタ発生器４２で決定されるポインタＤｐを算出した後の処理手順に特徴がある。
すなわち、従来のＤＷＡ回路においては、算出されたポインタＤｐは、コンバージョンステップｊがｊ＝ｍ（ｍは、オーバーサンプリング比）に達すると一旦初期化されてＤｐ＝０となり、それ以外は、算出されたＤｐがそのままポインタの値として出力される。つまり、変換サイクル毎に、ポインタＤｐの初期値として「０」が設定され、「０」を基準としてコンバージョンステップ毎にポインタＤｐが更新される。

【0057】

これに対し、第１実施形態におけるＤＷＡ回路１５では、コンバージョンステップに関係なく、ポインタＤｐは算出された値がそのまま出力される。つまり、一つ前の変換サイクルにおいてコンバージョンステップｊ＝ｍにおける量子化器出力ＭＯＤＯに基づき設定されたポインタＤｐが、ポインタＤｐの初期値として設定される。
このポインタＤｐの設定方法を除くと、他の部分については従来のＤＷＡ回路における処理手順と同等の処理手順で処理が行われる。

【0058】

なお、ビットシフタ４１の処理手順は従来の処理手順と同様であるため、同一部には同一符号を付与し、その詳細な説明は省略する。
また、量子化器出力ＭＯＤＯの量子化レベルをＬとしたとき、ポインタＤｐ（１０進数表示）は、０≦Ｄｐ≦Ｌ−１を満足する整数であり、データ値Ｄｔｈ（１０進数表示）は、０≦Ｄｔｈ≦Ｌを満足する整数である。

【0059】

図１０に示すように、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。
ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コードに変換し、データ値Ｄ２ｃ（１０進数表示）として出力する（ステップＳ１０１）。次いで、データ値Ｄ２ｃ（１０進数表示）と、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１０２）。

【0060】

この中間値Ｄｐ′と量子化器出力ＭＯＤＯのビット数を表すＬとがＤｐ′≧Ｌを満足しない場合には（ステップＳ１０３）、中間値ＤｐがそのままポインタＤｐになる（Ｄｐ＝Ｄｐ′）（ステップＳ１０４）。中間値Ｄｐ′がＤｐ′≧Ｌを満足する場合には、ポインタ値Ｄｐ＝Ｄｐ′−Ｌとする（ステップＳ１０５）。
そして、このようにして決定したポインタＤｐを、ビットシフタ４１に出力し、次の量子化器出力ＭＯＤＯに対する処理を行う。

【0061】

図１１は、図１０に示す処理を行うＤＷＡ回路１５を備えた、図４に示す、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるインクリメンタルデルタシグマＡＤ変換器における、ＤＷＡ回路１５の各種信号の入出力結果の一例を示したものである。図１１（ａ）は変換サイクル１における入出力結果を表し、図１１（ｂ）は変換サイクル２における入出力結果を表し、変換サイクル１と変換サイクル２とは連続する変換サイクルである。

【0062】

図１１は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
図１１（ａ）、（ｂ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。なお、重みとは、前述のように、各コンバージョンステップｊそれぞれで演算される量子化器出力ＭＯＤＯが、これらコンバージョンステップｊを含む１変換サイクルで得られるデジタル変換値に寄与する度合いを表す。

【0063】

また、図１１（ａ）、（ｂ）において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に加算した値を合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
また、図１１（ｂ）の最下段に、変換サイクル１と変換サイクル２における、重みＷｅｉｇｈｔの合計値（Ｔｏｔａｌ）についてビット毎に平均をとった値を、平均値Ｔｏｔａｌ（２ｔｈ ａｖｅｒａｇｅ）として表している。

【0064】

図１１（ａ）、（ｂ）に示すように、図１０で説明したフローチャートにしたがって平均化回路出力ＤＷＡＯが確定する。
すなわち、変換サイクル１では、図１１（ａ）に示すように、コンバージョンステップｊ＝１では、この時点ではポインタＤｐは初期化されているため、Ｄｐ＝０である。
サーモメータコードで表される量子化器出力ＭＯＤＯは「０００１１１１」であり、Ｄｔｈ＝４であるため、図１０のフローチャートにしたがって、ビットシフタ４１では、Ｄｐ＋Ｄｔｈ＝０＋４＝４となり、Ｌ＝７であって、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜４に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0065】

ポインタ発生器４２では、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であるため、Ｄ２ｃ（１０進数表示）＝４、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋０＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となる。
コンバージョンステップｊ＝２では、ポインタＤｐ＝４であり、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」でありＤｔｈ＝３となるため、Ｄｐ＋Ｄｔｈ＝４＋３＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0066】

また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であるため、Ｄ２ｃ（１０進数表示）＝３となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となり、ポインタＤｐが“０”に更新される。
コンバージョンステップｊ＝３では、ポインタＤｐは“０”であり、量子化器出力ＭＯＤＯがサーモメータコードで「００００００１」であり、Ｄｔｈ＝１となるため、Ｄｐ＋Ｄｔｈ＝０＋１＝１となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0067】

また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となり、ポインタＤｐが“１”に更新される。
コンバージョンステップｊ＝４では、ポインタＤｐがＤｐ＝１であり、量子化器出力ＭＯＤＯはサーモメータコードで「０００００１１」であり、Ｄｔｈ＝２となるため、Ｄｐ＋Ｄｔｈ＝１＋２＝３となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝２、３に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0068】

また、量子化器出力ＭＯＤＯはサーモメータコードで「０００００１１」であるため、Ｄ２ｃ（１０進数表示）＝２となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝２＋１＝３となり、Ｄｐ′≧７を満足しないため、Ｄｐ＝Ｄｐ′＝３となり、ポインタＤｐが“３”に更新される。
以後、同様に、コンバージョンステップｊ＝５では、ポインタＤｐ＝３、Ｄｔｈ＝２であり、Ｄｐ＋Ｄｔｈ＝３＋２＝５となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝４、５に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0069】

また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝２＋３＝５となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝５となる。
コンバージョンステップｊ＝６では、ポインタＤｐ＝５、Ｄｔｈ＝２であり、Ｄｐ＋Ｄｔｈ＝５＋２＝８となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足することから、ｋ＞Ｄｐ又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足する、ｋ＝６、７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0070】

また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝２＋５＝７となり、Ｄｐ′≧７を満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となる。
コンバージョンステップｊ＝７では、ポインタＤｐ＝０、Ｄｔｈ＝３であり、Ｄｐ＋Ｄｔｈ＝０＋３＝３となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜３に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0071】

また、Ｄ２ｃ（１０進数表示）＝３であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋０＝３となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝３となる。
コンバージョンステップｊ＝８では、ポインタＤｐ＝３、Ｄｔｈ＝１であり、Ｄｐ＋Ｄｔｈ＝３＋１＝４となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。

【0072】

また、Ｄ２ｃ（１０進数表示）＝１であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋３＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となる。
以上のコンバージョンステップｊ＝１〜８の処理で、ある時点Ｔ１におけるＡＩＮ′信号に対する変換サイクル１によるＡＤ変換処理が終了する。そして、量子化器１３から再度、時点Ｔ１におけるＡＩＮ′信号に応じた量子化器出力ＭＯＤＯが入力され、量子化器出力ＭＯＤＯが変換サイクル１で入力された量子化器出力ＭＯＤＯと同一となる場合には、図１１（ｂ）に示すように、新たに入力される、各コンバージョンステップｊ＝１〜ｍにおける量子化器出力ＭＯＤＯは、図１１（ａ）に示す各コンバージョンステップｊ＝１〜ｍにおける量子化器出力ＭＯＤＯと同一であるが、コンバージョンステップｊ＝１におけるポインタＤｐ、つまり、ポインタの初期値が“４”であるため、各コンバージョンステップにおいて、ビットデータが論理値１に設定されるビットが異なる。

【0073】

すなわち、図１１（ｂ）に示すように、コンバージョンステップｊ＝１の場合には、Ｄｐ＝４であり、Ｄｔｈ＝４であるため、Ｄｐ＋Ｄｔｈ＝４＋４＝８となりＤｐ＋Ｄｔｈ＞Ｌを満足することから、ｋ＞Ｄｐまたはｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足する、ｋ＝１、５〜７に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝４であるため、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋４＝８となり、Ｄｐ′≧Ｌであるため、Ｄｐ＝Ｄｐ′−Ｌ＝８−７＝１となる。

【0074】

コンバージョンステップｊ＝２では、ポインタＤｐ＝１、Ｄｔｈ＝３であり、Ｄｐ＋Ｄｔｈ＝１＋３＝４となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝２〜４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝３であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋１＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となる。

【0075】

以後、同様に、コンバージョンステップｊ＝３では、ポインタＤｐ＝４、Ｄｔｈ＝１であり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝１であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋４＝５となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝５となる。

【0076】

コンバージョンステップｊ＝４では、ポインタＤｐ＝５、Ｄｔｈ＝２であり、
Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝６、７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となる。

【0077】

コンバージョンステップｊ＝５では、ポインタＤｐ＝０、Ｄｔｈ＝２であり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１、２に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝２＋０＝２となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝２となる。

【0078】

コンバージョンステップｊ＝６では、ポインタＤｐ＝２、Ｄｔｈ＝２であり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝３、４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝２＋２＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となる。

【0079】

コンバージョンステップｊ＝７では、ポインタＤｐ＝４、Ｄｔｈ＝３であり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝３であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となる。

【0080】

コンバージョンステップｊ＝８では、ポインタＤｐ＝０、Ｄｔｈ＝１であり、Ｄｐ＋Ｄｔｈ＝０＋１＝１となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
また、Ｄ２ｃ（１０進数表示）＝１であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となる。

【0081】

以上のコンバージョンステップｊ＝１〜８の処理で、時点Ｔ１におけるＡＩＮ′信号に対する２回目のＡＤ変換処理が終了する。そして、次に、ＡＩＮ′信号に応じた量子化器出力ＭＯＤＯが入力されたときには、コンバージョンステップｊ＝１におけるポインタＤｐは“１”として、上記と同様の手順でコンバージョンステップｊ＝１〜ｍが繰り返し行われることになる。

【0082】

図４に示すデジタル演算部４では、変換サイクル１で得た量子化器出力ＭＯＤＯに基づく、時点Ｔ１におけるＡＩＮ′信号のデジタル変換値と、変換サイクル２で得た量子化器出力ＭＯＤＯに基づく、時点Ｔ１におけるＡＩＮ′信号のデジタル変換値との平均をとり、これを時点Ｔ１におけるＡＩＮ′信号に対応するデジタル変換値とする。
図１１（ａ）及び図１１（ｂ）に示すように、変換サイクル１と変換サイクル２とでは、コンバージョンステップｊ＝１〜ｍ（＝８）において同一の量子化器出力ＭＯＤＯが入力されてはいるが、コンバージョンステップｊ＝１におけるポインタＤｐの値、つまり、ポインタの初期値が異なる。そのため、各コンバージョンステップにおいて、論理値１に設定されるビットが異なるが、平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に加算した合計値（Ｔｏｔａｌ）は、変換サイクル１と変換サイクル２とは同じシーケンスで、論理値１又は論理値０が決定されるため、得られる標準偏差σは、変換サイクル１と変換サイクル２とで一致する。しかしながら、変換サイクル２では、コンバージョンステップｊ＝１におけるポインタＤｐの位置がＤｐ＝４であるのに対し、変換サイクル１ではＤｐ＝０であって、ポインタＤｐの初期値が異なるため、変換サイクル１と変換サイクル２とで、平均化回路出力ＤＷＡＯのビット毎に合計値（Ｔｏｔａｌ）の平均値をとり、標準偏差σの平均値を算出すると「０．０３５」となり、個別の標準偏差（σ＝０．０８９）よりも低減している。

【0083】

つまり、図４に示すインクリメンタルデルタシグマＡＤ変換器において、素子起因のノイズ特性の改善を目的として同一のアナログ信号を繰り返し入力し、出力されるデジタル信号を平均化する手法が採用することにより、コンバージョンステップ毎に重みが異なり量子化器出力ＭＯＤＯによって重みが異なる場合でも、ＤＷＡ処理による効果の低減を抑制することができると共に、素子起因のノイズ特性の改善を図ることができる。これは、コンバージョンステップが小さいときに使われる素子がランダム化されるために、インクリメンタルデルタシグマＡＤ変換器に特有のコンバージョンステップごとに重みが異なる影響をランダム化できるためである。

【0084】

以上の効果は変換サイクルの実行回数が増すほど、さらにランダム化することができるため、ＤＷＡ処理の効果の低減を抑制することができ、素子起因のノイズ同様にノイズ特性を改善することが可能となる。
次に、本発明の第２実施形態を説明する。
この第２実施形態におけるＤＷＡ回路１５は、図１２に示すように、第１実施形態におけるＤＷＡ回路において、さらに、乱数発生器４３を備える。そして、ポインタ発生器４２は、乱数発生器４３で発生された乱数を利用してポインタＤｐを設定する。

【0085】

図１３は、第２実施形態における、ビットシフタ４１及びポインタ発生器４２の処理手順の一例を示すフローチャートである。ビットシフタ４１における処理手順は、第１実施形態におけるビットシフタ４１の処理手順と同様であるので同一部には同一符号を付与し、その詳細な説明は省略する。
図１３に示すように、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。

【0086】

ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コードに変換し、データ値Ｄ２ｃ（１０進数表示）として出力する（ステップＳ１１１）。次いで、データ値Ｄ２ｃとポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１１２）。

【0087】

この中間値Ｄｐ′がＤｐ′≧Ｌを満足しない場合には（ステップＳ１１３）、中間値Ｄｐ′がそのままポインタＤｐになる（Ｄｐ＝Ｄｐ′）（ステップＳ１１４）。中間値Ｄｐ′がＤｐ′≧Ｌを満足する場合には、ポインタ値Ｄｐ＝Ｄｐ′−Ｌとする（ステップＳ１１５）。
算出されたポインタＤｐは、コンバージョンステップｊがオーバーサンプリング比ｍに達しなければ（ステップＳ１１６）、現時点におけるポインタＤｐが、そのままポインタＤｐとして確定されるが、コンバージョンステップｊがオーバーサンプリング比ｍに達したときには、乱数発生器４３からの乱数Ｄｒａｎｄを入力し、ステップＳ１１４又はステップＳ１１５で設定したポインタＤｐに乱数Ｄｒａｎｄを加算し、この加算した値を、ポインタＤｐとして確定する（ステップＳ１１７）。つまり、一つ前の変換サイクルにおいてコンバージョンステップｊ＝ｍにおける量子化器出力ＭＯＤＯに基づき設定されたポインタＤｐに乱数Ｄｒａｎｄを加算した値が、変換サイクル毎のポインタＤｐの初期値として設定される。

【0088】

そして、確定したポインタＤｐをビットシフタ４１に出力し、次の量子化器出力ＭＯＤＯに対する処理を行う。
なお、ポインタＤｐと乱数Ｄｒａｎｄとの和が、０≦Ｄｐ＋Ｄｒａｎｄ≦Ｌ−１の範囲外となる場合には、例えば、再度乱数を発生させ、０≦Ｄｐ＋Ｄｒａｎｄ≦Ｌ−１を満足する乱数を採用する、或いは、ポインタＤｐと乱数Ｄｒａｎｄとの和から所定値を減算する等により、ポインタＤｐと乱数Ｄｒａｎｄとの和相当値が０以上Ｌ−１以下の値となるように調整する。

【0089】

図１４は、図１３に示す処理を行うＤＷＡ回路１５を備えた、図４に示す、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるインクリメンタルデルタシグマＡＤ変換器における、ＤＷＡ回路１５の各種信号の入出力結果の一例を示したものである。
図１４（ａ）は変換サイクル１における入出力結果を表し、図１４（ｂ）は変換サイクル２における入出力結果を表し、変換サイクル１と変換サイクル２とは連続する変換サイクルである。

【0090】

図１４は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
図１４（ａ）、（ｂ）は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。

【0091】

また、図１４（ａ）、（ｂ）において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に加算した値を合計値（Ｔｏｔａｌ）として表し、そのときのビット毎の重みＷｅｉｇｈｔの標準偏差をσとして表す。
また、図１４（ｂ）の最下段に、変換サイクル１と変換サイクル２における重みＷｅｉｇｈｔの合計値（Ｔｏｔａｌ）の平均をとった値を、平均値Ｔｏｔａｌ（２ｔｈ ａｖｅｒａｇｅ）として示す。

【0092】

図１４（ａ）、（ｂ）に示すように、図１２に示すブロック図、図１３で説明したフローチャートにしたがって平均化回路出力ＤＷＡＯが確定する。
図１４（ａ）に示す変換サイクル１でのコンバージョンステップ１〜８までの動作は、第１実施形態における変換サイクル１での動作と同様である。
変換サイクル１におけるコンバージョンステップｊ＝８では、ポインタＤｐ＝６であり、Ｄｔｈ＝１であるため、Ｄｐ＋Ｄｔｈ＝６＋１＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝７に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0093】

また、Ｄ２ｃ（１０進数表示）＝１、Ｄｐ＿Ｄ＝６であることから、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋６＝７となり、Ｄｐ′≧Ｌを満足することから、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となる。そして、コンバージョンステップｊ＝ｍ＝８であることから、乱数発生器４３から乱数Ｄｒａｎｄ例えば“３”が入力され、Ｄｐ＝Ｄｐ＋Ｄｒａｎｄ＝０＋３＝３となり、ポインタＤｐは“３”に確定される。

【0094】

続いて、変換サイクル２での処理が行われ、コンバージョンステップｊ＝１では、ポインタＤｐは“３”に設定されているため、変換サイクル２におけるポインタの初期値を“３”としてポインタＤｐを更新する。そして、ポインタＤｐ＝３、Ｄｔｈ＝４であり、Ｄｐ＋Ｄｔｈ＝３＋４＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足するｋ＝４〜７に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0095】

ポインタ発生器４２では、Ｄ２ｃ（１０進数表示）＝４、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋３＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝７−７＝０となる。
コンバージョンステップｊ＝２では、Ｄｐ＝０、Ｄｔｈ＝３であり、Ｄｐ＋Ｄｔｈ＝０＋３＝３となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜３に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0096】

また、Ｄ２ｃ（１０進数表示）＝３、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋０＝３となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝３となる。
コンバージョンステップｊ＝３〜７では、同様に処理が行われ、平均化回路出力ＤＷＡＯが確定する。
そして、コンバージョンステップｊ＝８では、Ｄｐ＝２、Ｄｔｈ＝１であり、Ｄｐ＋Ｄｔｈ＝２＋１＝３となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝３に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。

【0097】

また、Ｄ２ｃ（１０進数表示）＝１、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋２＝３となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝３となるが、ｊ＝ｍ＝８であることから、乱数発生器４３から乱数Ｄｒａｎｄ例えば“ｘ”を入力し、Ｄｐ＝Ｄｐ＋Ｄｒａｎｄ＝２＋ｘが次の変換サイクルにおけるコンバージョンステップｊ＝１のポインタＤｐの値、すなわち、次の変換サイクルにおけるポインタの初期値となる。

【0098】

図１４（ａ）及び図１４（ｂ）に示すように、変換サイクル１と変換サイクル２とでは、コンバージョンステップｊ＝１〜ｍにおいて同一の量子化器出力ＭＯＤＯが入力されてはいるが、ポインタの初期値、つまりコンバージョンステップｊ＝１におけるポインタＤｐの値が異なるため、各コンバージョンステップにおいて、論理値１に設定されるビットが異なる。平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に加算した合計値（Ｔｏｔａｌ）は、変換サイクル１と変換サイクル２とは同じシーケンスで、論理値１又は論理値０を決定しているため、標準偏差σは、変換サイクル１と変換サイクル２とで一致する。

【0099】

しかしながら変換サイクル２では、図１４（ｂ）に示すように、コンバージョンステップｊ＝１におけるポインタＤｐがＤｐ＝３であるのに対し、変換サイクル１ではＤｐ＝０であって、ポインタＤｐの初期値が異なるため、変換サイクル１と変換サイクル２とで、平均化回路出力ＤＷＡＯのビット毎に合計値（Ｔｏｔａｌ）の平均値をとり、その標準偏差σを算出すると、変換サイクル１及び変換サイクル２における標準偏差σはそれぞれ「０．０８０」であるのに対し、重みの合計値（Ｔｏｔａｌ）の平均値の標準偏差σは「０．０３５」であり、個別の標準偏差よりも低減している。

【0100】

さらに、コンバージョンステップｊ＝ｍでは、ポインタＤｐを設定する際に、乱数Ｄｒａｎｄを加算しているため、変換サイクル１のコンバージョンステップｊ＝ｍにおけるポインタＤｐを変換サイクル２のポインタの初期値として用いる場合に比較して、変換サイクル２のポインタの初期値となり得る値は、ポインタＤｐの取り得る値（図１４の場合には０〜６）の中から、より均等に選ばれることになる。

【0101】

そのため、素子起因のノイズ特性の改善を図る手法がとられたことにより、変換サイクル１および変換サイクル２共に、同一のアナログ信号に基づく量子化器出力ＭＯＤＯが入力されるような場合に、変換サイクル毎のポインタの初期値すなわちコンバージョンステップｊ＝１におけるポインタが変換サイクル１及び変換サイクル２で共にＤｐ＝０となることを回避することができ、その結果、ＤＷＡ処理の効果の低減を抑制することができる。また、変換サイクルの実行回数が増すほど、ＤＷＡ処理の効果の低減を抑制することができるため、素子起因のノイズ同様にノイズ特性を改善することが可能となる。

【0102】

さらに、各変換サイクルのコンバージョンステップｊ＝１のときのポインタＤｐの値（ポインタの初期値）が均等に出現した場合、合計値（Ｔｏｔａｌ）の平均値の標準偏差σを、σ＝０まで抑制することが可能である。
なお、上記実施形態においては、図１０や図１３に示す処理を行う本実施形態におけるＷＤＡ回路１５を、量子化器出力ＭＯＤＯが最終出力結果に及ぼす寄与度、すなわち、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器として、図１に示すインクリメンタルデルタシグマＡＤ変換器に適用した場合について説明したがこれに限るものではなく、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器であれば適用することができる。

【0103】

また、上記実施形態においては、量子化器出力ＭＯＤＯにおいて“１”の位置を、１番目のビットからＬ番目のビットの方向にずらす場合について説明したが、Ｌ番目のビットから１番目のビット方向にずらすようにしてもよい。
また、上記実施形態では、一つ前の変換サイクルにおいて更新されたポインタＤｐ、又はこのポインタＤｐに乱数を加算した値に基づき、次の変換サイクルにおけるポインタＤｐの初期値を設定することで、変換サイクル毎に、ポインタの初期値が異なる値となるようにした場合について説明したが、変換サイクル毎に乱数を発生させ、この乱数そのものに基づき、変換サイクルにおけるポインタＤｐの初期値を設定するようにしてもよい。

【0104】

また、乱数に基づいて変換サイクル毎におけるポインタＤｐの初期値を設定する場合に限らず、規則的に変化する値に基づいて変換サイクルにおけるポインタＤｐの初期値を設定してもよい。即ち、ポインタＤｐに変換サイクル毎に規則的に変化する値を加算し、その値に基づいて次の変換サイクルにおけるポインタＤｐの初期値を設定してもよい。また、規則的に変化する値を出力する規則数値出力部を設け、この規則数値出力部により、変換サイクル毎に規則的に変化する値を発生させ、この乱数そのものに基づき、変換サイクルにおけるポインタＤｐの初期値を設定するようにしてもよい。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。

【符号の説明】

【0105】

１ サンプルホールド（ＳＨ）回路
２ リセット信号発生器
３ デルタシグマ変調器
４ デジタル演算部
１１ 加算器
１２ アナログ積分器
１３ 量子化器
１４ ＤＡコンバータ（ＤＡＣ）
１５ ＤＷＡ（データ加重平均化）回路
４１ ビットシフタ
４２ ポインタ発生器
４３ 乱数発生器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】