特許 6595827 撮像装置、撮像方法および制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6595827

(24)【登録日】2019年10月4日

(45)【発行日】2019年10月23日

(54)【発明の名称】撮像装置、撮像方法および制御回路

(51)【国際特許分類】

   H04N 5/357 20110101AFI20191010BHJP

   H04N 5/341 20110101ALI20191010BHJP

【ＦＩ】

   H04N5/357

   H04N5/341

【請求項の数】5

【全頁数】20

(21)【出願番号】特願2015-139949(P2015-139949)

(22)【出願日】2015年7月13日

(65)【公開番号】特開2017-22612(P2017-22612A)

(43)【公開日】2017年1月26日

【審査請求日】2018年5月29日

【権利譲渡・実施許諾】特許権者において、実施許諾の用意がある。

(73)【特許権者】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100097984

【弁理士】

【氏名又は名称】川野 宏

(74)【代理人】

【識別番号】100098073

【弁理士】

【氏名又は名称】津久井 照保

(72)【発明者】

【氏名】新井 俊希

【審査官】 鈴木 明

(56)【参考文献】

【文献】 特開平０５−０７５９２９（ＪＰ，Ａ）

【文献】 特開昭６３−０１９９７７（ＪＰ，Ａ）

【文献】 特開２０１１−１７６５２０（ＪＰ，Ａ）

【文献】 特開２００８−０９８４７６（ＪＰ，Ａ）

【文献】 特開平１１−２０５６８９（ＪＰ，Ａ）

【文献】 国際公開第２００６／１２９７６２（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３０−５／３７８

(57)【特許請求の範囲】

【請求項1】

斜め正方格子状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部と、
該光電変換部に対して、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読出し回路部を含む画像フレーム読出し制御部とを有するＣＭＯＳ型の撮像装置であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の、１電荷蓄積時間を１０ミリ秒に設定するものであることを特徴とする撮像装置。

【請求項2】

前記画像フレーム読出し制御部は、各画素の１電荷蓄積時間が各画像フレームの読出し期間に対して６／１０となるように制御するように構成されていることを特徴とする請求項１記載の撮像装置。

【請求項3】

前記非プログレッシブ方式がインターレース方式であることを特徴とする請求項１の撮像装置。

【請求項4】

斜め正方格子状に配置された複数の画素に対応して設けられた画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行なわせ、
前記斜め正方格子状に配置された複数の画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型の撮像装置による撮像方法であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
画像フレーム読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換を行う光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とする撮像方法。

【請求項5】

斜め正方格子状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を送出する回路であって、
Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択回路部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読出し回路部を含む画像フレーム読出し制御部を備えた、ＣＭＯＳ型の撮像装置における画像フレーム読出し制御回路において、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
前記画像フレーム読出し制御部による画像フレームの読出し操作は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とする画像フレーム読出し制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源周波数が５０Ｈｚ圏において、強度変化が１００Ｈｚとなる照明下において、フレーム周波数が１２０Ｈｚの撮像を行う際に生じるフリッカを低減した斜め正方格子状の画素を有するＣＭＯＳ型の撮像素子を用いた、撮像装置、撮像方法および画像フレーム読出し制御回路に関するものである。

【背景技術】

【0002】

電源周波数５０Ｈｚ圏においては、蛍光灯などの照明機器は、整流後の脈動周波数である１００Ｈｚに応じた照明強度変化を示す。このような照明強度下において、撮像装置の撮像フレーム周波数が６０Ｈｚの撮像を行うと、照明強度変化の周波数が撮像フレーム周波数の整数倍になっていないので、フリッカが生じる。

【0003】

そこで、このようなフリッカ対策として、電子シャッター期間を（１/１００）秒（＝
１０ミリ秒）に設定すること等が行われている（特許文献１〜３を参照）。これは、照明強度変化の位相と電子シャッターの位相がどのようにずれていても、１０ミリ秒の間に入射される光量が一定に保たれるので、フリッカが生じないという知見に基づく。

【0004】

ところで、近年、スーパーハイビジョンシステムに搭載することを目的としてＣＭＯＳ型撮像素子が発表されており（非特許文献１）、この文献では、斜め正方格子状に配列された画素が用いられている。
また、近年、スーパーハイビジョンの開発が活発化してきており、上記フリッカに対する対策構築が急務であることから、上記斜め正方格子状の画素を有するＣＭＯＳ型撮像素子についても上述した手法を用いることができれば、既存の技術の利用が図れて効率的である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平５−０９１３７３号公報

【特許文献2】特開平６−１２５４９５号広報

【特許文献3】特開２０００−２９９８２２号公報

【非特許文献】

【0006】

【非特許文献1】T. Toyama et al., “A 17.7Mpixel 120fps CMOS Image Sensor with 34.8Gb/s Readout,” ISSCC Digest of Technical Papers, pp. 420-422, 2011.

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。この場合、撮像フレーム間隔が（１/１２０）秒＝８．３
３３ミリ秒であるため、電子シャッター期間を１０ミリ秒に設定すると、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像の実行自体が困難となってしまう。

【0008】

本発明は、上記事情に鑑みなされたものであり、、画素が斜め正方格子状に配列された場合であっても、照明強度変化が１００Ｈｚの場合において、１２０Ｈｚの撮像フレーム周波数で撮像を行ったときに生じるフリッカを低減することが可能な撮像装置、撮像方法
および画像フレーム読出し制御回路を提供することを目的とするものである。

【課題を解決するための手段】

【0009】

本発明の撮像装置は、
斜め正方格子状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部と、
該光電変換部に対して、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読出し回路部を含む画像フレーム読出し制御部とを有するＣＭＯＳ型の撮像装置であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。

【0010】

ここで、上記および下記「前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され」とは、「前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、およびＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに物理的に設定される」場合、さらに、「前記複数の画素は、信号処理部の信号処理によりＸ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに画素数が拡張される」場合の両方を含むものとする。

【0011】

なお、後者については、具体的にはソフトウェア等を用いて画素補間処理を行ってＸ方向、Ｙ方向に、上記各々の画素数に拡張されて出力される場合が含まれる（例えば、非特許文献１を参照）。

【0012】

また、ここで、上記「斜め正方格子状」とは、撮像素子の素子面上で交差する正方形状画素配列の２軸の各々が、Ｘ方向およびＹ方向から共に４５度傾いた状態となるように、これら正方形状画素が両方向に配列された状態をいう。なお、下述する構成において「斜め正方格子状」というときも同様とする。

【0013】

また、上記「非プログレッシブ方式」とは、撮像素子の１方向から順番に走査される方式であるプログレッシブ方式とは異なる、いわゆる飛越し走査方式を指称するものであり、インターレース方式のみならず、複数の画素ごとに複数の画素を飛び越して走査を行う方式など、その走査が飛越し走査であるような場合における走査方式も含まれるものとする。

【0014】

また、一般的には、上記「画像フレーム」に、飛越し走査により形成されたライン群、例えば奇数行のみによるフレーム（奇数フレーム：概念的にはＮＴＳＣによる第１フィールドに対応）あるいは偶数行のみによるフレーム（偶数フレーム：概念的にはＮＴＳＣによる第２フィールドに対応）も含まれ、奇数フレーム同士あるいは偶数フレーム同士のみならず、奇数フレームと偶数フレームの間隔も画像フレーム間隔と称されることが多い。しかしながら、本願明細書においてそのようにすると、発明の本質的部分において紛らわしくなる可能性があるので、奇数フレーム同士、あるいは偶数フレーム同士の間隔は画像フレーム間隔と称するが、奇数フレームと偶数フレームの間隔は、便宜的に、分割画像フレーム間隔と称することとする。

【0015】

また、前記画像フレーム読出し制御部は、画像フレーム間隔に対する各画素の１電荷蓄
積時間が６／１０となるように制御するように構成されていることが好ましい。
また、前記非プログレッシブ方式がインターレース方式であることが好ましい。

【0016】

前記光電変換部が、斜め正方格子状に配列された複数画素において画素共有されるように構成されてなることが好ましい。

【0017】

また、本発明の撮像方法は、
斜め正方格子状に配置された複数の画素に対応して設けられた画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行なわせ、
前記斜め正方格子状に配置された複数の画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型の撮像装置による撮像方法であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
画像フレーム読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換を行う光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。

【0018】

また、本発明の画像フレーム読出し制御回路は、
斜め正方格子状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を送出する回路であって、Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択回路部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読出し回路部を含む画像フレーム読出し制御部を備えた、ＣＭＯＳ型の撮像装置における画像フレーム読出し制御回路において、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され、
前記画像フレーム読出し制御部による画像フレームの読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とするものである。

【発明の効果】

【0019】

本発明の撮像装置は、有効画素が、Ｘ方向とＹ方向に、７６８０画素と４３２０画素、または３８４０画素と２１６０画素、のいずれかとして出力されるように構成され、
インターレース方式等の、非プログレッシブ方式により駆動し、フレーム周波数１２０Ｈｚとし、電子シャッター期間を１０ミリ秒に設定することにより、奇数フレーム同士あるいは偶数フレーム同士の画像フレーム間隔を１６．６６７ミリ秒、奇数フレームと偶数フレームの分割画像フレーム間隔を８．３３３ミリ秒で信号読出しを行うとともに、各画素の蓄積時間を１０ミリ秒としている。

【0020】

すなわち、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。これを防止するために、電子シャッター速度を１０ミリ秒に設定した場合、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔（分割画像フレーム間隔）に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像を行なうことが困難となってしまう。

【0021】

しかし、本発明においては、電子シャッター速度を１０ミリ秒とし、撮像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、走査方式として、インターレー
ス方式などの非プログレッシブ方式を採用しているので、撮像フレーム間隔（画像フレーム間隔（分割画像フレーム間隔の倍の間隔：奇数フレーム同士あるいは偶数フレーム同士の間隔））に対する電子シャッター期間を１より小さい値（インターレース方式の場合は６／１０）に設定することができるので、画素が斜め正方格子状に配列された場合であっても、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。

【図面の簡単な説明】

【0022】

【図1】本発明の第１、第２の実施形態に係る４画素共有タイプであって、１画素あたり１．７５トランジスタ使用の画素回路の等価回路図である。

【図2】図１に示す画素回路を斜め正方格子状に有する画素アレイおよび画像フレーム読出し制御回路を備えた撮像装置を示すブロック図である。

【図3】本発明の第１の実施形態に係る画素配置例を示す斜め正方格子状画素配置図である。

【図4】図３に示す画素配置の第１の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。

【図5】撮像素子においてインターレース方式を用いて信号読出しを行った場合の奇数行（実線）と偶数行（破線）を示す概略図である。

【図6】１００Ｈｚの照明強度変化の一例を示すタイムチャートである。

【図7】１２０Ｈｚインターレース走査の奇数行と偶数行からの映像の時系列的な関係を示すタイムチャートである。

【図8】本発明の第２の実施形態に係る画素配置例を示す斜め正方格子状画素配置図である。

【図9】図８に示す画素配置の第２の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。

【図10】本発明の第３の実施形態に係る１画素あたり４トランジスタ使用の画素回路の等価回路を示す回路図である。

【図11】本発明の第３の実施形態に係る画素配置例を示す斜め正方格子状画素配置図である。

【図12】図１０に示す第３の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。

【図13】本発明の第４の実施形態に係る２画素共有タイプであって、１画素あたり２．５トランジスタ使用の画素回路の等価回路を示す回路図である。

【図14】本発明の第４の実施形態に係る画素配置例を示す斜め正方格子状画素配置図である。

【図15】図１３に示す第４の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。

【発明を実施するための形態】

【0023】

以下、本発明の実施形態について、上記図面を参照しながら説明する。

【0024】

＜第１の実施形態＞
まず、第１の実施形態に係るＣＭＯＳ型撮像装置に用いられる、１画素あたり４トランジスタ使用の画素回路の等価回路図を、図１を用いて説明する。なお、この等価回路図に示す画素回路１００は、ＣＭＯＳ型撮像装置の画素アレイの各画素（または各画素群）に対応して設けられる（１対１の対応に限定されない）。

【0025】

図１に示すように、この画素回路１００は、４つのフォトダイオード（ＰＤ）１１１A
〜D、４つの電荷転送トランジスタ（ＴＸ）１１２A〜D、浮遊拡散容量（ＦＤ）１１３、
リセットトランジスタ（ＲＳＴ）１１４、ソースフォロアアンプ（増幅トランジスタ：ＳＦ）１１５、選択トランジスタ（ＳＥＬ）１１６、画素電源部（ＶＤＤ）１１７、および画素出力部（ＯＵＴ）１１８から構成される。

【0026】

また、この画素回路１００は、Ｘ方向（行方向）およびＹ方向（列方向）から４５度傾いた斜め正方格子状に多数個配列されて画素アレイ２０１を構成している。
図２に示すように、画素アレイは、Ｙ方向走査部２０２、Ｘ方向走査部２０３、タイミングジェネレータ２０４および出力回路２０５とともに撮像装置（イメージセンサ）２００を構成している。なお、撮像装置２００のうち、Ｙ方向走査部２０２、Ｘ方向走査部２０３、タイミングジェネレータ２０４および出力回路２０５は、本発明に係る画像フレーム読出し制御回路を構成する。

【0027】

各画素回路１００において、ＰＤ１１１A〜Dは、入射光の強度に応じた量の負電荷を蓄積する。このＰＤ１１１A〜Dのアノードは接地され、カソードはＴＸ１１２A〜Dを介してＳＦ１１５のゲートに接続される。ＴＸ１１２A〜Dのゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｔに接続され、転送信号が入力される。

【0028】

ＳＦ１１５およびＳＥＬ１１６は、ＶＤＤ１１７と出力部１１８との間に直列接続される。ＳＥＬ１１６のゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｓに接続され、選択信号が入力される。ＲＳＴ１１４は、ＶＤＤ１１７とＳＦ１１５のゲートとの間に接続される。ＲＳＴ１１４のゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｒに接続され、リセット信号を入力される。
また、ＦＤ１１３は、ＳＦ１１５のゲートに接続される。

【0029】

ＰＤ１１１A〜Dをリセットするためには、ＳＥＬ１１６がオフ状態でＴＸ１１２A〜DとＲＳＴ１１４をオン状態とする。これにより、ＰＤ１１１A〜Dに蓄積されていた負電荷がＴＸ１１２A〜DとＲＳＴ１１４を介して、ＶＤＤ１１７に放出され、リセット動作が終了する。

【0030】

ＰＤ１１１A〜Dのリセット動作終了時から入射光による電荷の蓄積が開始する。すなわち、転送信号およびリセット信号が「Ｌ」状態となり、ＴＸ１１２A〜DとＲＳＴ１１４がオフ状態となると、入射光の強度に応じた量の電荷がＰＤ１１１A〜Dに蓄えられ、電荷蓄積時間が開始する。

【0031】

一方、蓄積時間の終了は以下のように行われる。すなわち、まず、選択信号を「Ｈ」レベルにしてＳＥＬ１１６をオン状態とし、リセット信号を所定時間だけ「Ｈ」レベルにしてＲＳＴ１１４をオン状態とすることでＦＤ１１３をリセットする。次いで、転送信号を所定時間だけ「Ｈ」レベル状態にしてＴＸ１１２A〜Dをオン状態とすることで、ＰＤ１１１A〜Dの蓄積電荷がＦＤ１１３に移動され、ＴＸ１１２A〜Dがオフとなった時点でＰＤ１１１A〜Dの蓄積時間が終了する。

【0032】

また、図２に示すタイミングジェネレータ２０４は、Ｙ方向走査部２０２に行選択アドレス信号および駆動制御信号を送出するとともに、Ｘ方向走査部２０３に列選択アドレス信号および読出し制御信号を送出する。Ｙ方向走査部２０２は、Ｙ方向走査回路および電圧レベルシフト回路の機能を有しており、入力された行選択アドレス信号および駆動制御信号に応じて、画素アレイ２０１の所定の複数行を順次選択し、選択した行の信号線Ｌ_Ｔ，Ｌ_Ｒ，Ｌ_Ｓを介して、その行の各画素回路１００に転送信号、リセット信号および選択信号を送出する。

【0033】

また、Ｘ方向走査部２０３は、Ｘ方向走査回路およびカラム回路の機能を有しており、Ｙ方向走査部２０２によって選択された所定の行の複数の画素回路１００から複数のＹ方向信号線Ｌ_Ｖに出力された電流を複数の所定の信号に変換する。
さらに、出力回路２０５は、Ｘ方向走査部２０３で生成された複数の画素信号を外部に出力する。

【0034】

また、図３は、第１の実施形態に係る画素配置および画素グループの配置関係を示すものである。すなわち、第１の実施形態においては、各ＴＸトランジスタ１１２A〜Dに対応する４つの画素が画素共有されるようになっており、これらのＴＸトランジスタ１１２A
〜Dに対応した４つの画素（１．１、１．２、１．３、１．４（画素グループ１））ある
いは（２．１、２．２、２．３、２．４（画素グループ２））は、クランク状に配列されている。

【0035】

なお、図３に示す斜め正方形状の各画素は、左上方から右下方への画素配列軸である第１の軸と、右上方から左下方への画素配列軸である第２の軸が、互いに直交するように、かつこれら２つの軸が、Ｘ軸（図３中の横方向に延びる軸）およびＹ軸（図３中の縦方向に延びる軸）と４５°の角度をなすように、配列される。
このような第１の実施形態に係る画素配置によれば、高速で移動する移動体を撮像したような場合に、画像エッジ部分にギザギザの少ない画像を読み取ることができる。

【0036】

図４は、図１に示す画素回路１００を用いて、信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。なお、本実施形態（および以下の第２の実施形態）においては、画像フレームレートが１２０Ｈｚで、インターレース走査等非プログレッシブ走査を採用している。

【0037】

図４において、各グラフは、ＳＥＬ１１６、ＲＳＴ１１４、ＴＸ１１２の信号波形を示すものであり、ＳＥＬ、ＲＳＴおよびＴＸの後段に記されたかっこの中の数字は図３中での対応画素を示している。なお、各対応画素の蓄積時間を黒帯で示す。また、第１の実施形態において、ｎは４３２０／４＝１０８０に設定されている。

【0038】

この画素回路１００では、まず、第（１．１）番目の画素について、ＰＤ１１１Aをリ
セットするために、ＳＥＬ１１６がオフ状態（ＳＥＬ（１．ｘ）が「Ｌ」レベル）でＲＳＴ１１４とＴＸ１１２Aを同時にオン状態（ＲＳＴ（１．ｘ）とＴＸ（１．１）が「Ｈ」
レベル）とした後、同時にオフ状態（ＲＳＴ（１．ｘ）とＴＸ（１．１）が「Ｌ」レベル）とする（図４の矢印Ａを参照）。これにより、ＰＤ１１１AとＦＤ１１３の信号電荷が
ＴＸ１１２AとＲＳＴ１１４を介してＶＤＤ１１７に放出されることになり、ＰＤ１１１Aのリセット処理が終了する。この直後から、ＰＤ１１１Aの蓄積時間が開始される。

【0039】

また、蓄積時間が開始されたのち、ＳＥＬ１１６がオン状態（ＳＥＬ（１．ｘ）が「Ｈ」レベル）となる（図４中の矢印Ｂを参照）ことで、当該画素が選択され、その際に、ＲＳＴ１１４がオン状態（ＲＳＴ（１．ｘ）が「Ｈ」レベル）となることでＦＤ１１３がリセットされ、ＲＳＴ１１４がオフ状態（ＲＳＴ（１．ｘ）が「Ｌ」レベル）の時、ＦＤ１１３の電荷が放出された状態の値（リセット電位）が読みだされる。

【0040】

次に蓄積時間においてＲＳＴ１１４がオフ状態（ＲＳＴ（１．１）が「Ｌ」レベル）となった後にＴＸ１１２Aがオン状態（ＴＸ（１．１）が「Ｈ」レベル）になると、ＰＤ１
１１Aに畜積されていた信号電荷がＦＤ１１３に移動し、さらにＴＸ１１２Aがオフ状態（ＴＸ（１．１）が「Ｌ」レベル）になると、このときの電位が読みだされる（図４のＳＥＬ（１．ｘ）、ＲＳＴ（１．ｘ）、ＴＸ（１．１）、蓄積時間（１．１）のタイムチャー
ト：矢印Ｃを参照）。このときＰＤ１１１Aの蓄積時間が終了する。このように、当該画
素が選択されてから、ＲＳＴ１１４がオフ状態となったのちにＴＸ１１２Aがオフ状態と
なるまでの時間が各画素の１蓄積時間となる。なお、この蓄積時間は、例えば（１/１０
０）秒（＝１０ミリ秒）に設定される。

【0041】

この後、第（１．１）番目の他の奇数行目（１．３）番目、（２．１）番目、（２．３）番目・・（ｎ．１）番目、（ｎ．３）番目の画素についても順次、同様にして行われる。

【0042】

一方、第（１．２）番目についても第（１．１）番目の上記処理と同様の信号読出し処理が行われ（図４のＳＥＬ（１．ｘ）、ＲＳＴ（１．ｘ）、ＴＸ（１．２）および蓄積時間（１．２）のタイムチャートを参照）、第（１．２）番目全体の信号読出しが終了する。この後、（１．４）番目、（２．２）番目、（２．４）番目、・・（ｎ．２）番目、（ｎ．４）番目等の他の偶数行の信号読出し処理についても順次、同様にして行われる。

【0043】

すなわち、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っており、まず、（１．１）番目、（１．３）番目、・・（ｎ．１）番目、（ｎ．３）番目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、（１．２）番目、（１．４）番目、・・（ｎ．２）番目、（ｎ．４）番目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。

【0044】

なお、奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設
定される。また、奇数行からなるフレーム（奇数フレーム）同士、および偶数行からなるフレーム（偶数フレーム）同士の時間間隔（画像フレーム間隔）は（１/６０）秒＝１６
．６６７ミリ秒に設定される。

【0045】

また、第（１．１）番目と第（１．２）番目の分割画像フレーム間隔は上述したように８．３３３ミリ秒となり、一方が電荷を蓄積しているときに他方が信号を読み出すように構成されている。このことは、第（１．３）番目と第（１．４）番目の関係や第（ｎ．１）番目と第（ｎ．２）番目の関係も同様である。また、奇数行目と、それに続く偶数行目の蓄積時間同士が一部重複するように設定しているのは、各蓄積時間を１０ミリ秒に設定しながら、奇数フレーム同士あるいは偶数フレーム同士の間隔（画像フレーム間隔）を１６．６６７ミリ秒（６０Ｈｚ）に設定するためである。

【0046】

以下、上述した第１の実施形態における切替タイミングについて図７を用いて説明する。
上述したように、本実施形態においては、画素アレイ２０１の画素読出し走査をインターレース方式を用いて行っている。すなわち、図５に示すように画素アレイ２０１の全行について、奇数行（図５では実線で表される）のみの画素読出しを行う操作と、偶数行（図５では破線で表される）のみの画素読出しを行う操作を交互に行うものである。このインターレース方式は、ＮＴＳＣ方式等において使用されているもので、飛越し走査等とも称される。

【0047】

第１の実施形態によれば、図６および図７に示すように、照明機器等が１００Ｈｚ（電源周波数が５０Ｈｚ圏）の照明強度下において、インターレース方式を採用することにより、イメージセンサ（撮像装置）２００の画素（フォトダイオード）の１電荷蓄積時間を１０ミリ秒に設定するとともに、撮像フレーム周波数を１２０Ｈｚとしてスーパーハイビジョンに適合させつつ、フリッカの発生を阻止するようにしている。

【0048】

すなわち、フリッカの発生を阻止するために、電子シャッター速度を１０ミリ秒に設定した場合には、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになる。

【0049】

そこで、本実施形態においては、電子シャッター速度を１０ミリ秒とし、分割画像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、インターレース方式を
採用しているので、画像フレーム間隔（奇数フレーム同士あるいは偶数フレーム同士）に対する電子シャッター期間を１より小さい値（本実施形態ではインターレース方式を採用しているので６／１０）に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

【0050】

＜第２の実施形態＞
なお、第２の実施形態においては、第１の実施形態と重複する部分も多いことから、そのような部分については適宜、簡単に説明する。特に、図１に示す回路構成、図２に基づく装置構成および図５〜７による基本原理は略同様であるので、その詳細な説明は省略する。

【0051】

第２の実施形態においては、図８に示すように、各ＴＸトランジスタ１１２A〜D（図１を参照）に対応する４つの画素は画素共有されるようになっており、これら４つの画素（１．１、１．２、１．３、１．４（画素グループ１））、（２．１、２．２、２．３、２．４（画素グループ２））、（３．１、３．２、３．３、３．４（画素グループ３））および（４．１、４．２、４．３、４．４（画素グループ４））が、各々斜め正方形状ブロックを構築するように配列されている。
このような第２の実施形態に係る画素配置によれば、画素グループ毎にまとまった斜め正方形状ブロックとされているので、画素配列のレイアウト設計が極めて容易となる。

【0052】

また、図９は、図１に示す画素回路と図８に示す画素配置を用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。各グラフにおいてかっこ内の数字は、第何番目の配置の画素であるかを示すものである。例えば、ＳＥＬ（１．ｘ、２．ｘ）、ＲＳＴ（１．ｘ、２．ｘ）と記載されているのは、（１．ｘ）番目と（２．ｘ）番目の４画素が画素共有されていることを示す。ＴＸ（１．１、２．１）として表されるＴＸは、（１．１）番目と（２．１）番目の画素配置であることを示す。蓄積時間（１．１、２．１）は、（１．１）番目と（２．１）番目のＰＤ１１１Aの蓄積時
間を示す。なお、各行の蓄積時間を黒帯で示す。

【0053】

また、第２の実施形態において、ｎは４３２０／２に設定されている。

【0054】

この画素配置では、（１．ｘ）番目と（２．ｘ）番目に同じ駆動波形を与え、（３．ｘ）番目と（４．ｘ）番目に同じ駆動波形を与え、（ｎ−１．ｘ）番目と（ｎ．ｘ）番目に同じ駆動波形を与える。読み出しはＸ軸方向に列並列で、（１．ｘ）番目、（３．ｘ）番目・・（ｎ−１．ｘ）番目に同じ出力配線をつなぎ、（２．ｘ）番目、（４．ｘ）番目・・（ｎ．ｘ）番目に同じ出力配線をつなぐ。これにより、（１．ｘ）番目と（２．ｘ）番目、（３．ｘ）番目と（４．ｘ）番目、（ｎ−１．ｘ）番目と（ｎ．ｘ）番目を同時に、そして、（１．ｘ）番目、（３．ｘ）番目・・（ｎ−１．ｘ）番目の順に、また（２．ｘ）番目、（４．ｘ）番目・・（ｎ．ｘ）番目の順に読み出す。なお、Ｘ軸方向に並んでいる列並列の読み出しは、隣り合う列同士で列並列読み出し回路が逆方向に配置されていてもよい。

【0055】

この図９を第１の実施形態の入力信号のタイムチャートを示す図４と比較して説明する。これら２つの実施形態においては、いずれも４画素共有とされているが、図８と図３に示すように画素配列の点で異なっている。
すなわち、第１の実施形態のものでは、共有される４画素が、図３に示すようにクランク状に配列されているのに対し、第２実施形態のものでは、共有される４画素が、図８に示すように斜め正方形状ブロックを構成するように配列されている。
これにより、第２実施形態では、ＳＥＬ（１．ｘ、２．ｘ）、ＲＳＴ（１．ｘ、２．ｘ）、ＴＸ（１．１、２．１）に示すように、駆動波形を与える画素の位置が、第１の実施形態と比較して異なることになる。

【0056】

上述したように、第２の実施形態における撮像装置においては、まず、（１．１）（２．１）番目、（１．３）（２．３）番目、・・、（ｎ−１．１）（ｎ．１）番目、（ｎ−１．３）（ｎ．３）番目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、（１．２）（２．２）番目、（１．４）（２．４）番目、・・、（ｎ−１．２）（ｎ．２）番目、（ｎ−１．４）（ｎ．４）番目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。なお、奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定さ
れる。

【0057】

これにより、第２の実施形態においては、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

【0058】

＜第３の実施形態＞
なお、本実施形態および以下に示す第４の実施形態においては、第１の実施形態と重複する部分も多いことから、そのような部分については適宜、簡単に説明する。特に、図２に基づく装置構成および図５〜７による基本原理は略同様であるので、その詳細な説明は省略する。

【0059】

第３の実施形態に係る撮像装置における画素回路の主要構成を、１画素あたり４トランジスタ使用の画素回路の等価回路図である図１０を用いて説明する。

【0060】

また、図１０において、各トランジスタＴＸ３１２、ＲＳＴ３１４、ＳＥＬ３１６のゲート部に接続されるＹ方向走査部２０２（図２参照）からの信号線Ｌ_Ｔ，Ｌ_Ｒ，Ｌ_Ｓの機能については図１で説明した機能と同様であるので、図面中に対応する符号のみを付し詳細な説明は省略する（以下に説明する第４の実施形態についても同様にして説明を省略する）。

【0061】

図１０に示すように、この画素回路３００は、フォトダイオード（ＰＤ）３１１、電荷転送トランジスタ（ＴＸ）３１２、浮遊拡散容量（ＦＤ）３１３、リセットトランジスタ（ＲＳＴ）３１４、ソースフォロアアンプ（ＳＦ）３１５、選択トランジスタ（ＳＥＬ）３１６、画素電源部（ＶＤＤ）３１７、および画素出力部（ＯＵＴ）３１８から構成される。

【0062】

ＰＤ３１１とＴＸ３１２は各々１つづつ設けられており、またＦＤ３１３、ＲＳＴ３１４、ＳＦ３１５、ＳＥＬ３１６、ＶＤＤ３１７およびＯＵＴ３１８も各々が１つづつ設けられている。すなわち、１画素あたり４個のトランジスタで構成することとなり、上記第１、第２の実施形態のものよりも、１画素あたりのトランジスタ数が2.25個分多くなる。

【0063】

また、図１１は、第３の実施形態に係る画素配置を示すものである。すなわち、この第３の実施形態においては、ＴＸトランジスタ３１２に対応する画素が駆動されるようになっており、これらのＴＸトランジスタ３１２に対応した画素１、２、…が、斜め正方格子状に配列されている。

【0064】

なお、図１１に示す斜め正方形状の各画素は、左上方から右下方への画素配列軸である第１の軸と、右上方から左下方への画素配列軸である第２の軸が、互いに直交するように、かつこれら２つの軸が、Ｘ軸（図１１中の横方向に延びる軸（図示されていない））およびＹ軸（図１１中の縦方向に延びる軸（図示されていない））と４５°の角度をなすように、配列される。
このように構成された第３の実施形態によれば、撮像フレーム間隔に対する電子シャッター期間を１より小さい値に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。

【0065】

また、図１２は、図１０に示す画素回路３００を用いて信号読出しを行った場合における、トランジスタの入力信号を表すタイムチャートである。各グラフにおいてかっこ内の数字は、第何番目の行数であるかを示すものであり、例えば、ＳＥＬ（１）…ＳＥＬ（ｎ）、ＲＳＴ（１）…ＲＳＴ（ｎ）と記載されているのは、１行目…ｎ行目であることを示し、一方、ＴＸ（１）…ＴＸ（ｎ）として表されるＴＸ３１２は画素共有がなされていないで１行目…ｎ行目であることを示し、さらに蓄積時間（１）〜蓄積時間（ｎ）はＰＤ３１１の１行目…ｎ行目の蓄積時間を示す。

【0066】

なお、各行の蓄積時間を黒帯で示す。また、本実施形態において、ｎは４３２０（行）に設定されている。

【0067】

この画素回路３００では、まず、第１行（奇数行）目の画素について、ＰＤ３１１をリセットするために、ＳＥＬ３１６がオフ状態（ＳＥＬ（１）が「Ｌ」レベル）でＲＳＴ３１４とＴＸ３１２を同時にオン状態（ＲＳＴ（１）とＴＸ（１）が「Ｈ」レベル）とした後、同時にオフ状態（ＲＳＴ（１）とＴＸ（１）が「Ｌ」レベル）とする（図１２の矢印Ａを参照）。これにより、ＰＤ３１１とＦＤ３１３の信号電荷がＴＸ３１２とＲＳＴ３１４を介してＶＤＤ３１７に放出されることになり、ＰＤ３１１のリセット処理が終了する。
この直後から、ＰＤ３１１の蓄積時間が開始される。

【0068】

また、蓄積時間が開始されたのち、ＳＥＬ３１６がオン状態（ＳＥＬ（１）が「Ｈ」レベル）となる（図１２中の矢印Ｂを参照）ことで、当該画素が選択され、その際に、ＲＳＴ３１４がオン状態（ＲＳＴ（１）が「Ｈ」レベル）となることでＦＤ３１３がリセットされ、ＦＤ３１３の電荷が所定量だけ放出された状態の値（リセット電位）が読みだされる。

【0069】

次に蓄積時間においてＲＳＴ３１４がオフ状態（ＲＳＴ（１）が「Ｌ」レベル）となった後にＴＸ３１２がオン状態（ＴＸ（１）が「Ｈ」レベル）となると、ＰＤ３１１に畜積されていた信号電荷がＦＤ３１３に移動し、さらにＴＸ３１２がオフ状態（ＴＸ（１）が「Ｌ」レベル）になると、このときの電位が読みだされる（図１２のＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）、蓄積時間（１）のタイムチャート：特に矢印Ｃを参照）。このときＰＤ３１１の蓄積時間が終了する。このように、当該画素が選択されてから、ＲＳＴ３１４がオフ状態となったのちにＴＸ３１２がオフ状態となるまでの時間が各画素の１蓄積時間となる。なお、この蓄積時間は、例えば（１/１００）秒（＝１０ミリ秒）に設定さ
れる。

【0070】

この後、第１行目の他の画素についても同様にして信号読出し処理が行われる。また、他の奇数行目（１行目、３行目、・・ｎ−１行目）の画素についても順次、同様にして行われる。

【0071】

一方、第２行目についても第１行目の上記処理と同様の信号読出し処理が行われ（図１２のＳＥＬ（２）、ＲＳＴ（２）、ＴＸ（２）および蓄積時間（２）のタイムチャートを参照）、第２行目全体の信号読出しが終了する。この後、４行目、・・ｎ行目等の他の偶数行の信号読出し処理についても順次、同様にして行われる。

【0072】

すなわち、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っており、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。

【0073】

＜第４の実施形態＞
第４の実施形態に係る撮像装置における画素回路の等価回路図を図１３を用いて説明する。すなわち、この画素回路は、２画素共有タイプであって、１画素あたり２．５トランジスタ使用によるものである。なお、この等価回路図に示す画素回路は、列方向（左上から右下に向かう方向）に並列する２画素に対応して設けられる。列方向（右上から左下に向かう方向）に並列する２画素に対応して設けられていてもよい。

【0074】

また、図１３において、各トランジスタＴＸ４１２Ａ，Ｂ、ＲＳＴ４１４、ＳＥＬ４１６のゲート部に接続されるＹ方向走査部２０２からの信号線Ｌ_Ｔ，Ｌ_Ｒ，Ｌ_Ｓの機能については図１で説明した機能と同様であるので、図面中に対応する符号のみを付し詳細な説明は省略する（以下に説明する実施形態および変型例についても同様にして説明を省略する）。

【0075】

上述したように、この画素回路４００は、２画素共有タイプであって、２つのフォトダイオード（ＰＤ）４１１Ａ，Ｂ、２つの電荷転送トランジスタ（ＴＸ）４１２Ａ，Ｂ、浮遊拡散容量（ＦＤ）４１３、リセットトランジスタ（ＲＳＴ）４１４、ソースフォロアアンプ（ＳＦ）４１５、選択トランジスタ（ＳＥＬ）４１６、画素電源部（ＶＤＤ）４１７、および画素出力部（ＯＵＴ）４１８から構成される。

【0076】

ＰＤ４１１Ａ，ＢとＴＸ４１２Ａ，Ｂは２画素並べて設けられており、またＦＤ４１３、ＲＳＴ４１４、ＳＦ４１５、ＳＥＬ４１６、ＶＤＤ４１７およびＯＵＴ４１８は２画素共有の構成とされている。すなわち、２画素用を５つのトランジスタで構成しているから、１画素あたり2.5個のトランジスタで構成することができることとなるが、上記第１、
第２の実施形態のものよりも、１画素あたり、トランジスタ0.75個分多くなる。

【0077】

また、第４の実施形態においては、２つのＴＸトランジスタ４１２Ａ、Ｂに対応する２つの画素は２画素共有されるようになっており、図１４に示すように、これら２つの画素（１．１、１．２（画素グループ１））、（２．１、２．２（画素グループ２））、（３．１、３．２（画素グループ３））および（４．１、４．２（画素グループ４））が、各々斜め長方形状のブロックを構築するように配列されている。
このような第４の実施形態に係る画素配置によれば、画素グループ毎にまとまった斜め長方形状のブロックとされているので、画素配列のレイアウト設計が容易となる。

【0078】

また、図１５は、図１３に示す画素回路４００を用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。各グラフにおいてかっこ内の数字は、第何番目の行数であるかを示すものである。例えば、蓄積時間（１．１）はＰＤ４１１Ａの蓄積時間を示し、蓄積時間（１．２）はＰＤ４１１Ｂの蓄積時間を示す。
なお、（ ）の中のｘは、１および２の両方の場合を表す。

【0079】

なお、各行の蓄積時間を黒帯で示す。また、本実施形態において、ｎは４３２０／２＝２１６０（行）に設定されている。

【0080】

この画素回路４００では、まず、ＰＤ４１１Aをリセットするために、ＳＥＬ４１６が
オフ状態（ＳＥＬ（１．ｘ）が「Ｌ」レベル）となっているときにＲＳＴ４１４とＴＸ４１２Aが同時にオン状態（ＲＳＴ（１．ｘ）とＴＸ（１．１）が「Ｈ」レベル）とされ、
しかる後に同時にオフ状態（ＲＳＴ（１．ｘ）とＴＸ（１．１）が「Ｌ」レベル）とされる。これにより、このリセット終了時からＰＤ４１１Aにおいて電荷の蓄積が開始される
（図１５中で矢印Ａを参照）。

【0081】

次に、ＰＤ４１１Bをリセットするために、ＳＥＬ４１６がオフ状態（ＳＥＬ（２．ｘ
）が「Ｌ」レベル）となっているときにＲＳＴ４１４とＴＸ４１２Bが同時にオン状態（
ＲＳＴ（２．ｘ）とＴＸ（２．１）が「Ｈ」レベル）とされ、しかる後に同時にオフ状態（ＲＳＴ（２．ｘ）とＴＸ（２．１）が「Ｌ」レベル）とされる。これにより、このリセット終了時からＰＤ４１１Bにおいて電荷の蓄積が開始される（図１５中で矢印Ａ´を参
照）。

【0082】

また、ＳＥＬ４１６がオン状態（ＳＥＬ（１．ｘ）が「Ｈ」レベル）となることで、当該画素が選択され（図中で矢印Ｂを参照）、ＲＳＴ４１４がオン状態（ＲＳＴ（１．ｘ）が「Ｈ」レベル）となることでＦＤ４１３がリセットされ、ＲＳＴ４１４がオフ状態（ＲＳＴ（１．ｘ）が「Ｌ」レベル）となった後にＴＸ４１２Aがオン状態（ＴＸ（１．１）
が「Ｈ」レベル）になると電荷がＦＤ４１３へ移動し電圧が読み出され、ＴＸ４１２Aが
オフ状態（ＴＸ（１．１）が「Ｌ」レベル）になるとＰＤ４１１Aの畜積時間が終了する
（図中で矢印Ｃを参照）。この蓄積時間は第１の実施形態と同様に（１/１００）秒（＝
１０ミリ秒）に設定される。

【0083】

また、ＳＥＬ４１６がオン状態（ＳＥＬ（１．ｘ）が「Ｈ」レベル）となることで、当該画素が選択され（図中で矢印Ｂ´を参照）、ＲＳＴ４１４がオン状態（ＲＳＴ（１．ｘ）が「Ｈ」レベル）となることでＦＤ４１３がリセットされ、ＲＳＴ４１４がオフ状態（ＲＳＴ（１．ｘ）が「Ｌ」レベル）となった後にＴＸ４１２Bがオン状態（ＴＸ（１．２
）が「Ｈ」レベル）になると電荷がＦＤ４１３へ移動し電圧が読み出され、ＴＸ４１２B
がオフ状態（ＴＸ（１．２）が「Ｌ」レベル）になるとＰＤ４１１Bの畜積時間が終了す
る（図中で矢印Ｃ´を参照）。この蓄積時間は第１の実施形態と同様に（１/１００）秒
（＝１０ミリ秒）に設定される。

【0084】

上述したように、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っており、まず、（１．１）行目、（２．１）行目、・・、（ｎ．１）行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、（１．２）行目、（２．２）行目、・・、（ｎ．２）行目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。なお、奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定される
。

【0085】

これにより、本実施形態においては、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

【0086】

さらに、本発明の撮像装置、撮像方法および画像フレーム読出し制御回路としては、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態においては、共有タイプの素子のうち、２つの画素に共有の２画素共有タイプの素子、および４つの画素に共有の４画素共有タイプの素子の例を挙げているが、それ以外の種々の、複数画素に共有の素子を用いて信号読出しを行うことができる。

【0087】

なお、上記実施形態においては、撮像装置を構成する複数の画素が、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに物理的に設定される場合について説明しているが、これに替えて、複数の画素を、ハードウェアあるいはソフトウェア等を用いて画素補間処理を行い、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとなるように画素数を拡張（増加）するようにしても、上記実施形態のものと、同様の効果が得られる。

【0088】

なお、上記実施形態においては、画像フレーム間隔を、１／１２０秒＝８．３３３ミリ秒としているが、これに替えて、１／１２０秒×１００１／１０００＝８．３４２ミリ秒としても、上記実施形態のものと略同様の効果を奏することができる。また、上記実施形態においては、フレーム周波数を１２０Ｈｚとしているが、これに替えて、１２０×１０００／１００１＝１１９．８８Ｈｚとしても、上記実施形態のものと略同様の効果を奏することができる。

【0089】

さらに、グローバルシャッタ機能（グローバルシャッタトランジスタ）を搭載することも可能であり、その場合には、全画素同時（実際には奇数フレーム画素同時および偶数フレーム画素を同時）にシャッタ動作を行うことができ、全画素同時読出しが可能である。これにより、特に、動きが高速である被写体については像の歪みを軽減することができる。

【符号の説明】

【0090】

１００、３００、４００ 画素回路
１１１A〜D、３１１、４１１A、B フォトダイオード（ＰＤ）
１１２A〜D、３１２、４１２A、B 電荷転送トランジスタ（ＴＸ）
１１３、３１３、４１３ 浮遊拡散容量（ＦＤ）
１１４、３１４、４１４ リセットトランジスタ（ＲＳＴ）
１１５、３１５、４１５ ソースフォロアアンプ（ＳＦ）
１１６、３１６、４１６ 選択トランジスタ（ＳＥＬ）
１１７、３１７、４１７ 画素電源部（ＶＤＤ）
１１８、３１８、４１８ 画素出力部（ＯＵＴ）
２００ 撮像装置
２０１ 画素アレイ
２０２ Ｙ方向走査部
２０３ Ｘ方向走査部
２０４ タイミングジェネレータ
２０５ 出力回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】