特許第6603077号(P6603077)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6603077
(24)【登録日】2019年10月18日
(45)【発行日】2019年11月6日
(54)【発明の名称】差動増幅器
(51)【国際特許分類】
   H03F 3/45 20060101AFI20191028BHJP
【FI】
   H03F3/45
【請求項の数】15
【全頁数】28
(21)【出願番号】特願2015-167941(P2015-167941)
(22)【出願日】2015年8月27日
(65)【公開番号】特開2017-46216(P2017-46216A)
(43)【公開日】2017年3月2日
【審査請求日】2018年5月10日
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】藤野 路子
(72)【発明者】
【氏名】松岡 大輔
【審査官】 工藤 一光
(56)【参考文献】
【文献】 特開平10−51247(JP,A)
【文献】 特開2005−184221(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03F3/45
(57)【特許請求の範囲】
【請求項1】
第1入力信号及び第2入力信号を、第1出力信号及び第2出力信号に差動増幅する差動増幅器であって、
前記第1入力信号及び前記第2入力信号の同相信号、又は前記第1出力信号及び前記第2出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第1入力信号を前記第1出力信号に増幅する第1増幅部と、
前記同相信号を基準として、前記第2入力信号を前記第2出力信号に増幅する第2増幅部と
を備え、
前記同相信号検出部は、
前記第1増幅部と前記第2増幅部との間に接続された第1分圧素子及び第2分圧素子と、
一端が前記第1分圧素子と前記第2分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第1出力抵抗と
を有し、
前記第1増幅部は、前記第1入力信号が入力される第1入力端子と、前記同相信号が入力される第2入力端子と、前記第1出力信号を出力する第1出力端子とを含む第1増幅回路を有し、
前記第2増幅部は、前記第2入力信号が入力される第3入力端子と、前記同相信号が入力される第4入力端子と、前記第2出力信号を出力する第2出力端子とを含む第2増幅回路を有し、
前記同相信号検出部は、前記第1出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第1出力抵抗の前記他端の電圧を前記基準電圧に設定する第1バッファ回路を更に有し、
前記第1出力抵抗の前記一端が、前記第2入力端子及び前記第4入力端子に接続される
差動増幅器。
【請求項2】
前記第1出力抵抗の抵抗値は、前記第1分圧素子と前記第2分圧素子との並列抵抗値よりも大きい請求項1に記載の差動増幅器。
【請求項3】
前記第1出力抵抗の抵抗値は、前記第1分圧素子の抵抗値の0.5倍以上である
請求項1又は2に記載の差動増幅器。
【請求項4】
前記第1出力抵抗の抵抗値は、前記第1分圧素子の抵抗値の3倍以上である
請求項1から3のいずれか一項に記載の差動増幅器。
【請求項5】
第1入力信号及び第2入力信号を、第1出力信号及び第2出力信号に差動増幅する差動増幅器であって、
前記第1入力信号及び前記第2入力信号の同相信号、又は前記第1出力信号及び前記第2出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第1入力信号を前記第1出力信号に増幅する第1増幅部と、
前記同相信号を基準として、前記第2入力信号を前記第2出力信号に増幅する第2増幅部と
を備え、
前記同相信号検出部は、
前記第1増幅部と前記第2増幅部との間に接続された第1分圧素子及び第2分圧素子と、
一端が前記第1分圧素子と前記第2分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第1出力抵抗と
を有し、
前記第1増幅部は、前記第1入力信号が入力される第1入力端子と、前記同相信号が入力される第2入力端子と、前記第1出力信号を出力する第1出力端子とを含む第1増幅回路を有し、
前記第2増幅部は、前記第2入力信号が入力される第3入力端子と、前記同相信号が入力される第4入力端子と、前記第2出力信号を出力する第2出力端子とを含む第2増幅回路を有し、
前記同相信号検出部は、
前記第1分圧素子と前記第2分圧素子との間の前記接続ノードに接続された第5入力端子と、前記第5入力端子に仮想短絡された第6入力端子と、前記第6入力端子に接続された第3出力端子とを有する第3増幅回路と、
一端が前記第3出力端子に接続され、他端が前記第1出力抵抗の前記一端に接続される第2出力抵抗と
を更に備え、
前記第1出力抵抗と前記第2出力抵抗との間の接続ノードが、前記第2入力端子及び前記第4入力端子に接続される
差動増幅器。
【請求項6】
前記第1増幅回路及び前記第2増幅回路は、反転増幅器である
請求項5に記載の差動増幅器。
【請求項7】
前記同相信号検出部は、前記第1出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第1出力抵抗の前記他端の電圧を前記基準電圧に設定する第1バッファ回路と、
前記第1分圧素子と前記第2分圧素子との間の前記接続ノードに接続された入力端子と、前記第2入力端子及び前記第4入力端子に接続された出力端子とを含む第2バッファ回路と
を有する
請求項5に記載の差動増幅器。
【請求項8】
前記第1増幅回路は、前記第2入力端子が前記第2バッファ回路の出力端子に接続された正転増幅器であり、
前記第2増幅回路は、前記第4入力端子が前記第2バッファ回路の出力端子に接続された正転増幅器である
請求項に記載の差動増幅器。
【請求項9】
前記第1分圧素子及び前記第2分圧素子は、同一の抵抗値を有し、
前記同相信号検出部は、前記第1分圧素子と前記第2分圧素子との間の前記接続ノードの電圧を、前記第1入力信号と前記第2入力信号の中点電圧、又は、前記第1出力信号と前記第2出力信号の中点電圧に設定する
請求項1からのいずれか一項に記載の差動増幅器。
【請求項10】
第1入力信号及び第2入力信号を、第1出力信号及び第2出力信号に差動増幅する差動増幅器であって、
前記第1入力信号及び前記第2入力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第1入力信号を前記第1出力信号に増幅する第1増幅部と、
前記同相信号を基準として、前記第2入力信号を前記第2出力信号に増幅する第2増幅部と
を備え、
前記同相信号検出部は、
前記第1増幅部と前記第2増幅部との間に接続された第1分圧素子及び第2分圧素子と、
一端が前記第1増幅部と前記第1分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第1出力抵抗と、
一端が前記第2増幅部と前記第2分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第2出力抵抗と
を有する
差動増幅器。
【請求項11】
前記第1増幅部及び前記第2増幅部は、増幅用の第1増幅回路及び第2増幅回路をそれぞれ有し、
前記第1増幅回路は、前記第1入力信号が入力される第1入力端子と、前記同相信号が入力される第2入力端子と、前記第1出力信号を出力する第1出力端子とを有し、
前記第2増幅回路は、前記第2入力信号が入力される第3入力端子と、前記同相信号が入力される第4入力端子と、前記第2出力信号を出力する第2出力端子とを有する
請求項1に記載の差動増幅器。
【請求項12】
前記同相信号検出部は、前記第1出力抵抗の前記他端及び前記第2出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第1出力抵抗の前記他端及び前記第2出力抵抗の前記他端の電圧を前記基準電圧に設定する第1バッファ回路と、
前記第1分圧素子と前記第2分圧素子との間の接続ノードに接続された入力端子と、前記第2入力端子及び前記第4入力端子に接続された出力端子とを含む第2バッファ回路と
を有する
請求項1に記載の差動増幅器。
【請求項13】
前記第1増幅回路は、前記第2入力端子が前記第2バッファ回路の出力端子に接続された正転増幅器であり、
前記第2増幅回路は、前記第4入力端子が前記第2バッファ回路の出力端子に接続された正転増幅器である
請求項1に記載の差動増幅器。
【請求項14】
前記第1増幅部は、第1入力信号のDC成分をカットする第1コンデンサを有し、
前記第2増幅部は、第2入力信号のDC成分をカットする第2コンデンサを有する
請求項1から1のいずれか一項に記載の差動増幅器。
【請求項15】
前記第2入力信号は、前記第1入力信号と逆相の信号であり、
前記第2出力信号は、前記第1出力信号と逆相の信号である
請求項1から1のいずれか一項に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、差動増幅器に関する。
【背景技術】
【0002】
従来、完全差動入力型の差動増幅器において、コモンモードフィードバック(CMFB:Common−Mode Feed back)回路の機構を用いてCMRR特性を改善する技術が知られている(例えば、特許文献1参照)。
特許文献1 特開2005−184221号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
しかしながら、従来の差動増幅器は、製造プロセスのばらつき等に起因した抵抗ミスマッチを有する。そのため、従来の差動増幅器では、抵抗ミスマッチによるCMRR特性の劣化を十分に抑制できない。
【課題を解決するための手段】
【0004】
本発明の第1の態様においては、第1入力信号及び第2入力信号を、第1出力信号及び第2出力信号に差動増幅する差動増幅器であって、第1入力信号及び第2入力信号の同相信号、又は第1出力信号及び第2出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第1入力信号を第1出力信号に増幅する第1増幅部と、同相信号を基準として、第2入力信号を第2出力信号に増幅する第2増幅部とを備え、同相信号検出部は、第1増幅部と第2増幅部との間に接続された第1分圧素子及び第2分圧素子と、一端が第1分圧素子と第2分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第1出力抵抗とを有する差動増幅器を提供する。
【0005】
本発明の第2の態様においては、第1入力信号及び第2入力信号を、第1出力信号及び第2出力信号に差動増幅する差動増幅器であって、第1入力信号及び第2入力信号の同相信号、又は第1出力信号及び第2出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第1入力信号を第1出力信号に増幅する第1増幅部と、同相信号を基準として、第2入力信号を第2出力信号に増幅する第2増幅部とを備え、同相信号検出部は、第1増幅部と第2増幅部との間に接続された第1分圧素子及び第2分圧素子と、一端が第1増幅部と第1分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第1出力抵抗と、一端が第2増幅部と第2分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第2出力抵抗とを有する差動増幅器を提供する。
【0006】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0007】
図1】実施例1に係る差動増幅器100の動作を表すブロック図を示す。
図2】実施例1に係る差動増幅器100の回路構成の一例を示す。
図3】比較例1に係る差動増幅器500の回路構成の一例を示す。
図4】比較例2に係る差動増幅器500の回路構成の一例を示す。
図5】実施例2に係る差動増幅器100の回路構成の一例を示す。
図6】実施例3に係る差動増幅器100の動作を表すブロック図を示す。
図7】実施例3に係る差動増幅器100の回路構成の一例を示す。
図8】実施例4に係る差動増幅器100の動作を表すブロック図を示す。
図9】実施例4に係る差動増幅器100の回路構成の一例を示す。
図10】実施例5に係る差動増幅器100の回路構成の一例を示す。
【発明を実施するための形態】
【0008】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0009】
[実施例1]
図1は、実施例1に係る差動増幅器100の動作を表すブロック図を示す。差動増幅器100の動作は、ブロック1〜6で表される。
【0010】
差動増幅器100は、差動型の入力信号に対して差動型の出力信号を出力する完全差動増幅器である。本例の差動増幅器100は、入力された信号1及び信号2を差動増幅して信号7及び信号8を出力する。
【0011】
ブロック1は、入力された信号のDC成分をカットするDC成分カット部を示す。本例のブロック1は、信号1のDC成分を除去し、信号3を生成する。ブロック1は、生成した信号3をブロック3及びブロック5に出力する。信号1は、差動増幅器100に入力された入力信号である。信号3は、信号1からDC成分がカットされた出力信号である。
【0012】
ブロック2は、入力された信号のDC成分をカットするDC成分カット部を示す。本例のブロック2は、信号2のDC成分を除去し、信号4を生成する。ブロック2は、生成した信号4をブロック4及びブロック5に出力する。信号2は、差動増幅器100に入力される入力信号である。信号2は、信号1と同じ振幅及び同じ周波数を有し、位相が信号1と逆相である。信号4は、信号2からDC成分がカットされた出力信号である。
【0013】
ブロック6は、予め定められた基準電圧を生成する基準電圧生成部を示す。本例のブロック6は、基準電圧として信号6を生成する。例えば、信号6は、差動増幅器100の電源電圧に基づいて設定された基準電圧である。ブロック6は、生成した信号6をブロック5に出力する。
【0014】
ブロック5は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック5は、信号3と信号4の同相信号を検出し、信号6を基準とした信号5を生成する。ブロック5は、生成した信号5をブロック3及びブロック4に出力する。
【0015】
ブロック3は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック3は、ブロック5から入力された同相信号を基準として、ブロック1から入力された信号3を信号7に増幅する。つまり、信号7は、信号5を基準信号とし、信号3と信号5の差分を反転増幅した信号である。
【0016】
ブロック4は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック4は、ブロック5から入力された同相信号を基準として、ブロック2から入力された信号4を信号8に増幅する。つまり、信号8は、信号5を基準信号とし、信号4と信号5の差分を反転増幅した信号である。なお、信号9は、信号7と信号8との差分を表す信号である。
【0017】
図2は、実施例1に係る差動増幅器100の回路構成の一例を示す。本例では、ブロック1〜6のより具体的な回路構成を示す。図2の括弧内には、各信号の電圧を示す。
【0018】
ブロック1は、DCカットコンデンサC1を有する。DCカットコンデンサC1は、信号1(Vi)のDC成分のみをカットする。
【0019】
ブロック2は、DCカットコンデンサC2を有する。DCカットコンデンサC2は、信号2(Vi)のDC成分のみをカットする。信号1及び信号2は、同じ周波数、同じ振幅の信号で位相のみ180度異なる差動入力信号である。
【0020】
ブロック3は、入力抵抗R、帰還抵抗R及びオペアンプAMP1を備える。オペアンプAMP1の反転入力端子には、入力抵抗Rを介して信号3(Vi)が入力される。また、オペアンプAMP1の正転入力端子には、コモン信号である信号5(AVC)が入力される。これにより、オペアンプAMP1は、信号3と信号5の差分を増幅した信号7(Vo)を出力端子から出力する。なお、信号3のコモンは、オペアンプの仮想接地により、信号5と実質同等の値になる。
【0021】
ブロック4は、入力抵抗R、帰還抵抗R及びオペアンプAMP2を備える。オペアンプAMP2の反転入力端子には、入力抵抗Rを介して信号4(Vi)が入力される。また、オペアンプAMP2の正転入力端子には、コモン信号である信号5(AVC)が入力される。これにより、オペアンプAMP2は、信号4と信号5の差分を増幅した信号8(Vo)を出力端子から出力する。なお、信号4のコモンは、オペアンプの仮想接地により、信号5と実質同等の値になる。
【0022】
ブロック6は、予め定められたコモン電圧に設定した信号6(VCOM)を生成する。本例では、コモン電圧VCOMを電源電圧VDDの1/2に設定する。ブロック6は、信号6をブロック5に出力する。
【0023】
ブロック5は、抵抗R,R,R及びバッファ回路BUFを有する。これにより、ブロック5は、信号3と信号4の同相信号を検出し、信号6を基準とした信号5を生成する。
【0024】
抵抗R,Rは、ブロック1及びブロック3で構成される第1増幅部と、ブロック2及びブロック4で構成される第2増幅部との間に接続される。本例の抵抗R,Rは、ブロック1とブロック3との間の接続ノードと、ブロック2とブロック4との間の接続ノードとの間に直列に接続される。また、本例の抵抗R,Rは、同一の抵抗値を有する。これにより、抵抗R及び抵抗Rの接続ノードが信号3の電圧Viと信号4の電圧Viとの中点電圧に設定される。
【0025】
抵抗Rは、一端が抵抗Rと抵抗Rとの間の接続ノードに接続され、他端がバッファ回路BUFの出力端子に接続される。抵抗Rの抵抗値は、後述の通り、抵抗Rの抵抗値及び抵抗Rの抵抗値よりも大きいことが好ましい。
【0026】
バッファ回路BUFは、抵抗Rの一端と、ブロック6との間に接続される。これにより、バッファ回路BUFは、ブロック6から入力された信号6を抵抗Rに伝搬する。即ち、バッファ回路BUFは、抵抗Rの一端の電圧をコモン電圧VCOMに設定する。
【0027】
ここで、実施例1に係る差動増幅器100の同相信号除去比(CMRR:Common Mode Rejection Ratio)を計算する。CMRRとは、2つの入力回路を有する差動増幅器において、共通する入力信号を除去する能力を指す。より具体的には、CMRRは、同相信号が入力された場合の出力Vo=Vo(C)に対する、逆相信号が入力された場合のVo=Vo(D)の比で表される。
【0028】
例えば、信号3の電圧をVi、信号4の電圧をViとすると、信号5(AVC)には信号6(VCOM)を基準とした信号3と信号4との平均の電圧が伝わる。即ち、AVCノードについての電流保存則から、次式が成り立つ。
【数1-1】
【0029】
逆相信号が入力される場合、信号3の電圧をVi=v+VCOM、信号4の電圧をVi=−v+VCOMで表す。これらの式を数(1−1)式に代入すると、次式が成り立つ。
【数1-2】
抵抗Rと抵抗Rとが互いに等しい(R=R)とすると、抵抗Rには電流が流れないので、次式が成り立つ。
【数1-3】
【0030】
同相信号が入力される場合、信号3の電圧をVi=v+VCOM、信号4の電圧をVi=v+VCOMで表す。vは、ブロック5が検出する同相信号を示す。また、抵抗R及び抵抗Rは、互いに等しい(R=R)とする。この時の電圧AVCは、以下の式で表される。
【数1-4】
電圧AVCは、抵抗R,Rと抵抗Rの比で決まり、R=R<<Rの場合、入力信号v+VCOMに漸近する。
【0031】
入力抵抗R,Rの両端にかかる電圧は式v+VCOM−AVCで表され、次式が成り立つ。
【数1-5】
【0032】
従って、入力抵抗R,Rの両端にかかる電圧は、抵抗R,Rで決まる係数で抑制される。逆相信号が入力された場合のVo=Vo(D)と同相信号が入力された場合のVo=Vo(C)は、アンプのゲインが十分高く、帯域が広い場合、抵抗R,R,R,Rを用いて以下の式で表される。
【数1-6】
【数1-7】
【0033】
なお、実際に使用する抵抗は、0.数%〜数%程度の誤差を持つ。誤差を低減しようとすると部品価格が上がってしまい、システムとしてのコスト増につながる。抵抗Rと抵抗Rの相対ミスマッチ抵抗値及び抵抗Rと抵抗Rの相対ミスマッチ抵抗値はそれぞれ以下の式で表される。
【数1-8】
【数1-9】
【0034】
抵抗Rと抵抗Rの相対ミスマッチ抵抗値及び抵抗Rと抵抗Rの相対ミスマッチ抵抗値は、同じ確率分布を持つ相対ミスマッチ抵抗値ΔRで表される。また、抵抗R,R,R,Rの抵抗値がすべて独立であり、全体としてのCMRRは抵抗Rと抵抗Rとのミスマッチによって決まる量と、抵抗Rと抵抗Rとのミスマッチによって決まる量との足し合わせとして考えられる。抵抗R,R,R,Rで生じる抵抗ミスマッチを抵抗Rのみで生じていると仮定すると、抵抗ミスマッチを考慮した抵抗値は、次式で表すことができる。
【数1-10】
【0035】
ここで、CMRRは、Vo(D)とVo(C)との比で定義されることから、次式が成り立つ。
【数1-11】
【0036】
数(1−11)式に数(1−10)式を代入すると次式となる。
【数1-12】
【0037】
数(1−12)に数(1−4)式を代入して、数(1−10)式を用いると、
【数1-13】
【0038】
また、ΔRを抵抗のミスマッチとし、ΔR<<Rとすると、次式が成り立つ。
【数1-14】
【0039】
本例のCMRRは、抵抗RとRとで決まる係数と、後述の比較例1のCMRRとの積になる。数(1−14)式より、R<<Rとすることで、抵抗ミスマッチにより決定されるCMRRを簡単に向上できる。
【0040】
以上の通り、本例の差動増幅器100は、従来の差動増幅器に対して3つの抵抗素子を追加することにより、単純な回路のみでCMRR特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器100は、抵抗R,R,Rの抵抗値比を調節することにより、CMRR特性の軽減量を調整できる。例えば、抵抗Rの抵抗値の大きさは、抵抗Rと抵抗Rの並列抵抗値よりも大きい抵抗値に設定する。また、抵抗Rの抵抗値の大きさは、抵抗R又は抵抗Rの抵抗値の大きさの0.5倍以上、3倍以上、5倍以上、10倍以上、15倍以上又は20倍以上であってもよい。
【0041】
[比較例1]
図3は、比較例1に係る差動増幅器500の回路構成の一例を示す。本例の差動増幅器500は、完全差動型の差動増幅器である。比較例1に係る差動増幅器500は、ブロック5を除き、実施例1に係る差動増幅器100と基本的に同一の回路構成を有する。
【0042】
差動増幅器500は、実施例1に係るブロック5を有さない。本例のブロック6は、生成した信号6を、オペアンプAMP1,AMP2の正転入力端子に直接入力する。
【0043】
信号7(Vo)及び信号8(Vo)は、オペアンプAMP1,AMP2が理想的であり、十分ゲインが高く、帯域が広いとすると、抵抗R,R,R,Rにより、以下の式で示される。
【数1-15】
【0044】
信号9(Vo)は、信号7と信号8との差分信号として次式で表される。
【数1-16】
【0045】
同相信号が入力される場合、信号3の電圧をVi=v+VCOM、信号4の電圧をVi=v+VCOMで表す。同相信号が入力された場合、入力抵抗R,Rの両端にかかる電圧は次式で表される。
【数1-17】
【0046】
逆相信号が入力される場合、信号3の電圧をVi=v+VCOM、信号4の電圧をVi=−v+VCOMとする。逆相信号入力の場合のVo=Vo(D)と同相信号入力の場合のVo=Vo(C)とは、アンプのゲインが十分高く、帯域が広い場合、抵抗R,R,R,Rを用いて次式で表される。
【数1-18】
【0047】
CMRRは、逆相信号入力の場合のVo=Vo(D)と同相信号入力の場合のVo=Vo(C)との比であり、次式で表される。
【数1-19】
【0048】
数(1−19)式、数(1−10)式より、CMRRは次式で表される。
【数1-20】
【0049】
また、ΔR<<Rとすると、CMRRは次式で表される。
【数1-21】
従って、比較例1に係る差動増幅器500のCMRRは、ΔR/R=0.5%の場合、CMRR=43dBとなる。
【0050】
[比較例2]
図4は、比較例2に係る差動増幅器500の回路構成の一例を示す。比較例2に係る差動増幅器500は、ブロック5を除き、実施例1に係る差動増幅器100と基本的に同一の回路構成を有する。
【0051】
差動増幅器500は、CMFBの機構を有する完全差動型の差動増幅器である。本例の差動増幅器500は、CMFBを有することにより、オペアンプ自体のCMRR特性を改善できる。しかしながら、本例の差動増幅器500は、比較例1に係る差動増幅器500と同様に、抵抗ミスマッチによるCMRRの劣化を抑制できない。
【0052】
本例のブロック5は、ブロック3及びブロック4の出力端子側に配置される。ブロック5は、抵抗R,R及びオペアンプAMP3を備える。抵抗R及び抵抗Rは、同一の抵抗値を有する。よって、出力信号である信号7(Vo)と信号8(Vo)との中点電圧が、信号6(VCOM)と比較される。そして、オペアンプAMP3は、入力される信号が同電位となるようにコモン信号である信号5(AVC)を生成する。
【0053】
ここで、オペアンプAMP1,AMP2が理想的であり、十分ゲインが高く、帯域が広い場合、次式が成り立つ。
【数1-22】
【数1-23】
【0054】
上述の通り、ミスマッチを考慮した抵抗値は、数(1−10)式で表すことができる。従って、同相信号vの入力時、Vi=Vi=v+VCOMとなり、数(1−22)式から、Vo,Vo,Voは次式で表される。
【数1-24】
【0055】
数(1−24)式を数(1−23)式に代入すると、以下の式が成り立つ。
【数1-25】
【0056】
数(1−25)式に数(1−10)式を代入すると、以下の式が成り立つ。
【数1-26】
【0057】
以上より、抵抗Rの両端にかかる電圧Vi−AVCと、入力抵抗Rの両端にかかる電圧Vi−AVCは、次式のように表される。
【数1-27】
【0058】
ここで、簡略化のため、抵抗R,R,R,Rを次式で表すことができる。
【数1-28】
【0059】
数(1−27)式と数(1−28)式より、以下の式が成り立つ。
【数1-29】
【0060】
従って、入力抵抗R、Rの両端にかかる電圧は、抵抗R、R、R、Rで決まる係数で抑制される。ブロック3及びブロック4の反転増幅器のゲインが1倍の場合、出力も抵抗ミスマッチによるゲイン誤差が1/2に抑えられた電圧となる。上記より、オペアンプAMP1,AMP2の差動出力間に発生する同相信号は減少し、vにかかる係数で、抵抗R、R、R、RのミスマッチのCMRRへの影響が抑えられる。
【0061】
ここで、逆相信号入力の場合のVo=Vo(D)と同相信号入力の場合のVo=Vo(C)とは、アンプのゲインが十分高く、帯域が広い場合、抵抗R、R、R、Rを用いて次式で表される。
【数1-30】
【0062】
また、ミスマッチを考慮した抵抗値は、数(1−10)式で表すことができる。CMRRは、Vo(D)とVo(C)との比で定義されるので、以下の式が成り立つ。
【数1-31】
【0063】
数(1−31)式に数(1−10)式と数(1−26)式を代入すると、CMRRは、次式で表される。
【数1-32】
【0064】
R>>ΔRとすると、次式が成り立つ。
【数1-33】
【0065】
数(1−29)式より、CMFBを用いた比較例2に係る差動増幅器500では、CMFBを用いない比較例1に係る差動増幅器500と比較して、CMRRの入力抵抗ミスマッチの影響を1/2に減少できる。即ち、本例の差動増幅器500は、比較例1よりも、CMRR特性を約6dB向上できる。従って、ΔR/R=0.5%とすると、数(1−33)式より、CMRR=49dBとなる。
【0066】
以上より、比較例1及び比較例2に係る差動増幅器500においては、抵抗ミスマッチに基づいてCMRRが劣化する。よって、差動増幅器500は、差動入力信号のコモンノイズが比較的大きいシステムにおいて、出力特性が劣化してしまう。
【0067】
一方、実施例1に係る差動増幅器100は、抵抗R,R,Rの抵抗値比を調節することにより、CMRR特性の軽減量を調整できる。例えば、実施例1に係る差動増幅器100において、R:R=1:10、ΔR/R=0.5%とする。この場合、実施例1に係る差動増幅器100のCMRRは、比較例1のCMRR=43dBから(2×R+R)/R倍向上し、CMRR=69dBとなる。
【0068】
比較例1の反転アンプ構成では、入力抵抗R,Rの両端にかかる電位差はv、比較例2の全差動アンプ+CMFB構成ではv/2、実施例1の差動増幅器100ではv×R/(2×R+R)となる。ここで、実施例1に係る差動増幅器100において、R:R=1:10とすれば、CMRRの入力抵抗ミスマッチの影響を1/21に抑制できる。即ち、上記抵抗比を設定した差動増幅器100は、比較例1よりも約26dBだけCMRR特性を向上できる。
【0069】
なお、ブロック3及びブロック4を構成しているオペアンプの入力換算オフセットをそれぞれΔV,ΔVとすると、(R/(R+R))×ΔV−(R/(R+R))×ΔVが、差動出力間オフセットとして発生する。即ち、差動増幅器100は、抵抗R,Rを十分大きくすることにより、差動出力間のオフセットを抑制できる。
【0070】
[実施例2]
図5は、実施例2に係る差動増幅器100の回路構成の一例を示す。実施例2に係る差動増幅器100は、ブロック5を除き、実施例1に係る差動増幅器100と同一の回路構成を有する。
【0071】
本例のブロック5は、ブロック3及びブロック4の入力端子側に配置される。即ち、ブロック5は、信号3及び信号4の同相信号を検出する。ブロック5は、抵抗R,R,R,R及び基準電圧を渡すためのオペアンプAMP3を備える。
【0072】
抵抗R及び抵抗Rは、実施例1に係る差動増幅器100の場合と同様に、信号3及び信号4の同相信号を検出するように接続される。抵抗Rは、一端がブロック6に接続され、他端が抵抗Rに接続される。抵抗Rは、抵抗RとオペアンプAMP3の出力端子との間に接続される。
【0073】
オペアンプAMP3は、抵抗Rと抵抗Rとの間の接続ノードに接続された正転入力端子と、正転入力端子に仮想短絡され、出力端子と接続された反転入力端子を有する。オペアンプAMP3の出力端子は抵抗Rの一端と接続する。本例の抵抗R及び抵抗Rが同一の抵抗値を有するので、オペアンプAMP3の正転入力端子は、信号3(Vi)と信号4(Vi)との中点電圧に設定される。なお、計算を簡略化するため、抵抗R,R,R,R,R,Rについて、R=R<<R=R、R<<Rとする。
【0074】
同相信号が入力される場合、信号3及び信号4の電圧をVi=Vi=v+VCOMとすると、抵抗Rと抵抗Rとの接続ノードの電圧AVC及び信号5の電圧AVCに関し、以下の式が成り立つ。
【数2-1】
【数2-2】
即ち、AVCは、抵抗Rと抵抗Rとの比で決まる。また、入力抵抗R,Rの両端にかかる電圧は次式で表される。
【数2-3】
【0075】
従って、入力抵抗R,Rの両端にかかる電圧は、抵抗Rと抵抗Rとで決まる係数で抑制され、オペアンプAMP1,AMP2の出力も抵抗ミスマッチによるゲイン誤差の少ない電圧となる。このことから、オペアンプAMP1,AMP2の差動出力間に発生する同相信号は減少する。
【0076】
逆相信号が入力される場合のVo=Vo(D)と同相信号が入力される場合のVo=Vo(C)は、オペアンプAMP1,AMP2のゲインが十分高く、帯域が広い場合、抵抗R,R,R,Rを用いて次式で表される。
【数2-4】
【0077】
CMRRは、Vo(D)とVo(C)との比で定義されるので、以下の式が成り立つ。
【数2-5】
【0078】
また、ミスマッチを考慮した抵抗値は、数(1−10)式で表される。数(2−5)式に数(1−10)式と数(2−2)式を代入すると、CMRRが次式で表される。
【数2-6】
【0079】
本例のCMRRは、抵抗Rと抵抗Rとで決まる係数と、比較例1に係るCMRRとの積になる。例えば、R:R=20:1、ΔR/R=0.5%とすると、CMRR=69dBとなる。
【0080】
従って、実施例1の基本構成と同様、比較例2に係る差動増幅器500と比べて、抵抗R,R,R,Rの抵抗ミスマッチの影響を26dB向上できる。本例の差動増幅器100は、実施例1に係る差動増幅器100と比べると、オペアンプAMP3が1個と抵抗素子Rが1個、追加されている。これにより、本例の差動増幅器100は、オペアンプAMP1,AMP2に入力される電圧AVCを抵抗Rと抵抗Rとの比のみで調節でき、抵抗Rには依存しない。よって、本例の差動増幅器100は、同じCMRR特性を実現する場合において、実施例1に係る差動増幅器100と比較して、使用する抵抗素子の設計の自由度をさらに向上させることができる。
【0081】
[実施例3]
図6は、実施例3に係る差動増幅器100の動作を表すブロック図を示す。本例の差動増幅器100は、実施例1に係る差動増幅器100と基本的に同一の動作ブロック構成を備える。但し、本例の差動増幅器100は、ブロック3及びブロック4が正転増幅器を有する点で、実施例1に係る差動増幅器100と異なる。
【0082】
ブロック5は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック5は、信号3と信号4の同相信号を検出し、信号6を基準として信号5を出力する。信号5は、信号3及び信号4の同相信号を検出した信号であり、ブロック3の正転増幅器及びブロック4の正転増幅器の基準電圧となる信号である。即ち、信号5は、信号3及び信号4のコモンとなる。
【0083】
ブロック3は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック3は、ブロック1から入力された信号3に基づいて、信号7を出力する。信号7は、信号5を基準信号とし、信号3と信号5の差分を正転増幅した信号である。
【0084】
ブロック4は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック4は、ブロック2から入力された信号4に基づいて、信号8を出力する。信号8は、信号5を基準信号とし、信号4と信号5の差分を正転増幅した信号である。なお、信号9は、信号7と信号8の差分を表す信号である。
【0085】
図7は、実施例3に係る差動増幅器100の回路構成の一例を示す。実施例3に係る差動増幅器100は、ブロック3,4,5を除き、実施例1に係る差動増幅器100と同一の回路構成を有する。
【0086】
ブロック3は、入力抵抗R、帰還抵抗R及びオペアンプAMP1を備える。入力抵抗Rは、一端がオペアンプAMP1の正転入力端子に接続され、他端がバッファ回路BUF2の出力端子に接続される。オペアンプAMP1の正転入力端子には、信号3が入力される。また、オペアンプAMP1の反転入力端子には、入力抵抗Rを介して信号5が入力される。これにより、オペアンプAMP1は、信号3と信号5の差分を正転増幅した信号7を出力端子から出力する。
【0087】
ブロック4は、入力抵抗R、帰還抵抗R及びオペアンプAMP2を備える。入力抵抗Rは、一端がオペアンプAMP2の正転入力端子に接続され、他端がバッファ回路BUF2の出力端子に接続される。オペアンプAMP2の正転入力端子には、信号4が入力される。また、オペアンプAMP2の反転入力端子には、入力抵抗Rを介して信号5が入力される。これにより、オペアンプAMP2は、信号4と信号5の差分を増幅した信号8を出力端子から出力する。
【0088】
ブロック5は、信号3と信号4の同相信号を検出し、信号6を基準として信号5を出力する。ブロック5は、ブロック3及びブロック4の入力端子側に配置される。ブロック5は、抵抗R,R,R及び2つのバッファ回路BUF1,BUF2を備える。抵抗R及び抵抗Rは、同一の抵抗値を有する。
【0089】
バッファ回路BUF1は、抵抗Rとブロック6との間に接続される。バッファ回路BUF1は、入力された信号6を抵抗Rに出力する。即ち、バッファ回路BUF1は、抵抗Rの一端の電圧をコモン電圧VCOMに設定する。
【0090】
バッファ回路BUF2は、抵抗Rと抵抗Rとの間の接続ノードと、オペアンプAMP1,AMP2の反転入力端子との間に接続される。バッファ回路BUF2は、検出した同相信号をオペアンプAMP1,AMP2の反転入力端子に入力する。より具体的には、バッファ回路BUF2は、オペアンプAMP1,AMP2の反転入力端子と接続する入力抵抗R及びRの一端の電圧を、入力信号である信号3(Vi)と信号4(Vi)との中点電圧に設定する。
【0091】
本例の差動増幅器100と実施例1に係る差動増幅器100とは、反転増幅回路と正転増幅回路の違いはあるが、抵抗R,R,R,Rの抵抗ミスマッチのCMRR特性への影響度合いは同じである。従って、実施例1に係る差動増幅器100と同じ効果が、正転アンプ構成の場合でも得られる。なお、正転増幅回路に適用する場合は、後述の実施例5に示すように、同相信号検出部の基準電圧を、信号3と信号4との中点に対してとるのではなく、信号3と信号4とそれぞれに対してとることも可能である。
【0092】
[実施例4]
図8は、実施例4に係る差動増幅器100の動作を表すブロック図を示す。本例のブロック5は、ブロック3及びブロック4の出力端子側に配置される点で、実施例1に係る差動増幅器100と異なる。
【0093】
ブロック5は、出力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック5は、信号7と信号8の同相信号を検出し、信号6を基準とした信号5を生成する。ブロック5は、生成した信号5をブロック3及びブロック4に出力する。信号5は、信号3及び信号4の同相信号を抽出した信号であり、ブロック3の反転増幅器及びブロック4の反転増幅器の基準電圧となる信号である。即ち、信号5は、信号3及び信号4のコモンとなる。
【0094】
ブロック3は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック3は、ブロック1から入力された信号3に基づいて、信号7を出力する。信号7は、信号5を基準信号とし、信号3と信号5の差分を反転増幅した信号である。
【0095】
ブロック4は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック4は、ブロック2から入力された信号4に基づいて、信号8を出力する。信号8は、信号5を基準信号とし、信号4と信号5の差分を反転増幅した信号である。なお、信号9は、信号7と信号8の差分を表す信号である。
【0096】
図9は、実施例4に係る差動増幅器100の回路構成の一例を示す。実施例4に係る差動増幅器100は、ブロック5における同相信号の検出位置を除き、実施例1に係る差動増幅器100と同一の回路構成を有する。
【0097】
ブロック5は、抵抗R,R,R及びバッファ回路BUFを有する。これにより、ブロック5は、信号7と信号8の同相信号を検出し、信号6を基準とした信号5を生成する。
【0098】
抵抗R,Rは、ブロック3の出力ノードと、ブロック4の出力ノードとの間に直列に接続される。また、本例の抵抗R,Rは、同一の抵抗値を有する。これにより、抵抗R及び抵抗Rの接続ノードが信号7の電圧Voと信号8の電圧Voとの中点電圧に設定される。
【0099】
信号3の電圧をVi、信号4の電圧をViとすると、信号5(AVC)には信号6(VCOM)を基準とした信号3と信号4との平均の電圧が伝わる。即ち、AVCノードについての電流保存則から、次式が成り立つ。
【数4-1】
【0100】
ここで、信号7(Vo),信号8(Vo)は入力信号3(Vi),入力信号4(Vi)と抵抗R,R,R,Rを用いて、次式で表される。
【数4-2】
【0101】
数(4−1)式に対して、抵抗Rと抵抗Rとが互いに等しい(R=R)とすると、信号5(AVC)の電圧は、次式で表される。
【数4-3】
数(4−3)式に対して、出力信号として数(4−2)式を代入する。
【数4-4】
【0102】
同相信号の入力として、信号3の電圧Vi=v+VCOM、信号4の電圧Vi=v+VCOMを数(4−4)式に与えると、以下の式が成り立つ。
【数4-5】
【0103】
また、抵抗Rと抵抗Rとが互いに等しい(R=R)とすると、AVCが以下の式で表される。
【数4-6】
【0104】
ここで、
【数4-7】
を満たす場合、次式が成り立つ。
【数4-8】
【0105】
入力抵抗R,Rの両端にかかる電圧はv+VCOM−AVCで表されるので、数(4−6)から以下の式が成り立つ。
【0106】
ここで、
【数4-9】
を満たす場合、次式が成り立つ。
【数4-10】
【0107】
従って、R,Rの抵抗値比で決まるvにかかる係数で、抵抗R,R,R,RのミスマッチのCMRRへの影響を抑制できる。
【0108】
逆相信号入力の場合のVo=Vo(D)と同相信号入力の場合のVo=Vo(C)とは、アンプのゲインが十分高く、帯域が広い場合、抵抗R,R,R,Rを用いて次式で表される。
【数4-11】
【0109】
CMRRは、Vo(D)とVo(C)の比で表されるので、次式が成立する。
【数4-12】
【0110】
ミスマッチを考慮した抵抗値は、数(1−10)式で表すことができる。数(4−8)式と数(1−10)式とを数(4−12)式に代入すると、以下の式が成り立つ。
【数4-13】
【0111】
R>>ΔRとすると、CMRRが次式で表される。
【数4-14】
【0112】
従って、本例の差動増幅器100は、出力から同相信号を検出する場合であっても、抵抗Rと抵抗Rの比でのCMRR特性を調整できる。本例の差動増幅器100は、実施例1に係る差動増幅器100と同様に、R:R=1:10とすれば、CMRRの入力抵抗ミスマッチの影響を1/19に減少できる。つまり、CMRR特性が約26dB向上する。
【0113】
[実施例5]
図10は、実施例5に係る差動増幅器100の回路構成の一例を示す。本例の差動増幅器100は、ブロック5を除き、実施例3に係る差動増幅器100と同一の回路構成を有する。
【0114】
本例のブロック5は、ブロック3及びブロック4の入力端子側に配置される。即ち、ブロック5は、信号3及び信号4の同相信号を検出する。ブロック5は、抵抗R,R,R,R及びバッファ回路BUF1,BUF2を備える。
【0115】
抵抗Rは、ブロック1とブロック3との間の接続ノードと、ブロック6との間に接続される。また、抵抗Rは、ブロック2とブロック4との間の接続ノードと、ブロック6との間に接続される。
【0116】
バッファ回路BUF1は、抵抗Rの他端及び抵抗Rの他端とブロック6との間に接続される。バッファ回路BUF1は、抵抗Rの他端及び抵抗Rの他端の電圧をコモン電圧VCOMに設定する。
【0117】
バッファ回路BUF2は、抵抗Rと抵抗Rとの間の接続ノードに接続される。バッファ回路BUF2の出力端子は、オペアンプAMP1,AMP2の反転入力端子と接続する入力抵抗R及びRの一端と接続し、その一端の電圧を同相信号の電圧に設定する。
【0118】
本例の差動増幅器100は、ブロック5に4つの抵抗R,R,R,Rを追加することにより、単純な回路のみでCMRR特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器100は、抵抗R,R,R,Rの抵抗値比を調節することにより、CMRR特性の軽減量を調整できる。
【0119】
本例の抵抗R,Rは、検出した同相信号を分圧する作用を持たない。そのため、抵抗Rと抵抗Rの比、及び抵抗Rと抵抗Rの比は、実施例5に係る差動増幅器100のCMRR特性に影響しない。つまり、抵抗R,Rの抵抗値によらず、抵抗Rと抵抗Rのみで分圧された同相入力を検出した同相信号が出力される。
【0120】
以上の通り、本明細書に開示した差動増幅器100は、ブロック5に複数の抵抗を設けることにより、単純な回路のみでCMRR特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器100は、ブロック5における抵抗の抵抗値比を調節することにより、CMRR特性の軽減量を調整できる。本明細書に開示した実施例1〜5に係る差動増幅器100は、差動増幅器100の発明の一例である。即ち、差動増幅器100は、正転増幅器又は反転増幅器のいずれのブロック3,4を有してもよい。また、差動増幅器100は、ブロック5をブロック3,4の入力端子側又は出力端子側のいずれに配置してもよい。
【0121】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0122】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0123】
100・・・差動増幅器、500・・・差動増幅器
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10