特許 6603077 差動増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6603077

(24)【登録日】2019年10月18日

(45)【発行日】2019年11月6日

(54)【発明の名称】差動増幅器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20191028BHJP

【ＦＩ】

   H03F3/45

【請求項の数】15

【全頁数】28

(21)【出願番号】特願2015-167941(P2015-167941)

(22)【出願日】2015年8月27日

(65)【公開番号】特開2017-46216(P2017-46216A)

(43)【公開日】2017年3月2日

【審査請求日】2018年5月10日

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】藤野 路子

(72)【発明者】

【氏名】松岡 大輔

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特開平１０−５１２４７（ＪＰ，Ａ）

【文献】 特開２００５−１８４２２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ３／４５

(57)【特許請求の範囲】

【請求項1】

第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、
前記第１入力信号及び前記第２入力信号の同相信号、又は前記第１出力信号及び前記第２出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と
を有し、
前記第１増幅部は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを含む第１増幅回路を有し、
前記第２増幅部は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを含む第２増幅回路を有し、
前記同相信号検出部は、前記第１出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第１出力抵抗の前記他端の電圧を前記基準電圧に設定する第１バッファ回路を更に有し、
前記第１出力抵抗の前記一端が、前記第２入力端子及び前記第４入力端子に接続される
差動増幅器。

【請求項2】

前記第１出力抵抗の抵抗値は、前記第１分圧素子と前記第２分圧素子との並列抵抗値よりも大きい請求項１に記載の差動増幅器。

【請求項3】

前記第１出力抵抗の抵抗値は、前記第１分圧素子の抵抗値の０．５倍以上である
請求項１又は２に記載の差動増幅器。

【請求項4】

前記第１出力抵抗の抵抗値は、前記第１分圧素子の抵抗値の３倍以上である
請求項１から３のいずれか一項に記載の差動増幅器。

【請求項5】

第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、
前記第１入力信号及び前記第２入力信号の同相信号、又は前記第１出力信号及び前記第２出力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と
を有し、
前記第１増幅部は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを含む第１増幅回路を有し、
前記第２増幅部は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを含む第２増幅回路を有し、
前記同相信号検出部は、
前記第１分圧素子と前記第２分圧素子との間の前記接続ノードに接続された第５入力端子と、前記第５入力端子に仮想短絡された第６入力端子と、前記第６入力端子に接続された第３出力端子とを有する第３増幅回路と、
一端が前記第３出力端子に接続され、他端が前記第１出力抵抗の前記一端に接続される第２出力抵抗と
を更に備え、
前記第１出力抵抗と前記第２出力抵抗との間の接続ノードが、前記第２入力端子及び前記第４入力端子に接続される
差動増幅器。

【請求項6】

前記第１増幅回路及び前記第２増幅回路は、反転増幅器である
請求項５に記載の差動増幅器。

【請求項7】

前記同相信号検出部は、前記第１出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第１出力抵抗の前記他端の電圧を前記基準電圧に設定する第１バッファ回路と、
前記第１分圧素子と前記第２分圧素子との間の前記接続ノードに接続された入力端子と、前記第２入力端子及び前記第４入力端子に接続された出力端子とを含む第２バッファ回路と
を有する
請求項５に記載の差動増幅器。

【請求項8】

前記第１増幅回路は、前記第２入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器であり、
前記第２増幅回路は、前記第４入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器である
請求項７に記載の差動増幅器。

【請求項9】

前記第１分圧素子及び前記第２分圧素子は、同一の抵抗値を有し、
前記同相信号検出部は、前記第１分圧素子と前記第２分圧素子との間の前記接続ノードの電圧を、前記第１入力信号と前記第２入力信号の中点電圧、又は、前記第１出力信号と前記第２出力信号の中点電圧に設定する
請求項１から８のいずれか一項に記載の差動増幅器。

【請求項10】

第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、
前記第１入力信号及び前記第２入力信号の同相信号を検出する同相信号検出部と、
前記同相信号の基準となる基準電圧を生成する基準電圧生成部と、
前記同相信号を基準として、前記第１入力信号を前記第１出力信号に増幅する第１増幅部と、
前記同相信号を基準として、前記第２入力信号を前記第２出力信号に増幅する第２増幅部と
を備え、
前記同相信号検出部は、
前記第１増幅部と前記第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、
一端が前記第１増幅部と前記第１分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第１出力抵抗と、
一端が前記第２増幅部と前記第２分圧素子との間の接続ノードに接続され、他端が前記基準電圧生成部に接続される第２出力抵抗と
を有する
差動増幅器。

【請求項11】

前記第１増幅部及び前記第２増幅部は、増幅用の第１増幅回路及び第２増幅回路をそれぞれ有し、
前記第１増幅回路は、前記第１入力信号が入力される第１入力端子と、前記同相信号が入力される第２入力端子と、前記第１出力信号を出力する第１出力端子とを有し、
前記第２増幅回路は、前記第２入力信号が入力される第３入力端子と、前記同相信号が入力される第４入力端子と、前記第２出力信号を出力する第２出力端子とを有する
請求項１０に記載の差動増幅器。

【請求項12】

前記同相信号検出部は、前記第１出力抵抗の前記他端及び前記第２出力抵抗の前記他端と前記基準電圧生成部との間に接続され、前記第１出力抵抗の前記他端及び前記第２出力抵抗の前記他端の電圧を前記基準電圧に設定する第１バッファ回路と、
前記第１分圧素子と前記第２分圧素子との間の接続ノードに接続された入力端子と、前記第２入力端子及び前記第４入力端子に接続された出力端子とを含む第２バッファ回路と
を有する
請求項１１に記載の差動増幅器。

【請求項13】

前記第１増幅回路は、前記第２入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器であり、
前記第２増幅回路は、前記第４入力端子が前記第２バッファ回路の出力端子に接続された正転増幅器である
請求項１２に記載の差動増幅器。

【請求項14】

前記第１増幅部は、第１入力信号のＤＣ成分をカットする第１コンデンサを有し、
前記第２増幅部は、第２入力信号のＤＣ成分をカットする第２コンデンサを有する
請求項１から１３のいずれか一項に記載の差動増幅器。

【請求項15】

前記第２入力信号は、前記第１入力信号と逆相の信号であり、
前記第２出力信号は、前記第１出力信号と逆相の信号である
請求項１から１４のいずれか一項に記載の差動増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅器に関する。

【背景技術】

【0002】

従来、完全差動入力型の差動増幅器において、コモンモードフィードバック（ＣＭＦＢ：Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｆｅｅｄ ｂａｃｋ）回路の機構を用いてＣＭＲＲ特性を改善する技術が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００５−１８４２２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかしながら、従来の差動増幅器は、製造プロセスのばらつき等に起因した抵抗ミスマッチを有する。そのため、従来の差動増幅器では、抵抗ミスマッチによるＣＭＲＲ特性の劣化を十分に抑制できない。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、第１入力信号及び第２入力信号の同相信号、又は第１出力信号及び第２出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第１入力信号を第１出力信号に増幅する第１増幅部と、同相信号を基準として、第２入力信号を第２出力信号に増幅する第２増幅部とを備え、同相信号検出部は、第１増幅部と第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、一端が第１分圧素子と第２分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第１出力抵抗とを有する差動増幅器を提供する。

【0005】

本発明の第２の態様においては、第１入力信号及び第２入力信号を、第１出力信号及び第２出力信号に差動増幅する差動増幅器であって、第１入力信号及び第２入力信号の同相信号、又は第１出力信号及び第２出力信号の同相信号を検出する同相信号検出部と、同相信号の基準となる基準電圧を生成する基準電圧生成部と、同相信号を基準として、第１入力信号を第１出力信号に増幅する第１増幅部と、同相信号を基準として、第２入力信号を第２出力信号に増幅する第２増幅部とを備え、同相信号検出部は、第１増幅部と第２増幅部との間に接続された第１分圧素子及び第２分圧素子と、一端が第１増幅部と第１分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第１出力抵抗と、一端が第２増幅部と第２分圧素子との間の接続ノードに接続され、他端が基準電圧生成部に接続される第２出力抵抗とを有する差動増幅器を提供する。

【0006】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0007】

【図1】実施例１に係る差動増幅器１００の動作を表すブロック図を示す。

【図2】実施例１に係る差動増幅器１００の回路構成の一例を示す。

【図3】比較例１に係る差動増幅器５００の回路構成の一例を示す。

【図4】比較例２に係る差動増幅器５００の回路構成の一例を示す。

【図5】実施例２に係る差動増幅器１００の回路構成の一例を示す。

【図6】実施例３に係る差動増幅器１００の動作を表すブロック図を示す。

【図7】実施例３に係る差動増幅器１００の回路構成の一例を示す。

【図8】実施例４に係る差動増幅器１００の動作を表すブロック図を示す。

【図9】実施例４に係る差動増幅器１００の回路構成の一例を示す。

【図10】実施例５に係る差動増幅器１００の回路構成の一例を示す。

【発明を実施するための形態】

【0008】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0009】

［実施例１］
図１は、実施例１に係る差動増幅器１００の動作を表すブロック図を示す。差動増幅器１００の動作は、ブロック１〜６で表される。

【0010】

差動増幅器１００は、差動型の入力信号に対して差動型の出力信号を出力する完全差動増幅器である。本例の差動増幅器１００は、入力された信号１及び信号２を差動増幅して信号７及び信号８を出力する。

【0011】

ブロック１は、入力された信号のＤＣ成分をカットするＤＣ成分カット部を示す。本例のブロック１は、信号１のＤＣ成分を除去し、信号３を生成する。ブロック１は、生成した信号３をブロック３及びブロック５に出力する。信号１は、差動増幅器１００に入力された入力信号である。信号３は、信号１からＤＣ成分がカットされた出力信号である。

【0012】

ブロック２は、入力された信号のＤＣ成分をカットするＤＣ成分カット部を示す。本例のブロック２は、信号２のＤＣ成分を除去し、信号４を生成する。ブロック２は、生成した信号４をブロック４及びブロック５に出力する。信号２は、差動増幅器１００に入力される入力信号である。信号２は、信号１と同じ振幅及び同じ周波数を有し、位相が信号１と逆相である。信号４は、信号２からＤＣ成分がカットされた出力信号である。

【0013】

ブロック６は、予め定められた基準電圧を生成する基準電圧生成部を示す。本例のブロック６は、基準電圧として信号６を生成する。例えば、信号６は、差動増幅器１００の電源電圧に基づいて設定された基準電圧である。ブロック６は、生成した信号６をブロック５に出力する。

【0014】

ブロック５は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号３と信号４の同相信号を検出し、信号６を基準とした信号５を生成する。ブロック５は、生成した信号５をブロック３及びブロック４に出力する。

【0015】

ブロック３は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック３は、ブロック５から入力された同相信号を基準として、ブロック１から入力された信号３を信号７に増幅する。つまり、信号７は、信号５を基準信号とし、信号３と信号５の差分を反転増幅した信号である。

【0016】

ブロック４は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック４は、ブロック５から入力された同相信号を基準として、ブロック２から入力された信号４を信号８に増幅する。つまり、信号８は、信号５を基準信号とし、信号４と信号５の差分を反転増幅した信号である。なお、信号９は、信号７と信号８との差分を表す信号である。

【0017】

図２は、実施例１に係る差動増幅器１００の回路構成の一例を示す。本例では、ブロック１〜６のより具体的な回路構成を示す。図２の括弧内には、各信号の電圧を示す。

【0018】

ブロック１は、ＤＣカットコンデンサＣ１を有する。ＤＣカットコンデンサＣ１は、信号１（Ｖｉ_１）のＤＣ成分のみをカットする。

【0019】

ブロック２は、ＤＣカットコンデンサＣ２を有する。ＤＣカットコンデンサＣ２は、信号２（Ｖｉ_２）のＤＣ成分のみをカットする。信号１及び信号２は、同じ周波数、同じ振幅の信号で位相のみ１８０度異なる差動入力信号である。

【0020】

ブロック３は、入力抵抗Ｒ_１、帰還抵抗Ｒ_２及びオペアンプＡＭＰ１を備える。オペアンプＡＭＰ１の反転入力端子には、入力抵抗Ｒ_１を介して信号３（Ｖｉ_３）が入力される。また、オペアンプＡＭＰ１の正転入力端子には、コモン信号である信号５（ＡＶＣ）が入力される。これにより、オペアンプＡＭＰ１は、信号３と信号５の差分を増幅した信号７（Ｖｏ_７）を出力端子から出力する。なお、信号３のコモンは、オペアンプの仮想接地により、信号５と実質同等の値になる。

【0021】

ブロック４は、入力抵抗Ｒ_３、帰還抵抗Ｒ_４及びオペアンプＡＭＰ２を備える。オペアンプＡＭＰ２の反転入力端子には、入力抵抗Ｒ_３を介して信号４（Ｖｉ_４）が入力される。また、オペアンプＡＭＰ２の正転入力端子には、コモン信号である信号５（ＡＶＣ）が入力される。これにより、オペアンプＡＭＰ２は、信号４と信号５の差分を増幅した信号８（Ｖｏ_８）を出力端子から出力する。なお、信号４のコモンは、オペアンプの仮想接地により、信号５と実質同等の値になる。

【0022】

ブロック６は、予め定められたコモン電圧に設定した信号６（ＶＣＯＭ）を生成する。本例では、コモン電圧ＶＣＯＭを電源電圧ＶＤＤの１／２に設定する。ブロック６は、信号６をブロック５に出力する。

【0023】

ブロック５は、抵抗Ｒ_５，Ｒ_６，Ｒ_７及びバッファ回路ＢＵＦを有する。これにより、ブロック５は、信号３と信号４の同相信号を検出し、信号６を基準とした信号５を生成する。

【0024】

抵抗Ｒ_５，Ｒ_６は、ブロック１及びブロック３で構成される第１増幅部と、ブロック２及びブロック４で構成される第２増幅部との間に接続される。本例の抵抗Ｒ_５，Ｒ_６は、ブロック１とブロック３との間の接続ノードと、ブロック２とブロック４との間の接続ノードとの間に直列に接続される。また、本例の抵抗Ｒ_５，Ｒ_６は、同一の抵抗値を有する。これにより、抵抗Ｒ_５及び抵抗Ｒ_６の接続ノードが信号３の電圧Ｖｉ_３と信号４の電圧Ｖｉ_４との中点電圧に設定される。

【0025】

抵抗Ｒ_７は、一端が抵抗Ｒ_５と抵抗Ｒ_６との間の接続ノードに接続され、他端がバッファ回路ＢＵＦの出力端子に接続される。抵抗Ｒ_７の抵抗値は、後述の通り、抵抗Ｒ_５の抵抗値及び抵抗Ｒ_６の抵抗値よりも大きいことが好ましい。

【0026】

バッファ回路ＢＵＦは、抵抗Ｒ_７の一端と、ブロック６との間に接続される。これにより、バッファ回路ＢＵＦは、ブロック６から入力された信号６を抵抗Ｒ_７に伝搬する。即ち、バッファ回路ＢＵＦは、抵抗Ｒ_７の一端の電圧をコモン電圧ＶＣＯＭに設定する。

【0027】

ここで、実施例１に係る差動増幅器１００の同相信号除去比（ＣＭＲＲ：Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を計算する。ＣＭＲＲとは、２つの入力回路を有する差動増幅器において、共通する入力信号を除去する能力を指す。より具体的には、ＣＭＲＲは、同相信号が入力された場合の出力Ｖｏ_９＝Ｖｏ_９（Ｃ）に対する、逆相信号が入力された場合のＶｏ_９＝Ｖｏ_９（Ｄ）の比で表される。

【0028】

例えば、信号３の電圧をＶｉ_３、信号４の電圧をＶｉ_４とすると、信号５（ＡＶＣ）には信号６（ＶＣＯＭ）を基準とした信号３と信号４との平均の電圧が伝わる。即ち、ＡＶＣノードについての電流保存則から、次式が成り立つ。

【数1-1】

【0029】

逆相信号が入力される場合、信号３の電圧をＶｉ_３＝ｖ_ｉ＋ＶＣＯＭ、信号４の電圧をＶｉ_４＝−ｖ_ｉ＋ＶＣＯＭで表す。これらの式を数（１−１）式に代入すると、次式が成り立つ。

【数1-2】

抵抗Ｒ_５と抵抗Ｒ_６とが互いに等しい（Ｒ_５＝Ｒ_６）とすると、抵抗Ｒ_７には電流が流れないので、次式が成り立つ。

【数1-3】

【0030】

同相信号が入力される場合、信号３の電圧をＶｉ_３＝ｖ_ｎ＋ＶＣＯＭ、信号４の電圧をＶｉ_４＝ｖ_ｎ＋ＶＣＯＭで表す。ｖ_ｎは、ブロック５が検出する同相信号を示す。また、抵抗Ｒ_５及び抵抗Ｒ_６は、互いに等しい（Ｒ_５＝Ｒ_６）とする。この時の電圧ＡＶＣは、以下の式で表される。

【数1-4】

電圧ＡＶＣは、抵抗Ｒ_５，Ｒ_６と抵抗Ｒ_７の比で決まり、Ｒ_５＝Ｒ_６＜＜Ｒ_７の場合、入力信号ｖ_ｎ＋ＶＣＯＭに漸近する。

【0031】

入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧は式ｖ_ｎ＋ＶＣＯＭ−ＡＶＣで表され、次式が成り立つ。

【数1-5】

【0032】

従って、入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧は、抵抗Ｒ_５，Ｒ_７で決まる係数で抑制される。逆相信号が入力された場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号が入力された場合のＶｏ_９＝Ｖｏ_９（Ｃ）は、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を用いて以下の式で表される。

【数1-6】

【数1-7】

【0033】

なお、実際に使用する抵抗は、０．数％〜数％程度の誤差を持つ。誤差を低減しようとすると部品価格が上がってしまい、システムとしてのコスト増につながる。抵抗Ｒ_１と抵抗Ｒ_２の相対ミスマッチ抵抗値及び抵抗Ｒ_３と抵抗Ｒ_４の相対ミスマッチ抵抗値はそれぞれ以下の式で表される。

【数1-8】

【数1-9】

【0034】

抵抗Ｒ_１と抵抗Ｒ_２の相対ミスマッチ抵抗値及び抵抗Ｒ_３と抵抗Ｒ_４の相対ミスマッチ抵抗値は、同じ確率分布を持つ相対ミスマッチ抵抗値ΔＲで表される。また、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４の抵抗値がすべて独立であり、全体としてのＣＭＲＲは抵抗Ｒ_１と抵抗Ｒ_２とのミスマッチによって決まる量と、抵抗Ｒ_３と抵抗Ｒ_４とのミスマッチによって決まる量との足し合わせとして考えられる。抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４で生じる抵抗ミスマッチを抵抗Ｒ_２のみで生じていると仮定すると、抵抗ミスマッチを考慮した抵抗値は、次式で表すことができる。

【数1-10】

【0035】

ここで、ＣＭＲＲは、Ｖｏ_９（Ｄ）とＶｏ_９（Ｃ）との比で定義されることから、次式が成り立つ。

【数1-11】

【0036】

数（１−１１）式に数（１−１０）式を代入すると次式となる。

【数1-12】

【0037】

数（１−１２）に数（１−４）式を代入して、数（１−１０）式を用いると、

【数1-13】

【0038】

また、ΔＲを抵抗のミスマッチとし、ΔＲ＜＜Ｒとすると、次式が成り立つ。

【数1-14】

【0039】

本例のＣＭＲＲは、抵抗Ｒ_５とＲ_７とで決まる係数と、後述の比較例１のＣＭＲＲとの積になる。数（１−１４）式より、Ｒ_５＜＜Ｒ_７とすることで、抵抗ミスマッチにより決定されるＣＭＲＲを簡単に向上できる。

【0040】

以上の通り、本例の差動増幅器１００は、従来の差動増幅器に対して３つの抵抗素子を追加することにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、抵抗Ｒ_５，Ｒ_６，Ｒ_７の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。例えば、抵抗Ｒ_７の抵抗値の大きさは、抵抗Ｒ_５と抵抗Ｒ_６の並列抵抗値よりも大きい抵抗値に設定する。また、抵抗Ｒ_７の抵抗値の大きさは、抵抗Ｒ_５又は抵抗Ｒ_６の抵抗値の大きさの０．５倍以上、３倍以上、５倍以上、１０倍以上、１５倍以上又は２０倍以上であってもよい。

【0041】

［比較例１］
図３は、比較例１に係る差動増幅器５００の回路構成の一例を示す。本例の差動増幅器５００は、完全差動型の差動増幅器である。比較例１に係る差動増幅器５００は、ブロック５を除き、実施例１に係る差動増幅器１００と基本的に同一の回路構成を有する。

【0042】

差動増幅器５００は、実施例１に係るブロック５を有さない。本例のブロック６は、生成した信号６を、オペアンプＡＭＰ１，ＡＭＰ２の正転入力端子に直接入力する。

【0043】

信号７（Ｖｏ_７）及び信号８（Ｖｏ_８）は、オペアンプＡＭＰ１，ＡＭＰ２が理想的であり、十分ゲインが高く、帯域が広いとすると、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４により、以下の式で示される。

【数1-15】

【0044】

信号９（Ｖｏ_９）は、信号７と信号８との差分信号として次式で表される。

【数1-16】

【0045】

同相信号が入力される場合、信号３の電圧をＶｉ_３＝ｖ_ｎ＋ＶＣＯＭ、信号４の電圧をＶｉ_４＝ｖ_ｎ＋ＶＣＯＭで表す。同相信号が入力された場合、入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧は次式で表される。

【数1-17】

【0046】

逆相信号が入力される場合、信号３の電圧をＶｉ_３＝ｖ_ｎ＋ＶＣＯＭ、信号４の電圧をＶｉ_４＝−ｖ_ｎ＋ＶＣＯＭとする。逆相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を用いて次式で表される。

【数1-18】

【0047】

ＣＭＲＲは、逆相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｃ）との比であり、次式で表される。

【数1-19】

【0048】

数（１−１９）式、数（１−１０）式より、ＣＭＲＲは次式で表される。

【数1-20】

【0049】

また、ΔＲ＜＜Ｒとすると、ＣＭＲＲは次式で表される。

【数1-21】

従って、比較例１に係る差動増幅器５００のＣＭＲＲは、ΔＲ／Ｒ＝０．５％の場合、ＣＭＲＲ＝４３ｄＢとなる。

【0050】

［比較例２］
図４は、比較例２に係る差動増幅器５００の回路構成の一例を示す。比較例２に係る差動増幅器５００は、ブロック５を除き、実施例１に係る差動増幅器１００と基本的に同一の回路構成を有する。

【0051】

差動増幅器５００は、ＣＭＦＢの機構を有する完全差動型の差動増幅器である。本例の差動増幅器５００は、ＣＭＦＢを有することにより、オペアンプ自体のＣＭＲＲ特性を改善できる。しかしながら、本例の差動増幅器５００は、比較例１に係る差動増幅器５００と同様に、抵抗ミスマッチによるＣＭＲＲの劣化を抑制できない。

【0052】

本例のブロック５は、ブロック３及びブロック４の出力端子側に配置される。ブロック５は、抵抗Ｒ_５，Ｒ_６及びオペアンプＡＭＰ３を備える。抵抗Ｒ_５及び抵抗Ｒ_６は、同一の抵抗値を有する。よって、出力信号である信号７（Ｖｏ_７）と信号８（Ｖｏ_８）との中点電圧が、信号６（ＶＣＯＭ）と比較される。そして、オペアンプＡＭＰ３は、入力される信号が同電位となるようにコモン信号である信号５（ＡＶＣ）を生成する。

【0053】

ここで、オペアンプＡＭＰ１，ＡＭＰ２が理想的であり、十分ゲインが高く、帯域が広い場合、次式が成り立つ。

【数1-22】

【数1-23】

【0054】

上述の通り、ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。従って、同相信号ｖ_ｎの入力時、Ｖｉ_３＝Ｖｉ_４＝ｖ_ｎ＋ＶＣＯＭとなり、数（１−２２）式から、Ｖｏ_７，Ｖｏ_８，Ｖｏ_９は次式で表される。

【数1-24】

【0055】

数（１−２４）式を数（１−２３）式に代入すると、以下の式が成り立つ。

【数1-25】

【0056】

数（１−２５）式に数（１−１０）式を代入すると、以下の式が成り立つ。

【数1-26】

【0057】

以上より、抵抗Ｒ_１の両端にかかる電圧Ｖｉ_３−ＡＶＣと、入力抵抗Ｒ_３の両端にかかる電圧Ｖｉ_４−ＡＶＣは、次式のように表される。

【数1-27】

【0058】

ここで、簡略化のため、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を次式で表すことができる。

【数1-28】

【0059】

数（１−２７）式と数（１−２８）式より、以下の式が成り立つ。

【数1-29】

【0060】

従って、入力抵抗Ｒ_１、Ｒ_３の両端にかかる電圧は、抵抗Ｒ_１、Ｒ_２、Ｒ_３、Ｒ_４で決まる係数で抑制される。ブロック３及びブロック４の反転増幅器のゲインが１倍の場合、出力も抵抗ミスマッチによるゲイン誤差が１／２に抑えられた電圧となる。上記より、オペアンプＡＭＰ１，ＡＭＰ２の差動出力間に発生する同相信号は減少し、ｖ_ｎにかかる係数で、抵抗Ｒ_１、Ｒ_２、Ｒ_３、Ｒ_４のミスマッチのＣＭＲＲへの影響が抑えられる。

【0061】

ここで、逆相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ_１、Ｒ_２、Ｒ_３、Ｒ_４を用いて次式で表される。

【数1-30】

【0062】

また、ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。ＣＭＲＲは、Ｖｏ_９（Ｄ）とＶｏ_９（Ｃ）との比で定義されるので、以下の式が成り立つ。

【数1-31】

【0063】

数（１−３１）式に数（１−１０）式と数（１−２６）式を代入すると、ＣＭＲＲは、次式で表される。

【数1-32】

【0064】

Ｒ＞＞ΔＲとすると、次式が成り立つ。

【数1-33】

【0065】

数（１−２９）式より、ＣＭＦＢを用いた比較例２に係る差動増幅器５００では、ＣＭＦＢを用いない比較例１に係る差動増幅器５００と比較して、ＣＭＲＲの入力抵抗ミスマッチの影響を１／２に減少できる。即ち、本例の差動増幅器５００は、比較例１よりも、ＣＭＲＲ特性を約６ｄＢ向上できる。従って、ΔＲ／Ｒ＝０．５％とすると、数（１−３３）式より、ＣＭＲＲ＝４９ｄＢとなる。

【0066】

以上より、比較例１及び比較例２に係る差動増幅器５００においては、抵抗ミスマッチに基づいてＣＭＲＲが劣化する。よって、差動増幅器５００は、差動入力信号のコモンノイズが比較的大きいシステムにおいて、出力特性が劣化してしまう。

【0067】

一方、実施例１に係る差動増幅器１００は、抵抗Ｒ_５，Ｒ_６，Ｒ_７の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。例えば、実施例１に係る差動増幅器１００において、Ｒ_５：Ｒ_７＝１：１０、ΔＲ／Ｒ＝０．５％とする。この場合、実施例１に係る差動増幅器１００のＣＭＲＲは、比較例１のＣＭＲＲ＝４３ｄＢから（２×Ｒ_７＋Ｒ_５）／Ｒ_５倍向上し、ＣＭＲＲ＝６９ｄＢとなる。

【0068】

比較例１の反転アンプ構成では、入力抵抗Ｒ_１，Ｒ_２の両端にかかる電位差はｖ_ｎ、比較例２の全差動アンプ＋ＣＭＦＢ構成ではｖ_ｎ／２、実施例１の差動増幅器１００ではｖ_ｎ×Ｒ_５／（２×Ｒ_７＋Ｒ_５）となる。ここで、実施例１に係る差動増幅器１００において、Ｒ_５：Ｒ_７＝１：１０とすれば、ＣＭＲＲの入力抵抗ミスマッチの影響を１／２１に抑制できる。即ち、上記抵抗比を設定した差動増幅器１００は、比較例１よりも約２６ｄＢだけＣＭＲＲ特性を向上できる。

【0069】

なお、ブロック３及びブロック４を構成しているオペアンプの入力換算オフセットをそれぞれΔＶ_３，ΔＶ_４とすると、（Ｒ_２／（Ｒ_１＋Ｒ_５））×ΔＶ_３−（Ｒ_４／（Ｒ_３＋Ｒ_６））×ΔＶ_４が、差動出力間オフセットとして発生する。即ち、差動増幅器１００は、抵抗Ｒ_５，Ｒ_６を十分大きくすることにより、差動出力間のオフセットを抑制できる。

【0070】

［実施例２］
図５は、実施例２に係る差動増幅器１００の回路構成の一例を示す。実施例２に係る差動増幅器１００は、ブロック５を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。

【0071】

本例のブロック５は、ブロック３及びブロック４の入力端子側に配置される。即ち、ブロック５は、信号３及び信号４の同相信号を検出する。ブロック５は、抵抗Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８及び基準電圧を渡すためのオペアンプＡＭＰ３を備える。

【0072】

抵抗Ｒ_５及び抵抗Ｒ_６は、実施例１に係る差動増幅器１００の場合と同様に、信号３及び信号４の同相信号を検出するように接続される。抵抗Ｒ_７は、一端がブロック６に接続され、他端が抵抗Ｒ_８に接続される。抵抗Ｒ_８は、抵抗Ｒ_７とオペアンプＡＭＰ３の出力端子との間に接続される。

【0073】

オペアンプＡＭＰ３は、抵抗Ｒ_５と抵抗Ｒ_６との間の接続ノードに接続された正転入力端子と、正転入力端子に仮想短絡され、出力端子と接続された反転入力端子を有する。オペアンプＡＭＰ３の出力端子は抵抗Ｒ_８の一端と接続する。本例の抵抗Ｒ_５及び抵抗Ｒ_６が同一の抵抗値を有するので、オペアンプＡＭＰ３の正転入力端子は、信号３（Ｖｉ_３）と信号４（Ｖｉ_４）との中点電圧に設定される。なお、計算を簡略化するため、抵抗Ｒ_１，Ｒ_３，Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８について、Ｒ_１＝Ｒ_３＜＜Ｒ_５＝Ｒ_６、Ｒ_８＜＜Ｒ_７とする。

【0074】

同相信号が入力される場合、信号３及び信号４の電圧をＶｉ_３＝Ｖｉ_４＝ｖ_ｎ＋ＶＣＯＭとすると、抵抗Ｒ_５と抵抗Ｒ_６との接続ノードの電圧ＡＶＣ_０及び信号５の電圧ＡＶＣに関し、以下の式が成り立つ。

【数2-1】

【数2-2】

即ち、ＡＶＣは、抵抗Ｒ_７と抵抗Ｒ_８との比で決まる。また、入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧は次式で表される。

【数2-3】

【0075】

従って、入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧は、抵抗Ｒ_７と抵抗Ｒ_８とで決まる係数で抑制され、オペアンプＡＭＰ１，ＡＭＰ２の出力も抵抗ミスマッチによるゲイン誤差の少ない電圧となる。このことから、オペアンプＡＭＰ１，ＡＭＰ２の差動出力間に発生する同相信号は減少する。

【0076】

逆相信号が入力される場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号が入力される場合のＶｏ_９＝Ｖｏ_９（Ｃ）は、オペアンプＡＭＰ１，ＡＭＰ２のゲインが十分高く、帯域が広い場合、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を用いて次式で表される。

【数2-4】

【0077】

ＣＭＲＲは、Ｖｏ_９（Ｄ）とＶｏ_９（Ｃ）との比で定義されるので、以下の式が成り立つ。

【数2-5】

【0078】

また、ミスマッチを考慮した抵抗値は、数（１−１０）式で表される。数（２−５）式に数（１−１０）式と数（２−２）式を代入すると、ＣＭＲＲが次式で表される。

【数2-6】

【0079】

本例のＣＭＲＲは、抵抗Ｒ_７と抵抗Ｒ_８とで決まる係数と、比較例１に係るＣＭＲＲとの積になる。例えば、Ｒ_７：Ｒ_８＝２０：１、ΔＲ／Ｒ＝０．５％とすると、ＣＭＲＲ＝６９ｄＢとなる。

【0080】

従って、実施例１の基本構成と同様、比較例２に係る差動増幅器５００と比べて、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４の抵抗ミスマッチの影響を２６ｄＢ向上できる。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と比べると、オペアンプＡＭＰ３が１個と抵抗素子Ｒ_８が１個、追加されている。これにより、本例の差動増幅器１００は、オペアンプＡＭＰ１，ＡＭＰ２に入力される電圧ＡＶＣを抵抗Ｒ_７と抵抗Ｒ_８との比のみで調節でき、抵抗Ｒ_５には依存しない。よって、本例の差動増幅器１００は、同じＣＭＲＲ特性を実現する場合において、実施例１に係る差動増幅器１００と比較して、使用する抵抗素子の設計の自由度をさらに向上させることができる。

【0081】

［実施例３］
図６は、実施例３に係る差動増幅器１００の動作を表すブロック図を示す。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と基本的に同一の動作ブロック構成を備える。但し、本例の差動増幅器１００は、ブロック３及びブロック４が正転増幅器を有する点で、実施例１に係る差動増幅器１００と異なる。

【0082】

ブロック５は、入力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号３と信号４の同相信号を検出し、信号６を基準として信号５を出力する。信号５は、信号３及び信号４の同相信号を検出した信号であり、ブロック３の正転増幅器及びブロック４の正転増幅器の基準電圧となる信号である。即ち、信号５は、信号３及び信号４のコモンとなる。

【0083】

ブロック３は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック３は、ブロック１から入力された信号３に基づいて、信号７を出力する。信号７は、信号５を基準信号とし、信号３と信号５の差分を正転増幅した信号である。

【0084】

ブロック４は、入力された信号を正転増幅する正転増幅器を示す。本例のブロック４は、ブロック２から入力された信号４に基づいて、信号８を出力する。信号８は、信号５を基準信号とし、信号４と信号５の差分を正転増幅した信号である。なお、信号９は、信号７と信号８の差分を表す信号である。

【0085】

図７は、実施例３に係る差動増幅器１００の回路構成の一例を示す。実施例３に係る差動増幅器１００は、ブロック３，４，５を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。

【0086】

ブロック３は、入力抵抗Ｒ_１、帰還抵抗Ｒ_２及びオペアンプＡＭＰ１を備える。入力抵抗Ｒ_１は、一端がオペアンプＡＭＰ１の正転入力端子に接続され、他端がバッファ回路ＢＵＦ２の出力端子に接続される。オペアンプＡＭＰ１の正転入力端子には、信号３が入力される。また、オペアンプＡＭＰ１の反転入力端子には、入力抵抗Ｒ_１を介して信号５が入力される。これにより、オペアンプＡＭＰ１は、信号３と信号５の差分を正転増幅した信号７を出力端子から出力する。

【0087】

ブロック４は、入力抵抗Ｒ_３、帰還抵抗Ｒ_４及びオペアンプＡＭＰ２を備える。入力抵抗Ｒ_３は、一端がオペアンプＡＭＰ２の正転入力端子に接続され、他端がバッファ回路ＢＵＦ２の出力端子に接続される。オペアンプＡＭＰ２の正転入力端子には、信号４が入力される。また、オペアンプＡＭＰ２の反転入力端子には、入力抵抗Ｒ_３を介して信号５が入力される。これにより、オペアンプＡＭＰ２は、信号４と信号５の差分を増幅した信号８を出力端子から出力する。

【0088】

ブロック５は、信号３と信号４の同相信号を検出し、信号６を基準として信号５を出力する。ブロック５は、ブロック３及びブロック４の入力端子側に配置される。ブロック５は、抵抗Ｒ_５，Ｒ_６，Ｒ_７及び２つのバッファ回路ＢＵＦ１，ＢＵＦ２を備える。抵抗Ｒ_５及び抵抗Ｒ_６は、同一の抵抗値を有する。

【0089】

バッファ回路ＢＵＦ１は、抵抗Ｒ_７とブロック６との間に接続される。バッファ回路ＢＵＦ１は、入力された信号６を抵抗Ｒ_７に出力する。即ち、バッファ回路ＢＵＦ１は、抵抗Ｒ_７の一端の電圧をコモン電圧ＶＣＯＭに設定する。

【0090】

バッファ回路ＢＵＦ２は、抵抗Ｒ_５と抵抗Ｒ_６との間の接続ノードと、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子との間に接続される。バッファ回路ＢＵＦ２は、検出した同相信号をオペアンプＡＭＰ１，ＡＭＰ２の反転入力端子に入力する。より具体的には、バッファ回路ＢＵＦ２は、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子と接続する入力抵抗Ｒ_１及びＲ_３の一端の電圧を、入力信号である信号３（Ｖｉ_３）と信号４（Ｖｉ_４）との中点電圧に設定する。

【0091】

本例の差動増幅器１００と実施例１に係る差動増幅器１００とは、反転増幅回路と正転増幅回路の違いはあるが、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４の抵抗ミスマッチのＣＭＲＲ特性への影響度合いは同じである。従って、実施例１に係る差動増幅器１００と同じ効果が、正転アンプ構成の場合でも得られる。なお、正転増幅回路に適用する場合は、後述の実施例５に示すように、同相信号検出部の基準電圧を、信号３と信号４との中点に対してとるのではなく、信号３と信号４とそれぞれに対してとることも可能である。

【0092】

［実施例４］
図８は、実施例４に係る差動増幅器１００の動作を表すブロック図を示す。本例のブロック５は、ブロック３及びブロック４の出力端子側に配置される点で、実施例１に係る差動増幅器１００と異なる。

【0093】

ブロック５は、出力された差動信号の同相信号を検出する同相信号検出部を示す。本例のブロック５は、信号７と信号８の同相信号を検出し、信号６を基準とした信号５を生成する。ブロック５は、生成した信号５をブロック３及びブロック４に出力する。信号５は、信号３及び信号４の同相信号を抽出した信号であり、ブロック３の反転増幅器及びブロック４の反転増幅器の基準電圧となる信号である。即ち、信号５は、信号３及び信号４のコモンとなる。

【0094】

ブロック３は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック３は、ブロック１から入力された信号３に基づいて、信号７を出力する。信号７は、信号５を基準信号とし、信号３と信号５の差分を反転増幅した信号である。

【0095】

ブロック４は、入力された信号を反転増幅する反転増幅器を示す。本例のブロック４は、ブロック２から入力された信号４に基づいて、信号８を出力する。信号８は、信号５を基準信号とし、信号４と信号５の差分を反転増幅した信号である。なお、信号９は、信号７と信号８の差分を表す信号である。

【0096】

図９は、実施例４に係る差動増幅器１００の回路構成の一例を示す。実施例４に係る差動増幅器１００は、ブロック５における同相信号の検出位置を除き、実施例１に係る差動増幅器１００と同一の回路構成を有する。

【0097】

ブロック５は、抵抗Ｒ_５，Ｒ_６，Ｒ_７及びバッファ回路ＢＵＦを有する。これにより、ブロック５は、信号７と信号８の同相信号を検出し、信号６を基準とした信号５を生成する。

【0098】

抵抗Ｒ_５，Ｒ_６は、ブロック３の出力ノードと、ブロック４の出力ノードとの間に直列に接続される。また、本例の抵抗Ｒ_５，Ｒ_６は、同一の抵抗値を有する。これにより、抵抗Ｒ_５及び抵抗Ｒ_６の接続ノードが信号７の電圧Ｖｏ_７と信号８の電圧Ｖｏ_８との中点電圧に設定される。

【0099】

信号３の電圧をＶｉ_３、信号４の電圧をＶｉ_４とすると、信号５（ＡＶＣ）には信号６（ＶＣＯＭ）を基準とした信号３と信号４との平均の電圧が伝わる。即ち、ＡＶＣノードについての電流保存則から、次式が成り立つ。

【数4-1】

【0100】

ここで、信号７（Ｖｏ_７），信号８（Ｖｏ_８）は入力信号３（Ｖｉ_３），入力信号４（Ｖｉ_４）と抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を用いて、次式で表される。

【数4-2】

【0101】

数（４−１）式に対して、抵抗Ｒ_５と抵抗Ｒ_６とが互いに等しい（Ｒ_５＝Ｒ_６）とすると、信号５（ＡＶＣ）の電圧は、次式で表される。

【数4-3】

数（４−３）式に対して、出力信号として数（４−２）式を代入する。

【数4-4】

【0102】

同相信号の入力として、信号３の電圧Ｖｉ_３＝ｖ_ｎ＋ＶＣＯＭ、信号４の電圧Ｖｉ_４＝ｖ_ｎ＋ＶＣＯＭを数（４−４）式に与えると、以下の式が成り立つ。

【数4-5】

【0103】

また、抵抗Ｒ_３と抵抗Ｒ_４とが互いに等しい（Ｒ_３＝Ｒ_４）とすると、ＡＶＣが以下の式で表される。

【数4-6】

【0104】

ここで、

【数4-7】

を満たす場合、次式が成り立つ。

【数4-8】

【0105】

入力抵抗Ｒ_１，Ｒ_３の両端にかかる電圧はｖ_ｎ＋ＶＣＯＭ−ＡＶＣで表されるので、数（４−６）から以下の式が成り立つ。

【0106】

ここで、

【数4-9】

を満たす場合、次式が成り立つ。

【数4-10】

【0107】

従って、Ｒ_５，Ｒ_７の抵抗値比で決まるｖ_ｎにかかる係数で、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４のミスマッチのＣＭＲＲへの影響を抑制できる。

【0108】

逆相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｄ）と同相信号入力の場合のＶｏ_９＝Ｖｏ_９（Ｃ）とは、アンプのゲインが十分高く、帯域が広い場合、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４を用いて次式で表される。

【数4-11】

【0109】

ＣＭＲＲは、Ｖｏ_９（Ｄ）とＶｏ_９（Ｃ）の比で表されるので、次式が成立する。

【数4-12】

【0110】

ミスマッチを考慮した抵抗値は、数（１−１０）式で表すことができる。数（４−８）式と数（１−１０）式とを数（４−１２）式に代入すると、以下の式が成り立つ。

【数4-13】

【0111】

Ｒ＞＞ΔＲとすると、ＣＭＲＲが次式で表される。

【数4-14】

【0112】

従って、本例の差動増幅器１００は、出力から同相信号を検出する場合であっても、抵抗Ｒ_５と抵抗Ｒ_７の比でのＣＭＲＲ特性を調整できる。本例の差動増幅器１００は、実施例１に係る差動増幅器１００と同様に、Ｒ_５：Ｒ_７＝１：１０とすれば、ＣＭＲＲの入力抵抗ミスマッチの影響を１／１９に減少できる。つまり、ＣＭＲＲ特性が約２６ｄＢ向上する。

【0113】

［実施例５］
図１０は、実施例５に係る差動増幅器１００の回路構成の一例を示す。本例の差動増幅器１００は、ブロック５を除き、実施例３に係る差動増幅器１００と同一の回路構成を有する。

【0114】

本例のブロック５は、ブロック３及びブロック４の入力端子側に配置される。即ち、ブロック５は、信号３及び信号４の同相信号を検出する。ブロック５は、抵抗Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８及びバッファ回路ＢＵＦ１，ＢＵＦ２を備える。

【0115】

抵抗Ｒ_７は、ブロック１とブロック３との間の接続ノードと、ブロック６との間に接続される。また、抵抗Ｒ_８は、ブロック２とブロック４との間の接続ノードと、ブロック６との間に接続される。

【0116】

バッファ回路ＢＵＦ１は、抵抗Ｒ_７の他端及び抵抗Ｒ_８の他端とブロック６との間に接続される。バッファ回路ＢＵＦ１は、抵抗Ｒ_７の他端及び抵抗Ｒ_８の他端の電圧をコモン電圧ＶＣＯＭに設定する。

【0117】

バッファ回路ＢＵＦ２は、抵抗Ｒ_５と抵抗Ｒ_６との間の接続ノードに接続される。バッファ回路ＢＵＦ２の出力端子は、オペアンプＡＭＰ１，ＡＭＰ２の反転入力端子と接続する入力抵抗Ｒ_１及びＲ_３の一端と接続し、その一端の電圧を同相信号の電圧に設定する。

【0118】

本例の差動増幅器１００は、ブロック５に４つの抵抗Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８を追加することにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、抵抗Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。

【0119】

本例の抵抗Ｒ_７，Ｒ_８は、検出した同相信号を分圧する作用を持たない。そのため、抵抗Ｒ_５と抵抗Ｒ_７の比、及び抵抗Ｒ_６と抵抗Ｒ_８の比は、実施例５に係る差動増幅器１００のＣＭＲＲ特性に影響しない。つまり、抵抗Ｒ_７，Ｒ_８の抵抗値によらず、抵抗Ｒ_５と抵抗Ｒ_６のみで分圧された同相入力を検出した同相信号が出力される。

【0120】

以上の通り、本明細書に開示した差動増幅器１００は、ブロック５に複数の抵抗を設けることにより、単純な回路のみでＣＭＲＲ特性の入力抵抗ミスマッチの影響を軽減できる。また、差動増幅器１００は、ブロック５における抵抗の抵抗値比を調節することにより、ＣＭＲＲ特性の軽減量を調整できる。本明細書に開示した実施例１〜５に係る差動増幅器１００は、差動増幅器１００の発明の一例である。即ち、差動増幅器１００は、正転増幅器又は反転増幅器のいずれのブロック３，４を有してもよい。また、差動増幅器１００は、ブロック５をブロック３，４の入力端子側又は出力端子側のいずれに配置してもよい。

【0121】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0122】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0123】

１００・・・差動増幅器、５００・・・差動増幅器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】