(58)【調査した分野】(Int.Cl.,DB名)
【発明を実施するための形態】
【0024】
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「InGaAsP」と表記する場合は、III族元素(In,Gaの合計)と、V族元素(As,P)との化学組成比が1:1であり、かつ、III族元素であるInおよびGaの比率と、V族元素であるAsおよびPの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、III族元素にInおよびGaのいずれか一方が含まれない場合を含み、また、V族元素にAsおよびPのいずれか一方が含まれない場合を含むものとする。ただし、「InおよびPを少なくとも含む」InGaAsPと明示的に記載する場合、III族元素にInが0%超100%以下含まれ、かつ、V族元素にPが0%超100%以下含まれものとする。また、「InGaP」と表記する場合は、上記「InGaAsP」にAsが含まれないことを意味し、「InGaAs」と表記する場合には、上記「InGaAsP」にPが含まれないことを意味する。同様に、「InAsP」と表記する場合は、上記「InGaAsP」にGaが含まれないことを意味し、「GaAsP」と表記する場合には、上記「InGaAsP」にInが含まれないことを意味する。そして、「InP」と表記する場合は、上記「InGaAsP」にGaおよびAsが含まれないことを意味する。なお、InGaAsPの各成分組成比は、フォトルミネッセンス測定およびX線回折測定などによって測定することができる。
【0025】
また、本明細書において、電気的にp型として機能する層をp型層と称し、電気的にn型として機能する層をn型層と称する。一方、ZnやS、Sn等の特定の不純物を意図的には添加しておらず、電気的にp型またはn型として機能しない場合、「i型」または「アンドープ」と言う。アンドープのInGaAsP層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい(例えば4×10
16/cm
3未満)場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ZnやSn等の不純物濃度の値は、SIMS分析によるものとする。
【0026】
また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはTEM−EDSを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
【0027】
以下、図面を参照して本発明の実施形態について説明する。ここで、本実施形態に従う半導体発光素子の実施形態を説明するに先立ち、図面の対応関係について説明する。
図1は、本発明の一実施形態に従う半導体発光素子1の模式断面図である。
図2〜
図6は、本発明の好適実施形態に従う半導体発光素子100の製造方法における各工程を説明する模式断面図であり、この半導体発光素子100は、
図2(A)〜(C)、
図3(A)〜(C),
図4(A),(B)、
図5(A),(B)の順に従い製造することができる。
図6は、
図5(B)に示す半導体発光素子100に、さらに裏面電極91および上面電極93を形成した半導体発光素子100’を示す。
【0028】
また、
図7は、
図3(C)において形成され得る、誘電体層50およびコンタクト部40周辺の好適態様を説明する拡大図である。そして、
図8(A)〜(D)および
図9(A)〜(C)は、
図5(A)から
図5(B)にかけて行われる粗面化処理工程の好適態様を説明する模式断面図であり、この順に従いInPクラッド層の表面に複数の凹部を設けることができる。なお、
図10(A)は
図8(B)の模式平面図に相当し、
図10(B)は
図8(D)の模式平面図に相当する。
【0029】
なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。また、各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。
【0030】
(半導体発光素子1)
本発明の一実施形態に従う半導体発光素子1は、導電性支持基板8上に、第1導電型のInPクラッド層3a、半導体発光層3c、および第2導電型のInPクラッド層3bが順次設けられ、第2導電型のInPクラッド層3bを光取出し側とする半導体発光素子である。そして、半導体発光素子1は、導電性支持基板8と、第1導電型のInPクラッド層3aとの間に、半導体発光層3cから放射される光を反射する金属反射層6をさらに有する。本実施形態に従う半導体発光素子1には、エピタキシャル成長では形成することのできない金属反射層6が設けられているため、いわゆる接合型の半導体発光素子である。
ここで、半導体発光素子1では、第2導電型のInPクラッド層3bの表面に、複数の凹部が設けられる。なお、半導体発光素子1において、第2導電型のInPクラッド層3bには、パッド部9aおよび配線部9bを含む上面電極を形成してもよく、さらに導電性支持基板の裏面に裏面電極を形成してもよい(図示せず)。
【0031】
半導体発光素子1において、半導体発光層3cから放射される光は、第2導電型のInPクラッド層3bに向かう光L
1と、第1導電型のInPクラッド層3aに向かう光L
2とに大別される。本実施形態では、第2導電型のInPクラッド層3bの表面に、複数の凹部が設けられるため、光L
1と、光L
2との干渉を緩和することができるため、発光スペクトル中のマルチピークを緩和することができる。
【0032】
なお、第1導電型のInPクラッド層3aの導電型をn型とする場合、第2導電型のInPクラッド層3bはp型とする。逆に、第1導電型のInPクラッド層3aの導電型をp型とする場合、第2導電型のInPクラッド層3bはn型とする。
【0033】
この半導体発光素子1は、以下の製造方法に従い作製することができる。すなわち、半導体発光素子1の製造方法は、成長用基板上に、In、GaおよびAsを含むIII-V族化合物半導体エッチングストップ層、第2導電型のInPクラッド層3b、半導体発光層3c、および第1導電型のInPクラッド層3aを順次形成する半導体層形成工程と、第1導電型のInPクラッド層3a上に、半導体発光層3cから放射される光を反射する金属反射層6を形成する金属反射層形成工程と、金属接合層が表面に設けられた導電性支持基板8を、該金属接合層を介して金属反射層6に接合する接合工程と、成長用基板を除去する基板除去工程と、該基板除去工程の後、第2導電型のInPクラッド層3bの表面に複数の凹凸を形成する粗面化処理工程と、を含む。なお、成長用基板およびIII-V族化合物半導体エッチングストップ層は最終的に除去されることとなる。なお、III-V族化合物半導体エッチングストップ層は、成長用基板に対してエッチング選択性があればよく、例えばInGaAsをエッチングストップ層に用いることができ、他にも、InGaAsPをエッチングストップ層に用いることもできる。
【0034】
以下、本発明の好適実施形態に従う半導体発光素子100を製造するための各工程を順次説明することにより、本発明に従う半導体発光素子1の各構成の詳細を説明する。なお、半導体発光素子1の各構成と、半導体発光素子100の各構成との対応関係は以下のとおりである。すなわち、第1導電型のInPクラッド層3aがp型InPクラッド層37に相当し、半導体発光層3cが半導体発光層35に相当し、第2導電型のInPクラッド層3bがn型InPクラッド層31に相当し、金属反射層6が金属反射層60に相当し、導電性支持基板8が導電性支持基板80に相当する。
【0035】
(半導体発光素子100の製造方法)
本発明の好適実施形態に従う半導体発光素子100の製造方法は、以下に詳細を後述する半導体層形成工程、コンタクト層工程、誘電体層形成工程、金属反射層形成工程、接合工程、基板除去工程および粗面化処理工程を含むことが好ましい。
【0036】
半導体層工程では、成長用基板10上に、III-V族化合物半導体エッチングストップ層20を形成し、次いで、p型InPクラッド層37、半導体発光層35、およびn型InPクラッド層31を順次形成した半導体積層体30を形成する(
図2(A),(B))。
【0037】
コンタクト部形成工程では、まず、半導体積層体30上にIII−V族化合物半導体からなるコンタクト層41を形成する(
図2(C))。次いで、コンタクト層41上の一部にオーミック金属部43を形成すると共に、コンタクト層41の表面に露出領域E1を残す(
図3(A))。さらに、露出領域E1におけるコンタクト層41を、半導体積層体30の表面が露出するまで除去して、オーミック金属部43およびコンタクト層41aからなるコンタクト部40を形成すると共に、半導体積層体30の露出面E2を形成する(
図3(B))。
【0038】
誘電体層形成工程では、半導体積層体30の露出面E2上の少なくとも一部に誘電体層50を形成する(
図3(C))。金属反射層形成工程では、誘電体層50およびコンタクト部40上に、半導体発光層35から放射される光を反射する金属反射層60を形成する(
図4(A))。接合工程では、金属接合層70が表面に設けられた導電性支持基板80を、金属接合層70を介して金属反射層60に接合する(
図4(B))。
【0039】
そして、基板除去工程では、成長用基板10を除去する(
図5(A))。その後、n型InPクラッド層31の表面に複数の凹凸31Cを形成する粗面化処理工程を行う(
図5(B))。こうして、本発明の好適実施形態に従う半導体発光素子100を製造することができる。以下、各工程の詳細を順次説明する。
【0040】
<半導体層形成工程>
半導体層形成工程では、成長用基板10上に、III-V族化合物半導体エッチングストップ層20を形成し、次いで、p型InPクラッド層37、半導体発光層35、およびn型InPクラッド層31を順次形成した半導体積層体30を形成する(
図2(A),(B))。
【0041】
半導体層形成工程では、
図2(A)に示すように、まず成長用基板10を用意する。本実施形態ではn型InPクラッド層31およびp型InPクラッド層37を形成するため、成長用基板10としてInP基板を用いることが好ましい。なお、InP基板としては、一般的に入手可能なn型InP基板、アンドープのInP基板、p型InP基板のいずれを用いることもできる。以下、説明の便宜のため、成長用基板10としてn型InP基板を用いる好適実施形態を説明する。
【0042】
次に、成長用基板10上に、III-V族化合物半導体エッチングストップ層20を形成する。既述のとおり、III-V族化合物半導体エッチングストップ層20は、成長用基板10に対してエッチング選択性があればよく、InP基板に対しては、例えばInGaAsをエッチングストップ層に用いることができ、他にも、InGaAsPをエッチングストップ層に用いることもできる。このIII-V族化合物半導体エッチングストップ層20は、基板除去工程において成長用基板10をエッチングにより除去する際に用いることができる。成長用基板10としてn型InP基板を用いる場合、導電型を成長用基板と合わせてIII-V族化合物半導体エッチングストップ層20をn型とすることが好ましい。InGaAsをIII-V族化合物半導体エッチングストップ層20に用いる場合、n型InP基板とInGaAsとを格子整合させるため、III族元素におけるIn組成比を0.3〜0.7とすることが好ましく、より好ましくはIn組成比を0.5〜0.6としたInGaAsを用いることが好ましい。
【0043】
続いて、III-V族化合物半導体エッチングストップ層20上にp型InPクラッド層37、半導体発光層35、およびn型InPクラッド層31を順次形成した半導体積層体30を形成する。半導体発光層35はn型InPクラッド層31およびp型InPクラッド層37に挟持されるため、InおよびPを少なくとも含むInGaAsP系III−V族化合物半導体からなる層であることが好ましい。半導体積層体30は、半導体発光層35を、n型InPクラッド層31およびp型InPクラッド層37で挟持したダブルヘテロ(DH)構造または多重量子井戸(MQW)構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体発光層35が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層35Wおよび障壁層35Bを交互に繰り返した構造により形成することができ、井戸層35WをInGaAsPとすることができ、障壁層35Bを、井戸層35Wよりもバンドギャップの大きなInGaAsPまたはInPとすることが好ましい。このような半導体積層体30を設けることにより、半導体発光素子100の発光波長を、所望の近赤外領域の波長とすることができる。例えば、InGaAsP系III−V族化合物の組成変更により発光ピーク波長を1000〜1650nmとすることができ、MQW構造の場合であればInGaAsP系III−V族化合物の組成変更に加えて井戸層と障壁層の組成差を調整し井戸層にひずみを加えることにより発光ピーク波長を1000〜1900nmとすることもできる。また、井戸層35Wの成分組成をIn
xwGa
1−xwAs
ywP
1−ywと表す場合、0.5≦xw≦1、かつ、0.5≦yw≦1とすることができ、0.6≦xw≦0.8、かつ、0.3≦yw≦1とすることが好ましい。
【0044】
半導体積層体30の全体の厚みは制限されないが、例えば2μm〜8μmとすることができる。また、n型InPクラッド層31の厚みも制限されないが、例えば1μm〜5μmとすることができる。さらに、半導体発光層35の厚みも制限されないが、例えば100nm〜1000nmとすることができる。また、p型InPクラッド層37の厚みも制限されないが、例えば0.8μm〜10μmとすることができる。半導体発光35が量子井戸構造を有する場合、井戸層35Wの厚みを3nm〜15nmとすることができ、障壁層35Bの厚みを5〜15nmとすることができ、両者の組数を3〜50とすることができる。
【0045】
また、半導体積層体30は、InおよびPを少なくとも含むInGaAsPからなるp型キャップ層39をp型InPクラッド層37上に有することも好ましい。p型キャップ層39を設けることで、格子不整合を緩和することができる。p型キャップ層39の厚みは制限されないが、例えば50〜200nmとすることができる。以下の実施形態では、説明の便宜上、半導体積層体30の最表層がp型キャップ層39であるとして説明するが、p型キャップ層39は任意の構成であるため、例えば半導体積層体30の最表層をp型InPクラッド層37としてもよい。
【0046】
なお、図示しないが、半導体積層体30は、n型InPクラッド層31および半導体発光層35の間と、半導体発光層35およびp型InPクラッド層37の間とに、それぞれi型InPスペーサ層を有することも好ましい。i型InPスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、i型InPスペーサ層の厚みは制限されないが、例えば50〜400nmとすることができる。また、半導体積層体30は、n型InPクラッド層31と、III-V族化合物半導体エッチングストップ層20との間に、III-V族化合物半導体エッチングストップ層20と組成比の異なるn型InGaAsP層をさらに有してもよい。
【0047】
ここで、半導体積層体30の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法や分子線エピタキシ(MBE:Molecular Beam Epitaxy)法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、In源としてトリメチルインジウム(TMIn)、Ga源としてトリメチルガリウム(TMGa)、As源としてアルシン(AsH
3)、P源としてホスフィン(PH
3)を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてInGaAsP層を所望の厚みで形成することができる。なお、III-V族化合物半導体エッチングストップ層20などの、エピタキシャル成長させる他のInGaAsP層についても、同様の方法により形成することができる。各層をp型またはn型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
【0048】
<コンタクト部形成工程>
コンタクト部形成工程では、まず、半導体積層体30上にIII−V族化合物半導体からなるコンタクト層41を形成する(
図2(C))。例えば、
図2(C)に示すように、p型キャップ層39上にp型のコンタクト層41を形成することができる。p型のコンタクト層41は、オーミック金属部43に接し、オーミック金属部43と半導体積層体30との間に介在する層であって、半導体積層体30に比べてオーミック金属部43との間のコンタクト抵抗が小さくなる組成であればよく、例えばp型のInGaAs層を用いることができる。コンタクト層41の厚みは制限されないが、例えば50nm〜200nmとすることができる。
【0049】
次いで、コンタクト層41上の一部にオーミック金属部43を形成すると共に、コンタクト層41の表面に露出領域E1を残す(
図3(A))。オーミック金属部43は、所定のパターンで島状に分散させて形成することができる。p型のコンタクト層41としてp型のInGaAs層を用いる場合、オーミック金属部43として例えばAu、AuZn、AuBe、AuTiなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Au/AuZn/Auをオーミック金属部43とすることができる。オーミック金属部43の厚み(または合計厚み)は制限されないが、例えば300〜1300nm、より好ましくは350nm〜800nmとすることができる。
【0050】
ここで、例えば、コンタクト層41の表面にレジストパターンを形成し、オーミック金属部43を蒸着させ、レジストパターンをリフトオフして形成することにより、コンタクト層41の表面に露出領域E1を残すことができる。また、コンタクト層41の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部43を形成してもよい。いずれの場合も、
図3(A)に示すように、コンタクト層41上の一部にオーミック金属部43が形成され、コンタクト層41の表面には、オーミック金属部43が接触しない表面、すなわち、露出領域E1を形成することができる。
【0051】
なお、オーミック金属部43の形状は、
図3(A)に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部43の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
【0052】
さらに、コンタクト部形成工程において、露出領域E1におけるコンタクト層41を、半導体積層体30の表面が露出するまで除去して、オーミック金属部43およびコンタクト層41aからなるコンタクト部40を形成すると共に、半導体積層体30の露出面E2を形成する(
図3(B))。すなわち、先に形成したオーミック金属部43以外の場所におけるコンタクト層41を、半導体積層体30の最表層であるp型キャップ層39の表面が露出するまでエッチングし、コンタクト層41aとする。例えば、オーミック金属部43およびその近傍(2〜5μm程度)にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層41の露出領域E1をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系のエッチング液などによってもウェットエッチングは可能である。また、露出領域E1を形成する際に、上記所定の金属層上にマスクを形成し、エッチングによりオーミック金属部43を形成した場合は、エッチングを連続して行ってもよい。
【0053】
なお、コンタクト部40の厚みは、コンタクト層41(41a)およびオーミック金属部43の合計厚みに相当し、350nm〜1500nm、より好ましくは400〜1000nmとすることができる。
【0054】
<誘電体層形成工程>
誘電体層形成工程では、半導体積層体30の露出面E2上の少なくとも一部に誘電体層50を形成する(
図3(C))。このような誘電体層50は、例えば以下のようにして形成することができる。
【0055】
まず、半導体積層体30およびコンタクト部40を被覆するように、半導体積層体30上の全面に誘電体層を成膜する。成膜法としては、プラズマCVD法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部40の上方において、誘電体層50にコンタクト部上の誘電体が形成される場合には、所望に応じてマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸(BHF)などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。
【0056】
なお、
図7に示すように、半導体積層体30の露出面E2上の一部に誘電体層50を形成すると共に、コンタクト部40の周囲を露出部E3とすることも好ましい。このような誘電体層50および露出部E3は、例えば以下のようにして形成することができる。まず、半導体積層体30上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部40の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向および長手方向の長さに対してそれぞれ1〜5μm程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層50が形成されると共に、コンタクト部40の周囲が露出部E3となる。
【0057】
この形状を確実に得るためには、露出部E3の幅Wを0.5μm以上5μm以下とすることが好ましく、1μm以上3.5μm以下とすることがより好ましい(
図7参照)。
【0058】
ここで、誘電体層50が半導体積層体30と接触する接触面積率を、80%以上95%以下とすることも好ましい。コンタクト部40の面積を減らして、誘電体層50の面積を増やすことにより、コンタクト部による光吸収を抑制することができるからである。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層(誘電体層が存在していた領域)の幅を片幅20〜30μm(両幅40〜60μm)と仮定して算出してもよい。
【0059】
なお、誘電体層形成工程により形成される誘電体層50の厚みH
1と、コンタクト部40の厚みH
2との関係は特に制限されないが、
図7に示すように、誘電体層50の厚みをH
1、コンタクト部の厚みをH
2と表した場合、H
1≧H
2とすることができ、H
1>H
2とすることも好ましい。この条件の下、誘電体層50の厚みを、例えば360nm〜1600nm、より好ましくは410nm〜1100nmとすることができる。また、誘電体層の厚みH
1と、コンタクト部40の厚みH
2との差H
1−H
2を10nm以上100nm以下とすることも好ましい。
【0060】
また、誘電体層50としては、SiO
2、SiN、ITOおよびAlNなどを用いることができ、特に、誘電体層50がSiO
2からなることが好ましい。SiO
2は、BHF等によるエッチング加工が容易だからである。
【0061】
<金属反射層形成工程>
金属反射層形成工程では、誘電体層50およびコンタクト部40上に、半導体発光層35から放射される光を反射する金属反射層60を形成する(
図4(A))。なお、誘電体層形成工程において露出部E3を形成している場合は、金属反射層60は露出部E3上にも形成される。放射光に対して適切な反射率とするため、金属反射層60は、Auを主成分とすることが好ましい。この場合、金属反射層60の組成においてAuが50質量%超を占めることが好ましく、より好ましくはAuが80質量%以上である。金属反射層60は、複数層の金属層を含むことができるが、Auからなる金属層(以下、「Au金属層」)を含む場合には、金属反射層60の合計厚みのうち、Au金属層の厚みを50%超とすることが好ましい。金属反射層60を構成する金属には、Auの他、Al,Pt,Ti、Agなどを用いることができる。例えば、金属反射層60はAuのみからなる単一層であってもよいし、金属反射層60にAu金属層が2層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、金属反射層60の最表層(半導体積層体30と反対側の面)を、Au金属層とすることが好ましい。例えば、誘電体層50、露出部E3およびコンタクト部40上に、Al、Au、Pt、Auの順に金属層を成膜し、金属反射層60とすることができる。金属反射層60におけるAu金属層の1層の厚みを、例えば400nm〜2000nmとすることができ、Au以外の金属からなる金属層の厚みを、例えば5nm〜200nmとすることができる。金属反射層60は、蒸着法などの一般的な手法により、誘電体層50、露出部E3およびコンタクト部40上に成膜して形成することができる。
【0062】
<接合工程>
接合工程では、金属接合層70が表面に設けられた導電性支持基板80を、金属接合層70を介して金属反射層60に接合する(
図4(B))。導電性支持基板80の表面には、予め金属接合層70を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層70と、金属反射層60を対向配置して貼り合せ、250℃〜500℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
【0063】
金属反射層60と接合する金属接合層70には、Ti、Pt、Auなどの金属や、金と共晶合金を形成する金属(Snなど)を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板80の表面から順に、厚み400nm〜800nmのTi、厚み5nm〜20nmのPt、厚み700〜1200nmのAuを積層したものを金属接合層70とすることができる。なお、金属反射層60と金属接合層70との接合を容易にするため、金属接合層70側の最表層をAu金属層とし、金属反射層60の、金属接合層70側の金属層もAuとして、Au−Au拡散によるAu同士での接合を行うことが好ましい。
【0064】
なお、導電性支持基板80には、例えば導電性のSi基板を用いることができ、他にも、導電性のGaAs基板、またはGe基板を用いてもよい。また、上述の半導体基板以外に、金属基板を用いることもできる。導電性支持基板80の厚みは、用いる材料によっても異なるが、100μm以上500μm以下とすることができ、Si基板やGaAs基板であれば、180μm未満の厚みとしてもハンドリング可能である。放熱性や脆性、コストを考慮すると、Si基板が特に好ましい。
【0065】
<基板除去工程>
基板除去工程では、成長用基板10を除去する(
図5(A))。成長用基板10は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、III-V族化合物半導体エッチングストップ層20を当該ウェットエッチングの終点とすることができる。なお、III-V族化合物半導体エッチングストップ層20を除去する際には、例えば硫酸−過酸化水素系のエッチング液でウェットエッチングすればよい。
【0066】
<粗面化処理工程>
粗面化処理工程では、n型InPクラッド層31の表面に複数の凹部31Cを形成する(
図5(B))。この粗面化処理工程において、
図10(B),
図11(A)等に示すように、凹部31Cの底部を<011>方位に沿わせることが好ましい。この粗面化処理工程の好適態様について、
図8〜
図10を用いて説明する。
【0067】
図8(A)〜(D)に示すように、粗面化処理工程は、III-V族化合物半導体エッチングストップ層をエッチングしてパターン形成する第1工程を含むことが好ましい。さらに、当該第1工程に続いて、
図9(A)〜(D)に示すように、粗面化処理工程がパターン形成されたIII-V族化合物半導体エッチングストップ層20をマスクとして用い、n型InPクラッド層31の表面をエッチングする第2工程を含むことが好ましい。以下、第1工程および第2工程について、より詳細に説明する。
【0068】
<<第1工程>>
図8(A)は、
図5(A)に示した成長用基板10を除去した後の状態に相当する。第1工程では、成長用基板10を除去した後(
図8(A))、所望のパターンのフォトレジストPR1をIII-V族化合物半導体エッチングストップ層20上に形成することが好ましい(
図8(B))。パターン形成にあたっては、フォトレジストを塗布して露光すればよい。
図10(A)は、パターン形成した後の模式平面図の一例である。そして、フォトレジストPR1をマスクとして、III-V族化合物半導体エッチングストップ層20をウェットエッチングすることにより、III-V族化合物半導体エッチングストップ層20にフォトレジストPR1のパターン形状を転写することができる。その後、所望に応じて、フォトレジストPR1を洗浄除去する(
図8(D))。
図10(B)は、この状態の模式平面図である。なお、フォトレジストPR1により形成するパターンは任意であり、
図10(A)では、パターンの各凹部の中心点を正方格子状に2次元配列したものを示している。
図10(A)に示すパターンに替えて、
図10(C)に示すように、パターンの各凹部の中心点を三角格子状に2次元配列したものとすることも好ましい。この場合、この第1工程および後続の第2工程により形成される凹部31Cの2次元配列パターンをより密にすることができ、マルチピーク解消により有効となる。さらに、2次元配列パターンは、<011>方向に対して対照であることが好ましい。また、後述の実施例では、
図13(A),(B)に示すように、パターンの各凹部の中心点を二等辺三角形や正四角形の格子形状に配列しているが、他の縦と横の比率を変えた配列にすることも好ましい。
【0069】
<<第2工程>>
第1工程に続き、第2工程ではパターン形成されたIII-V族化合物半導体エッチングストップ層20をマスクとして用い、n型InPクラッド層31の表面をエッチングする(
図9(B))。上面電極形成領域を平坦とする場合には、
図9(A)に示すように、当該領域上にフォトレジストPR2を予め形成することも好ましい。n型InPクラッド層31のエッチングにあたっては、塩酸−酢酸系のエッチング液などを用いることが好ましい。最後に、フォトレジストPR2を洗浄除去し、硫酸−過酸化水素系のエッチング液でウェットエッチングして、マスクに用いたIII-V族化合物半導体エッチングストップ層20を除去することができる(
図9(C))。なお、
図6の半導体発光素子100’に示すように、上面電極を必ずしもn型InPクラッド層31の平坦面上に形成する必要はなく、フォトレジストPR2の形成(
図9(A))を省略して、n型InPクラッド層31のウェットエッチングを開始してもよい。
【0070】
ここで、InPは異方性が強く、結晶面によってエッチングレートが大きく異なる。そのため、この好適態様に従って凹部31Cを形成する場合、
図9(B)に示すように、
図10(B)におけるI-I断面と、II-II断面とではエッチングの進行度合いが異なる。すなわち、I-I断面ではV字形に凹部31Cが形成されるところ、II-II断面ではエッチングレートの違いにより、マスクの下に入り込むようにエッチングが進むこととなる。n型InPクラッド層31の表面に、通常のレジストをマスクとした場合、レジストの密着性が足りず、エッチング中にマスクが浮いてしまい、ウェットエッチングによるn型InPクラッド層31の粗面化を進めることは通常困難であるが、InGaAsなどのIII-V族化合物半導体エッチングストップ層20をマスクとして用いる好適態様に従うことで、n型InPクラッド層31の粗面化を確実に行うことができる。
【0071】
以上の工程を経ることで、本発明の好適実施形態に従う半導体発光素子100を製造することができる。
【0072】
<凹部>
上述した粗面化処理工程の好適態様に従い、種々の形状の凹部31Cをn型InPクラッド層31の表面に形成することができる。なお、こうして形成した凹部31Cの底部は<011>方位に沿うこととなる。なお、凹部31Cの底部が<011>方位であることは、製造過程おいては成長用基板においてX線回折等で測定できる面方位(OF(オリフラ)面方位)から判断することができ、また、半導体発光素子においても、照射ビーム径を絞ったX線回折測定により判断することができる。他にも、EBSP等の微小部の結晶方位測定方法を使用してもよい。また、凹部31Cの傾斜面31Tは、例えば{100}面と{111}面(たとえば(100)面に対して(11−1)面または(1−11)面))との間の面であり、{111}面に近い面と予想される。{111}面に近づくにつれて、エッチングレートがゼロに近づいていくために、エッチング深さの制御が容易であり、オーバーエッチングを防止することができる。
【0073】
なお、底部31Vが<011>方位となる凹部31Cは、本発明のように成長用基板を除去した場合に露出するInPクラッド層の表面(成長方向の反対側)において特徴的に表れるものであり、成長法基板10を除去しない場合にInPクラッド層の表面(すなわち、成長方向側)を同じようにエッチングした場合には<011>方位に対して90度傾くため、<011>方位の凹部31Cの底部31Vは現れない。
【0074】
なお、
図11(A)に示すように、マスク形状を六角形とすれば、凹部31Cの形状は、半導体発光素子100の光取出し側から平面視して楕円状とすることができ、この場合、楕円状の長軸が凹部31Cの底部31Vに沿うこととなる。六角形の形や間隔、配列を変えれば、
図11(A)に示した楕円形状の一部が合体して、たとえば
図11(B)に示すように、凹部31Cの幅が凹部31Cの中心軸方向に沿って周期的に変化する形状(立涌文(たてわくもん)形状とも言う。)や、中心軸方向以外の方向に連結する形状、さらにはストライプ状とすることもでき、この場合、中心軸方向は凹部31Cの底部31Vに沿うこととなる。いずれの場合も、<011>方位に対して垂直な断面図は、
図11(C)の形状となる。なお、マスク形状は正六角形に限らず、辺の長さの異なる六角形としてもよい。辺の長さを変える場合は、その形が<011>方位に対して対照であることが好ましい。また、六角形に限らず、四角や八角形、他の2n角形でもよく、略円形としてもよいが、凹部の面積率を高めるためには六角形が好ましい。マスクの形状に応じて凹部31Cの形状は変形することになるが、いずれも底部は<011>方位となると考えられる。
【0075】
なお、複数の凹部31Cは規則的に配列されることが好ましく、規則的に密に配列することがより好ましい。凹部31Cが密に配列するほど、マルチピークを緩和する効果は高いと考えられる。より具体的には、n型InPクラッド層31を平面視して、凹部31Cの占める面積率が60%以上(すなわち、n型InPクラッド層31の単位面積1cm
2あたり、凹部31Cの占める面積が0.6cm
2以上)あれば、マルチピークを緩和する効果がより確実に得られる。さらに、n型InPクラッド層31の表面において、隣り合う凹部31Cの間を平坦面とすることが好ましい。
【0076】
なお、図示しないが、本実施形態に従う製造方法は、導電性支持基板80の厚みを80μm以上200μm未満の範囲内に研削する研削工程を更に有することも好ましい。本実施形態では、導電性支持基板80としてSi基板を用いることができ、この場合、導電性支持基板80を厚み200μm未満に研削しても破損が生じることがない。さらに、導電性支持基板80の厚みを150μm以下にまで研削することもできるし、100μm以下にまで研削することもできる。ただし、導電性支持基板80の厚みを80μm未満にまで研削すると、Si基板であっても破損が生じ得るため、厚みの下限を80μmとすることが好ましい。また、導電性支持基板80の厚みが80μm以上であれば、半導体発光素子100を十分にハンドリング可能である。
【0077】
この研削工程は、前述の接合工程に先立ち行ってもよいし、接合工程後の任意の段階で行ってもよいが、基板除去工程の後に行うことがより好ましい。薄型化したウエハを用いて加工する工程を減らすことで、ウエハの割れをより確実に防止できるからである。なお基板除去工程の後に研削工程を行う場合、後述の裏面電極の形成に先立ち研削工程を行うものとする。なお、Si基板からなる導電性支持基板80の研削は、一般的な機械研削により行うことができ、エッチングを併用してもよい。
【0078】
なお、本発明の好適実施形態に従う製造方法では、
図6に示すように、半導体発光素子100を作製した後、導電性支持基板80の裏面に裏面電極91を形成し、半導体積層体30の表面に上面電極93を形成する工程をさらに有してもよい。上面電極93は、配線部93aおよびパッド部93bを含んでもよい。このような工程を行うことで、半導体発光素子100’を作製することができる。裏面電極91および上面電極93の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。
【0079】
また、本実施形態は、説明の便宜のため、成長用基板10としてn型のInP基板を用いる実施形態としたため、成長用基板10上に形成される各層のn型およびp型については上記のとおりとしたが、p型の成長用を用いる場合は、各層の導電型のn型/p型が逆転するのは当然に理解される。また、成長用基板10としてアンドープの基板を用いる場合は、成長用基板10上に形成する半導体層の導電性(p型またはn型)に対応させて、各層の導電性を定めればよい。
【0080】
さらに、
図1の半導体発光素子に示すように、ダイシングに先立ちエピタキシャル形成した半導体層3a,3b,3cをメサエッチングしてもよい。
【実施例】
【0081】
(実施例1)
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
図2〜
図5,
図8,
図9に示したフローチャートに従って、実施例1に係る半導体発光素子を作製した。具体的には以下のとおりである。
【0082】
まず、n型InP基板の(100)面上に、n型In
0.57Ga
0.43Asエッチングストップ層、n型InPクラッド層(厚み:2μm)、i型InPスペーサ層(厚み:300nm)、発光波長1300nmの量子井戸構造の半導体発光層(合計130nm)、i型InPスペーサ層(厚み:300nm)、p型InPクラッド層(厚み:1.2μm)、p型In
0.8Ga
0.20As
0.5P
0.5キャップ層(厚み:50nm)、p型In
0.57Ga
0.43Asコンタクト層(厚み:100nm)をMOCVD法により順次形成した。なお、量子井戸構造の半導体発光層層の形成にあたり、In
0.73Ga
0.27As
0.5P
0.5井戸層(厚み:5nm)およびInP障壁層(厚み:8nm)を10層ずつ交互に積層した。
【0083】
p型In
0.57Ga
0.43Asコンタクト層上に、
図12(A)に示すように、島状に分散したp型オーミック電極部(Au/AuZn/Au、合計厚み:530nm)を形成した。
図12(A)のIII-III断面図が、
図3(A)の模式断面図に相当する。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、p型オーミック電極部の、半導体層への接触面積率は4.5%であった。なお、
図12(A)の外形サイズは380μm角である。
【0084】
次に、p型オーミック電極部およびその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のp型In
0.57Ga
0.43Asコンタクト層を、酒石酸−過酸化水素系のウェットエッチングにより除去した。その後、プラズマCVD法によりp型In
0.80Ga
0.20As
0.50P
0.50キャップ層上の全面にSiO
2からなる誘電体層(厚み:700nm)を形成した。そして、p型オーミック電極部の上方領域に、幅方向および長手方向に幅3μmを付加した形状の窓パターンをレジストで形成し、p型オーミック電極部およびその周辺の誘電体層を、BHFによるウェットエッチングにより除去し、p型In
0.80Ga
0.20As
0.50P
0.50キャップ層を露出させた。このとき、p型In
0.80Ga
0.20As
0.50P
0.50キャップ層上の誘電体層の高さH
1(700nm)は、p型コンタクト層(厚み:130nm)とp型オーミック電極部(厚み:530)からなるコンタクト部の高さH
2(630nm)より、70nm高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層(SiO
2)の接触面積率は90%であった。
【0085】
次に、金属反射層(Al/Au/Pt/Au)を、p型In
0.80Ga
0.20As
0.50P
0.50キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順に10nm、650nm、100nm、900nmである。
【0086】
一方、支持基板となる導電性Si基板(厚み:300μm)上に、金属接合層(Ti/Pt/Au)を形成した。金属接合層の各金属層の厚みは、順に650nm、10nm、900nmである。
【0087】
これら金属反射層および金属接合層を対向配置して、300℃で加熱圧縮接合を行った。そして、InP基板を塩酸希釈液によりウェットエッチングして除去した。
【0088】
次に、
図8,9に示すフローに従って、n型InPクラッド層に粗面化処理を行った。まず、ポジ型のフォトレジストPR1によりパターン形成を行った(
図8(B))。フォトレジストPR1のパターンは
図13(A)に示すように、各凹部の中心点を二等辺三角格子状に2次元配列し、<011>方位および<011>方位と垂直方向での中心点の間隔は6.6μmとした。また、各凹部の形状は正六角形(1辺2μm)とした。続いて、酒石酸−過酸化水素水系のエッチング液を用いてn型In
0.57Ga
0.43Asエッチングストップ層にパターン転写を行った(
図8(C))。その後、フォトレジストPR1を洗浄除去し(
図8(D))、n型InPクラッド層における電極形成領域の上面にさらに別のフォトレジストPR2を形成した(
図9(A))。その後、塩酸−酢酸系のエッチング液(塩酸:酢酸=1:2)を用いてn型InPクラッド層をエッチングし(
図9(B))、さらに、n型In
0.57Ga
0.43Asエッチングストップ層を硫酸−過酸化水素系のエッチング液(硫酸:過酸化水素:水=3:1:1)を用いてウェットエッチングして除去した(
図9(C))。
【0089】
次に、n型InPクラッド層上に、上面電極の配線部として、n型電極(Au(厚み:10nm)/Ge(厚み:33nm)/Au(厚み:57nm)/Ni(厚み:34nm)/Au(厚み:800nm)/Ti(厚み:100nm)/Au(厚み:1000nm))を、レジストパターン形成、n型電極の蒸着、レジストパターンのリフトオフにより、
図12(B)に示すように形成した。さらに、パッド部(Ti(厚み:150nm)/Pt(厚み:100nm)/Au(厚み:2500nm))をn型電極上に形成し、上面電極のパターンを
図12(B)に示すとおりとした。
図12(B)におけるIV-IV断面図が、
図6に相当する。なお、
図12(A)と同様、
図12(B)の外形サイズは380μm角である。
【0090】
最後に、メサエッチングにより各素子間(幅60μm)の半導体層を除去してダイシングラインを形成した。そして、Si基板の裏面側への裏面電極(Ti(厚み:10nm)/Pt(厚み:50nm)/Au(厚み200nm))を形成し、ダイシングによるチップ個片化を行って、実施例1に係る半導体発光素子を作製した。なお、チップサイズは350μm×350μmである。
【0091】
(実施例2)
実施例1における発光波長1300nmの量子井戸構造の半導体発光層を発光波長1460nmとした以外は、実施例1と同様にして実施例2に係る半導体発光素子を作製した。なお、実施例2では量子井戸構造の半導体発光層として、In
0.65Ga
0.35As
0.19P
0.81井戸層(厚み:5nm)およびInP障壁層(厚み:8nm)を10層ずつ交互に積層した。
【0092】
(比較例1)
実施例1におけるn型InPクラッド層表面へ粗面化処理を行わなかった以外は、実施例1と同様にして比較例1に係る半導体発光素子を作製した。
【0093】
(比較例2)
実施例2におけるn型InPクラッド層表面へ粗面化処理を行わなかった以外は、実施例2と同様にして比較例2に係る半導体発光素子を作製した。
【0094】
<SEMによる観察>
実施例1について、走査型電子顕微鏡(SEM)により、n型InPクラッド層表面を観察した。観察したSEM像を
図14(A)に示す。さらに、
図14(A)の拡大像を
図14(B)に、
図14(A)の断面SEM像を
図14(C)に示す。なお、
図14(B)における上下方向が<011>方位であり、
図14(C)は当該<011>方位に対して垂直な方向での断面像である。また、図示しないが、実施例2についても同様のSEM像が観察された、一方、比較例1,2のSEM像では、n型InPクラッド層表面が平坦面であることが確認された。
【0095】
図14(B)より、形成された凹部は楕円状であることが確認される。さらに、この楕円状の長軸が<011>方位であることも確認できる。また
図14(C)における傾斜面は、{011}面側から観察した場合の上面の{100}面と斜面との間の角度がSEM像より38°であることが確認され、斜面が{111}面である場合の{100}面との間の角度(54.7度)よりも鋭角であった。
【0096】
<発光スペクトルの評価>
実施例1,2および比較例1,2の発光スペクトルをそれぞれ測定した。実施例1の測定結果を
図15(A)に、比較例1の測定結果を
図15(B)に、実施例2の測定結果を
図16(A)に、比較例2の測定結果を
図16(B)にそれぞれ示す。なお、
図15(A),(B)および
図16(A),(B)のそれぞれに、発光スペクトルの極小値となる位置を矢印により示す。
【0097】
発光スペクトルにおいて極小値があるということは、波長スペクトルが分裂していることを意味し、ピークが複数存在することとなる。
図15(A),(B)を対比すると、粗面化処理をしていない比較例1では極小値が4つあったところ、粗面化処理を行った実施例1では極小値は1つであることが確認できる。また、
図16(A),(B)を対比すると、粗面化処理をしていない比較例2では極小値が5つあったところ、粗面化処理を行った実施例2では極小値は1つであることが確認できる。これらの結果から、n型InPクラッド層に粗面化処理を行って凹部を形成することにより、発光スペクトル中のマルチピークを緩和できることが確認できた。
【0098】
(実施例3)
実施例1において、フォトレジストPR1のパターンを、
図12(A)に示すように各凹部の中心点を正三角格子状に2次元配列していたところ、
図12(B)に示す正方格子状の2次元配列とし、凹部の<011>方位および<011>方位と垂直方向での中心点の間隔を8μmに変えた以外は、実施例1と同様にして、実施例3に係る半導体発光素子を作製した。なお、フォトレジストPR1の各凹部の形状は、実施例1と同じ1辺の長さ2μmの正六角形である。
【0099】
<SEMによる観察>
実施例3について、走査型電子顕微鏡(SEM)により、n型InPクラッド層表面を観察した。観察したSEM像を
図17(A)に示す。さらに、
図17(A)の拡大像を
図17(B)に、
図17(B)の断面SEM像を
図17(C)に示す。なお、
図17(B)における上下方向が<011>方位であり、
図17(C)は当該<011>方位に対して垂直な方向での断面像である。
【0100】
図17(B)より、形成された凹部は楕円状であることが確認され、この楕円状の長軸が<011>方位であることも確認できる。
【0101】
<発光スペクトルの評価>
さらに、実施例1,2と同様にして実施例3の発光スペクトルを測定した。結果を
図18に示す。実施例3,では、極小値が2つとなっており、マルチピークが緩和できたことを確認した。なお、実施例1と実施例3の発光スペクトルを比較すると、実施例1の方が、マルチピークが緩和効果が大きいことが分かる。