特許 6614076 貼り合わせ用基板の表面欠陥の評価方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6614076

(24)【登録日】2019年11月15日

(45)【発行日】2019年12月4日

(54)【発明の名称】貼り合わせ用基板の表面欠陥の評価方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20191125BHJP

   G01N 21/956 20060101ALI20191125BHJP

【ＦＩ】

   H01L21/66 J

   G01N21/956 A

【請求項の数】2

【全頁数】10

(21)【出願番号】特願2016-175044(P2016-175044)

(22)【出願日】2016年9月7日

(65)【公開番号】特開2018-41844(P2018-41844A)

(43)【公開日】2018年3月15日

【審査請求日】2018年8月16日

(73)【特許権者】

【識別番号】000190149

【氏名又は名称】信越半導体株式会社

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(72)【発明者】

【氏名】佐藤 一弥

(72)【発明者】

【氏名】橋本 浩昌

(72)【発明者】

【氏名】西澤 毅

(72)【発明者】

【氏名】堀江 啓貴

【審査官】 堀江 義隆

(56)【参考文献】

【文献】 特開２０１０−２１２４２（ＪＰ，Ａ）

【文献】 特開２００７−１９２６５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６６

Ｇ０１Ｎ ２１／９５６

(57)【特許請求の範囲】

【請求項1】

貼り合わせ用基板の表面欠陥の評価方法であって、
鏡面加工されたシリコン単結晶基板を準備する工程と、
前記鏡面加工されたシリコン単結晶基板の表面欠陥を検査する工程と、
前記シリコン単結晶基板の欠陥検査を行った表面に多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層を堆積したシリコン単結晶基板に鏡面面取りを行う工程と、
前記多結晶シリコン層の表面を研磨する工程と、
前記研磨された多結晶シリコン層の表面欠陥を検査する工程と、
前記シリコン単結晶基板の表面欠陥を検査する工程と前記多結晶シリコン層の表面欠陥を検査する工程で検出された欠陥の座標を比較し、同一位置にある欠陥の有無で、前記多結晶シリコン層を有するシリコン単結晶基板の貼り合わせ用基板としての良否判定を行う工程と、
を有することを特徴とする貼り合わせ用基板の表面欠陥の評価方法。

【請求項2】

前記貼り合わせ用基板は、貼り合わせＳＯＩウェーハのベースウェーハであることを特徴とする請求項１に記載の貼り合わせ用基板の表面欠陥の評価方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、貼り合わせ用基板の表面欠陥の評価方法に関する。

【背景技術】

【0002】

先端の高周波デバイス向け貼り合わせＳＯＩウェーハプロセスでは、貼り合わせ用基板として、表層に多結晶シリコン層を形成したシリコン基板をベースウェーハとして用いることがある。このベースウェーハと別途ボンドウェーハを用意して両者を貼り合わせた後、ボンドウェーハを薄膜化することで貼り合わせＳＯＩウェーハが作製される。

【0003】

特許文献１及び特許文献２には、いずれも多結晶シリコン層をキャリアトラップ層（トラップリッチ（Ｔｒａｐ−Ｒｉｃｈ）層とも呼ばれる。）とする、高周波デバイス向け貼り合わせＳＯＩウェーハの製造方法が記載されている。特許文献１及び特許文献２に記載された貼り合わせＳＯＩウェーハの製造方法の工程フローを図６に示した。図６に示すように、これらの貼り合わせＳＯＩウェーハの製造方法では、ベースウェーハに多結晶シリコン層を堆積（Ｓ２３）した後、その多結晶シリコン層の表面を研磨（Ｓ２４）し、ボンドウェーハと貼り合わせる（Ｓ３１）ことが記載されている。また、このようにして製造された貼り合わせＳＯＩウェーハの断面の一例を図７に示す。図７に示した貼り合わせＳＯＩウェーハ１では、ベースウェーハ１１上に、多結晶シリコン層１２、埋め込み酸化膜層（ＢＯＸ層）１６、及びＳＯＩ層１５がこの順に形成されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５−２１１０７４号公報

【特許文献2】特開２０１５−２１１０６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

貼り合わせＳＯＩウェーハの主な不良項目として、ボイド欠陥と呼ばれる局所的な未接着領域が挙げられ、その改善が求められている。貼り合わせ用基板の製造工程において、ピット欠陥が貼り合わせＳＯＩウェーハのボイド欠陥の原因の一つであることが知られている。その為、ピット欠陥発生率を低減することと、ピットを高感度で検出して貼り合わせ工程への流出を防止することが要求されている。

【0006】

現在の表面欠陥の検出方法としては、光散乱法又は微分干渉法を検出原理とした欠陥検査装置によって検出する方法がある。貼り合わせウェーハの製造プロセスにおいて、これらの欠陥検査装置で検出された表面欠陥に対して、サイズと個数の規格を設けることで、貼り合せ工程への流出を防止している。個数の規格の上限を下げていくことで、貼り合わせ工程でのボイド発生率を低減できるが、同時に貼り合わせ用基板の製造歩留を悪化させてしまうという問題が生じる。この時、もしボイドの原因となる欠陥のみを効率的に検出できれば、貼り合わせ用基板の製造歩留の無用なロスを回避でき、かつ、貼り合わせ後のボイド発生率も低減可能となる。このような背景から、貼り合わせ用基板の製造工程において、ボイドの原因となる欠陥だけを高感度で検出する表面欠陥の評価方法が求められていた。

【0007】

本発明は、上記問題点に鑑みてなされたものであって、貼り合わせＳＯＩウェーハにおけるボイド欠陥の原因となる貼り合せ用基板の表面欠陥を高感度で検出することで、貼り合わせ用基板の製造歩留の低下を合理的に回避し、貼り合せ後のボイド欠陥発生率を低減することができる貼り合わせ用基板の表面欠陥の評価方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明は、貼り合わせ用基板の表面欠陥の評価方法であって、
鏡面加工されたシリコン単結晶基板を準備する工程と、
前記鏡面加工されたシリコン単結晶基板の表面欠陥を検査する工程と、
前記シリコン単結晶基板の欠陥検査を行った表面に多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層を堆積したシリコン単結晶基板に鏡面面取りを行う工程と、
前記多結晶シリコン層の表面を研磨する工程と、
前記研磨された多結晶シリコン層の表面欠陥を検査する工程と、
前記シリコン単結晶基板の表面欠陥を検査する工程と前記多結晶シリコン層の表面欠陥を検査する工程で検出された欠陥の座標を比較し、同一位置にある欠陥の有無で、前記多結晶シリコン層を有するシリコン単結晶基板の貼り合わせ用基板としての良否判定を行う工程と、
を有することを特徴とする貼り合わせ用基板の表面欠陥の評価方法を提供する。

【0009】

このように、鏡面加工されたシリコン単結晶基板の表面と、多結晶シリコン層の堆積後に研磨を行った後の多結晶シリコン層の表面の両者で表面欠陥の検査を行い、同一位置に表面欠陥を有する貼り合わせ用基板のみを不良品とすることで、貼り合わせ用基板の製造歩留の低下の合理的な回避及び貼り合わせＳＯＩウェーハのボイド欠陥発生率低減を両立させることができる。

【0010】

このとき、前記貼り合わせ用基板は、貼り合わせＳＯＩウェーハのベースウェーハであることが好ましい。

【0011】

このように、貼り合わせ用基板を貼り合わせＳＯＩウェーハのベースウェーハとすることで、本発明の貼り合わせ用基板の表面欠陥の評価方法を、先端の高周波デバイス向け貼り合わせＳＯＩウェーハの製造プロセスに好適に適用することができる。

【発明の効果】

【0012】

本発明によれば、多結晶シリコン層堆積前の鏡面加工されたシリコン単結晶基板の表面と、多結晶シリコン層の堆積後に研磨を行った後の多結晶シリコン層の表面の両者で表面欠陥の検査を行い、同一位置に表面欠陥を有する貼り合わせ用基板のみを不良品とすることで、貼り合わせ用基板の製造歩留ロスの回避及び貼り合わせＳＯＩウェーハのボイド欠陥発生率低減を両立させることができる。

【図面の簡単な説明】

【0013】

【図1】本発明の貼り合わせ用基板の表面欠陥の評価方法の工程フロー図である。

【図2】多結晶シリコン層堆積前後の表面ＬＰＤ（Ｌｉｇｈｔ Ｐｏｉｎｔ Ｄｅｆｅｃｔ）の重ね合わせマップ（ａ）及び同一位置に検出された欠陥の表面ＳＥＭ／断面ＴＥＭ像（ｂ）である。

【図3】鏡面加工されたシリコン単結晶基板（ＰＷ）表面のピット深さと多結晶シリコン層表面（研磨後）のピット深さの関係を示すグラフである。

【図4】多結晶シリコン堆積前後の表面ＬＰＤ及び貼り合せＳＯＩウェーハのボイドの重ね合わせマップである。

【図5】従来の貼り合わせ用基板の表面欠陥の評価方法の工程フロー図である。

【図6】従来の貼り合わせＳＯＩウェーハの製造方法の工程フロー図である。

【図7】貼り合わせＳＯＩウェーハの断面図である。

【発明を実施するための形態】

【0014】

上記のように、貼り合わせ用基板の表面欠陥の評価方法において、貼り合わせ用基板の製造歩留のロスを回避し、かつ、貼り合わせＳＯＩウェーハのボイド欠陥発生率を低減することができる貼り合わせ用基板の表面欠陥の評価方法が求められている。

【0015】

本発明者らは、上記目的を達成するために鋭意検討を行った結果、多結晶シリコン層を堆積前のＰＷ（Ｐｏｌｉｓｈｅｄ Ｗａｆｅｒ）表面と、多結晶シリコン層の堆積後に研磨を行った後の多結晶シリコン層表面の両者で表面欠陥の検査を行い、同一位置に表面欠陥を有するウェーハのみを不良品とすることで、上記課題を解決できることを見出し、本発明を完成させた。

【0016】

以下、本発明について、図を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。

【0017】

まず、ＰＷ表面の欠陥と研磨された多結晶シリコン層表面の欠陥の関係について調査した。通常、上述した貼り合わせ用基板においては、多結晶シリコン層は２〜３μｍの厚さで堆積された後、表面粗さを低減する為に０．４〜１μｍ研磨される。多結晶シリコン層堆積前のＰＷ表面と、多結晶シリコン層堆積後かつ研磨後の多結晶シリコン層表面に対して、ＫＬＡ−ＴＥＮＣＯＲ社製のＳｕｒｆＳｃａｎ ＳＰ２等の表面欠陥検査機を用いて、検出閾値２５０ｎｍとして測定を行った。両者の欠陥座標を比較照合したところ、同一位置に欠陥が存在することが分かった。

【0018】

この同一位置に存在する欠陥について詳細に解析を行った。図２は、多結晶シリコン層堆積前後の表面ＬＰＤの重ね合わせマップ（図２（ａ））及び同一位置に検出された欠陥の表面ＳＥＭ／断面ＴＥＭ像（図２（ｂ））である。図２（ａ）に示したように、多結晶シリコン層堆積前の表面欠陥の位置と多結晶シリコン層堆積後の表面欠陥の位置は、一致しているものが多い。これらの位置が一致した表面欠陥を表面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）と断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で解析した結果の一例が図２（ｂ）である。断面ＴＥＭによる解析から、ＰＷ表面の欠陥はピットであり、多結晶シリコン層表面の欠陥もピットであることが分かった。

【0019】

さらに評価及び解析を行ったところ、ＰＷ表面のピット深さと研磨後の多結晶シリコン層表面のピット深さは図３に示す関係にあることが分かった。

【0020】

図３に示した結果から、ＰＷ表面に深さ３μｍ以上のピットがあると、多結晶シリコン層でそのピットを埋めることができず、研磨を行ったとしても多結晶シリコン層表面にもピットが残留してしまうことを見出した。これとは逆に、ＰＷ表面のピット深さが３μｍ未満であれば多結晶シリコン層で埋められるか、又は、完全に埋められなくても研磨で平坦化されるかのどちらかであることを示している。

【0021】

さらに、この貼り合わせ用基板を用いて貼り合わせＳＯＩウェーハを作製し、明視野の光学顕微鏡でウェーハ表面全面をスキャンして画像を取り込み、画像のコントラストの比較によってボイド欠陥を抽出した。その後、前述の重ね合わせマップにボイド欠陥の座標をさらに重ね合わせた。その結果を図４に示した。図４の重ね合わせマップに示すように、多結晶シリコン層堆積前後で同一位置に検出された欠陥は、貼り合わせ後に１００％ボイドとなることを見出した。

【0022】

この発見は視点を変えれば、貼り合わせＳＯＩウェーハのボイドの原因となる欠陥のみを高感度に検出できる評価方法の発見であるといえる。この評価方法を貼り合せ用基板の製造プロセスに組み込むことにより、ボイドの原因となる欠陥を有するウェーハのみを選択的に不良品とすることができ、結果的に貼り合わせ用基板の製造歩留ロス（過剰な製造歩留の低下）を合理的に回避することができる。

【0023】

従来の貼り合わせＳＯＩウェーハの製造プロセスでは、多結晶シリコン層の表面欠陥個数でのみ、貼り合わせ用基板の良否判定の規格を設定していた。しかし、これでは、図４に示すように、ボイドの原因とはならない欠陥だけを有するウェーハをも不良としてしまうことがあるため、貼り合わせ用基板の製造歩留を必要以上に低下させてしまっていた。

【0024】

次に、図１に示した、本発明の貼り合わせ用基板の表面欠陥の評価方法の工程フロー図を参照して、本発明についてさらに詳細に説明する。

【0025】

まず、鏡面加工されたシリコン単結晶基板（ＰＷ：Ｐｏｌｉｓｈｅｄ Ｗａｆｅｒ）を準備する（Ａ工程）。準備するシリコン単結晶基板の製造には、一般的なシリコン単結晶基板の製造方法を用いることができ、具体的には、単結晶引き上げ、円筒研削、ノッチ加工、スライス、面取り、ラッピング、エッチング、両面研磨、鏡面面取り、仕上げ研磨等を経たシリコン単結晶基板を用いることができる。

【0026】

次に、鏡面加工されたシリコン単結晶基板の表面欠陥を検査する（Ｂ工程）。表面欠陥の検査は、仕上げ研磨後、最終洗浄を通したシリコン単結晶基板表面に対して行うことが好ましい。表面欠陥検査ツールとして、ＫＬＡ−Ｔｅｎｃｏｒ社製のＳｕｒｆｓｃａｎ ＳＰＸ（Ｘ＝１〜３）を用いることができ、暗視野での散乱光をＬＰＤとして検出する。問題となるピットを検出するための検出閾値は２５０ｎｍ以上とすることが好ましい。このとき、検出された全欠陥の座標データを取得、記録する。座標データは、欠陥検出機がＫＬＡ−Ｔｅｎｃｏｒ社製のＳｕｒｆｓｃａｎ ＳＰＸであればＫＬＡＲＦファイルとして取得することができる。この工程で規格を設定することも可能であるが、その後の多結晶シリコン層の堆積によりピットが完全に埋められる、又は、完全に埋められなくとも、後工程の研磨で平坦化されるほどの浅いピットとして残るかで、救済される欠陥もある。そのため、鏡面加工されたシリコン単結晶基板の製造歩留の観点からは、本工程での規格は全く設定しないか、又は、極めて緩い設定とすることが好ましい。

【0027】

次に、シリコン単結晶基板の欠陥検査を行った表面に多結晶シリコン層を堆積する（Ｃ工程）。多結晶シリコン層の堆積は、例えば、特許文献２に記載の技術に従って行うことができる。多結晶シリコン層の膜厚は、後の研磨取代を考慮して、例えば１〜５μｍ、好ましくは２〜３μｍとする。また、多結晶シリコン層形成後は、ＳＣ１（ＮＨ_４ＯＨとＨ_２Ｏ_２の混合水溶液）とＳＣ２（ＨＣｌとＨ_２Ｏ_２の混合水溶液）による洗浄や、オゾン水洗浄等の親水面化処理のための洗浄を行うことが好ましい。親水面化されることで、次の鏡面面取り工程で、スラリーバーンの付着を防止することができる。

【0028】

その後、多結晶シリコン層を堆積したシリコン単結晶基板に鏡面面取りを行う（Ｄ工程）。この鏡面面取りは、鏡面加工されたシリコン単結晶基板の製造工程で用いられるのと同様の鏡面面取り加工を、ウェーハエッジ部に成長した多結晶シリコン膜を除去するために行うものである。その後の研磨工程では、研磨ヘッドに取り付けられたテンプレートと呼ばれるワーク保持材を用いる。テンプレートはガラスエポキシ樹脂製リングとバッキングパッドの複合基材であり、研磨中はこのガラスエポキシ樹脂製リングの内周壁とシリコン単結晶基板エッジ部が常時接触することとなる。つまり、ここで鏡面面取りを行うのは、エッジ部からの発塵やリング内周壁との摺動抵抗の低減のためである。

【0029】

次に、多結晶シリコン層の表面を研磨する（Ｅ工程）。この工程では、鏡面加工されたシリコン単結晶基板の製造工程で行われるのと同様の表面研磨を多結晶シリコン層表面に対して行う。研磨取代は０．４μｍ以上とすることが面粗さ改善のために好ましい。また、研磨取代を１μｍ以下とすることで生産性を高めることができる。

【0030】

次に、研磨された多結晶シリコン層の表面欠陥を検査する（Ｆ工程）。この工程では、シリコン単結晶基板の表面欠陥を検査する工程（Ｂ工程）と同様の検査ツール、閾値条件での測定を、研磨後に最終洗浄を通した多結晶シリコン層表面に対して行う。検出された全欠陥の座標データをＢ工程と同様に取得、記録する。

【0031】

さらに、シリコン単結晶基板の表面欠陥を検査する工程（Ｂ工程）と多結晶シリコン層の表面欠陥を検査する工程（Ｆ工程）で検出された欠陥の座標を比較し、同一位置にある欠陥の有無で、多結晶シリコン層を有するシリコン単結晶基板の貼り合わせ用基板としての良否判定を行う（Ｇ工程）。ここで、欠陥測定における座標精度を考慮して、両欠陥の距離が５００μｍ以内であれば同一の欠陥とみなすことができる。同一位置と判断された欠陥を有する貼り合わせ用基板のみを不良とし、それ以外は良品と判断することができる。そして、良品と判断された貼り合わせ用基板は貼り合わせ工程に投入することができる。尚、シリコン単結晶基板は堆積された多結晶シリコン層の研磨まで終わった段階で、貼り合わせ用基板と呼ぶことができる。

【0032】

比較のために、従来の貼り合わせ用基板の表面欠陥の評価方法の工程フロー図を図５に示した。図５において、Ｈ、Ｊ、Ｋ及びＬ工程については、本発明の貼り合わせ用基板の表面欠陥の評価方法のＡ、Ｃ、Ｄ及びＥ工程と共通であるため、重複を避けるため説明は省略する。

【0033】

従来の貼り合わせ用基板の表面欠陥の評価方法では、鏡面加工されたシリコン単結晶基板の表面欠陥を検査する工程（Ｉ工程）を有するが、検出された欠陥の座標は記録する必要がない。さらに従来の貼り合わせ用基板の表面欠陥の評価方法は、研磨された多結晶シリコン層の表面欠陥を検査する工程（Ｍ工程）を有する。従来は、この工程で検出された欠陥個数に対してのみ、貼り合わせ用基板の良否判定の規格を設けていた。そのため、貼り合わせ用基板の製造歩留を高めるために欠陥個数の規格を緩く設定すると、貼り合わせＳＯＩウェーハのボイド欠陥発生率が高くなり、反対に、貼り合わせＳＯＩウェーハのボイド欠陥発生率を下げるために前述の欠陥個数の規格を厳しく設定すると、貼り合わせ用基板の製造歩留を過剰に低下させてしまっていた。

【0034】

本発明の貼り合わせ用基板の表面欠陥の評価方法では、多結晶シリコン層の堆積前の鏡面加工されたシリコン単結晶基板の表面と、多結晶シリコン層の堆積後に研磨を行った後の多結晶シリコン層の表面の両者で表面欠陥の検査を行い、同一位置に表面欠陥を有する貼り合わせ用基板のみを不良品とすることで、貼り合わせ用基板の製造歩留の低下の合理的な回避及び貼り合わせＳＯＩウェーハのボイド欠陥発生率低減を両立させることができる。

【0035】

また、本発明の貼り合わせ用基板の表面欠陥の評価方法で用いる貼り合わせ用基板は、貼り合わせＳＯＩウェーハのベースウェーハであることが好ましい。貼り合わせ用基板を貼り合わせＳＯＩウェーハのベースウェーハとすることで、本発明の貼り合わせ用基板の表面欠陥の評価方法を、先端の高周波デバイス向け貼り合わせＳＯＩウェーハの製造プロセスに好適に適用することができる。その結果、高品質の貼り合わせＳＯＩウェーハを安価に製造することができる。

【実施例】

【0036】

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。

【0037】

（実施例）
まず、鏡面加工されたシリコン単結晶基板（直径３００ｍｍ、結晶方位＜１００＞）を１００枚準備した。これらの鏡面加工されたシリコン単結晶基板の表面欠陥検査にはＫＬＡ−Ｔｅｎｃｏｒ社のＳｕｒｆＳｃａｎ ＳＰ２を用い、欠陥サイズの検出閾値を２５０ｎｍとした。欠陥検査後、検出された欠陥の座標を記録した。続いて、欠陥検査を行ったシリコン単結晶基板の表面上に膜厚３μｍの多結晶シリコン層を堆積し、ＳＣ１及びＳＣ２洗浄を行った。その後、多結晶シリコンを堆積したシリコン単結晶基板に鏡面面取りを実施した。次に、研磨取代を１μｍとして、多結晶シリコン層を研磨し、ＳＣ１及びＳＣ２洗浄を行った。その後、研磨された多結晶シリコン層の表面をＳｕｒｆＳｃａｎ ＳＰ２を用いて前述したのと同じ条件で検査し、検出された欠陥の座標を記録した。

【0038】

さらに、鏡面加工されたシリコン単結晶基板の表面の欠陥座標と、研磨された多結晶シリコン層の表面の欠陥座標を比較照合し、両欠陥の間の距離が５００μｍ以内であれば同一位置の欠陥と見なし、同一位置の欠陥を有する評価対象の貼り合わせ用基板を不良品とした。このときの貼り合わせ用基板の製造歩留は９７％であった。さらに、良品の貼り合せ用基板をベースウェーハとして貼り合わせＳＯＩプロセスに投入して、貼り合わせＳＯＩウェーハを製造した。貼り合わせＳＯＩウェーハのボイドの測定は、明視野の光学顕微鏡でウェーハ表面全体をスキャンして画像を取り込み、画像のコントラストの比較によって欠陥を抽出することで行った。この際の検出閾値は１０μｍとした。このときのボイド（欠陥）発生率（製造した貼り合わせＳＯＩウェーハ中のボイド欠陥が発生したウェーハの割合）は２．０％であった。実施例についての以上の結果を表１に示した。

【0039】

【表1】

【0040】

（比較例１）
まず、鏡面加工されたシリコン単結晶基板を１００枚準備した。これらの鏡面加工されたシリコン単結晶基板の表面欠陥検査にはＫＬＡ−Ｔｅｎｃｏｒ社のＳｕｒｆＳｃａｎ ＳＰ２を用い、欠陥サイズの検出閾値を２５０ｎｍとした。ここでは規格を設けずに全ての基板を良品扱いとした。続いて、欠陥検査を行ったシリコン単結晶基板の表面上に膜厚３μｍの多結晶シリコン層を堆積し、ＳＣ１及びＳＣ２洗浄を行った。その後、多結晶シリコンを堆積したシリコン単結晶基板に鏡面面取りを実施した。次に、研磨取代を１μｍとし、多結晶シリコン層を研磨し、次いでＳＣ１及びＳＣ２洗浄を行った。その後、研磨された多結晶シリコン層の表面をＳｕｒｆＳｃａｎ ＳＰ２を用いて前述したのと同じ条件で検査し、欠陥の個数を求めた。比較例１では、欠陥の個数規格を３個とした。このときの貼り合せ用基板の製造歩留は、９６％であった。

【0041】

そして、良品の貼り合せ用基板をベースウェーハとして貼り合わせＳＯＩプロセスに投入して、貼り合わせＳＯＩウェーハを製造した。貼り合わせＳＯＩウェーハのボイドの測定は、明視野の光学顕微鏡でウェーハ表面全面をスキャンして画像を取り込み、画像のコントラストの比較によって欠陥を抽出することで行った。この際の検出閾値は１０μｍとした。このときのボイド発生率は７．２％であった。比較例１のこれらの結果を表１に示した。

【0042】

（比較例２）
比較例２では、研磨された多結晶シリコン層の表面の欠陥の個数規格を２個としたこと以外は、比較例１と同様にして、貼り合せ用基板の良否判定を行った。そのときの貼り合せ用基板の製造歩留は、９５％であった。さらに、比較例１と同様にしてボイド発生率を求めたところ、６．３％であった。比較例２のこれらの結果を表１に示した。

【0043】

（比較例３）
比較例３では、研磨された多結晶シリコン層の表面の欠陥の個数規格を１個としたこと以外は、比較例１と同様にして、貼り合せ用基板の良否判定をおこなった。そのときの貼り合せ用基板の製造歩留は、９３％であった。さらに、比較例１と同様にしてボイド発生率を求めたところ、３．２％であった。比較例３のこれらの結果を表１に示した。

【0044】

以上のように、実施例では貼り合わせ用基板の製造歩留は高く、また、ボイド発生率は低かった。一方、比較例１−３では貼り合わせ用基板の欠陥個数規格を下げることで製造歩留が低下するかわりに、ボイド発生率は改善していた。しかしながら、比較例では貼り合わせ用基板の高い製造歩留と貼り合わせＳＯＩウェーハの低いボイド発生率を両立させることはできなかった。従って、本発明の有効性が示された。

【0045】

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

【符号の説明】

【0046】

１…貼り合わせＳＯＩウェーハ、 １１…ベースウェーハ、
１２…多結晶シリコン層、 １６…埋め込み酸化膜層（ＢＯＸ層）、
１５…ＳＯＩ層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】